JPH07226087A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH07226087A JPH07226087A JP6018268A JP1826894A JPH07226087A JP H07226087 A JPH07226087 A JP H07226087A JP 6018268 A JP6018268 A JP 6018268A JP 1826894 A JP1826894 A JP 1826894A JP H07226087 A JPH07226087 A JP H07226087A
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Abstract
(57)【要約】
【目的】 半導体メモリ装置を物理的に破壊することな
く読み出し可能回数を制限することによりデータ提供者
とデータ使用者との間で取り決めた読み出し回数制限を
自動的に実行する。 【構成】 強誘電体メモリをデータ記憶用のメモリセル
キャパシタＣS00、ＣS00Bに用いた半導体メモリ装置で
あって、センスアンプＳＡ0に接続された第１のビット
線ＢＬ0と第２のビット線／ＢＬ0にそれぞれビット線容
量調整用容量Ｃb00、Ｃb00Bが接続され、かつビット線
容量調整用容量Ｃb00およびＣb00Bの少なくともいずれ
かに並列に回数制限用容量１が接続されており、読み出
し回数が使用制限回数を越えるとビット線容量調整用容
量Ｃb00、Ｃb00Bと回数制限用容量１が並列接続され
て、正しいデータの読み出しができなくなる。
く読み出し可能回数を制限することによりデータ提供者
とデータ使用者との間で取り決めた読み出し回数制限を
自動的に実行する。 【構成】 強誘電体メモリをデータ記憶用のメモリセル
キャパシタＣS00、ＣS00Bに用いた半導体メモリ装置で
あって、センスアンプＳＡ0に接続された第１のビット
線ＢＬ0と第２のビット線／ＢＬ0にそれぞれビット線容
量調整用容量Ｃb00、Ｃb00Bが接続され、かつビット線
容量調整用容量Ｃb00およびＣb00Bの少なくともいずれ
かに並列に回数制限用容量１が接続されており、読み出
し回数が使用制限回数を越えるとビット線容量調整用容
量Ｃb00、Ｃb00Bと回数制限用容量１が並列接続され
て、正しいデータの読み出しができなくなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置、特に
はメモリセルキャパシタとして強誘電体キャパシタを用
いた半導体メモリ装置に関する。
はメモリセルキャパシタとして強誘電体キャパシタを用
いた半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置では、半導体装置内に
形成されたメモリセルキャパシタに電荷を蓄積し、その
電荷の有無によりデータを記憶する方式が主に用いられ
ている（一般にダイナミック方式メモリ、以下ＤＲＡＭ
と呼ぶ）。このメモリセルキャパシタは、従来は、シリ
コン酸化膜を容量絶縁膜として使用していた。最近にな
って、強誘電体材料をメモリセルキャパシタの容量絶縁
膜として使用し、記憶データの不揮発性を実現しようと
する半導体メモリ装置が考案されている。
形成されたメモリセルキャパシタに電荷を蓄積し、その
電荷の有無によりデータを記憶する方式が主に用いられ
ている（一般にダイナミック方式メモリ、以下ＤＲＡＭ
と呼ぶ）。このメモリセルキャパシタは、従来は、シリ
コン酸化膜を容量絶縁膜として使用していた。最近にな
って、強誘電体材料をメモリセルキャパシタの容量絶縁
膜として使用し、記憶データの不揮発性を実現しようと
する半導体メモリ装置が考案されている。
【０００３】以下強誘電体材料をメモリセルキャパシタ
の容量絶縁膜として用いた半導体メモリ装置について説
明する。
の容量絶縁膜として用いた半導体メモリ装置について説
明する。
【０００４】図３０は従来の半導体メモリ装置の回路構
成図である。図３０において、３０ａ〜３０ｄはメモリ
セル、３１ａ〜３１ｄはメモリセルトランジスタ、３２
はワード線、３３ａ〜３３ｄはメモリセルキャパシタ、
３４はワード線、３５〜３８はビット線、３９，４０は
セルプレート電極、４１，４２はセンスアンプ、４３〜
４６はビット線プリチャージ用トランジスタ、φPはビ
ット線プリチャージ制御信号、φSはセンスアンプ制御
信号である。
成図である。図３０において、３０ａ〜３０ｄはメモリ
セル、３１ａ〜３１ｄはメモリセルトランジスタ、３２
はワード線、３３ａ〜３３ｄはメモリセルキャパシタ、
３４はワード線、３５〜３８はビット線、３９，４０は
セルプレート電極、４１，４２はセンスアンプ、４３〜
４６はビット線プリチャージ用トランジスタ、φPはビ
ット線プリチャージ制御信号、φSはセンスアンプ制御
信号である。
【０００５】図３０に示すように、従来の半導体メモリ
装置の回路構成は、センスアンプ４１にビット線３５，
３６が接続されている。このビット線３５，３６に本体
メモリセル３０ａ，３０ｂが接続されている。本体メモ
リセル３０ａは、第１の本体メモリセルキャパシタ３３
ａの一方の電極は第１のＭＯＳトランジスタ３１ａを介
してビット線３５に接続されている。第２の本体メモリ
セルキャパシタ３３ａの一方の電極は第２のＭＯＳトラ
ンジスタ３１ａを介してビット線３６に接続されてい
る。第１および第２のＭＯＳトランジスタ３１ａのゲー
トはワード線３２に接続され、第１および第２の本体メ
モリセルキャパシタ３３ａの他方の電極はセルプレート
電極３９にそれぞれ接続されている。本体メモリセル３
０ｂ〜３０ｄについても同様である。ビット線３５，３
６は、ゲートがビット線プリチャージ制御信号φPであ
るＭＯＳトランジスタ４３，４４を介して、接地電位に
接続されている。
装置の回路構成は、センスアンプ４１にビット線３５，
３６が接続されている。このビット線３５，３６に本体
メモリセル３０ａ，３０ｂが接続されている。本体メモ
リセル３０ａは、第１の本体メモリセルキャパシタ３３
ａの一方の電極は第１のＭＯＳトランジスタ３１ａを介
してビット線３５に接続されている。第２の本体メモリ
セルキャパシタ３３ａの一方の電極は第２のＭＯＳトラ
ンジスタ３１ａを介してビット線３６に接続されてい
る。第１および第２のＭＯＳトランジスタ３１ａのゲー
トはワード線３２に接続され、第１および第２の本体メ
モリセルキャパシタ３３ａの他方の電極はセルプレート
電極３９にそれぞれ接続されている。本体メモリセル３
０ｂ〜３０ｄについても同様である。ビット線３５，３
６は、ゲートがビット線プリチャージ制御信号φPであ
るＭＯＳトランジスタ４３，４４を介して、接地電位に
接続されている。
【０００６】なお、図３０に示す従来の半導体メモリ装
置では、１個のメモリセルが２個のメモリセルキャパシ
タと２個のＭＯＳトランジスタとで構成されている。デ
ータ書き込み時には、２個のメモリセルキャパシタに逆
論理電圧を書き込み、データ読み出し時には、２個のメ
モリセルキャパシタのそれぞれから読み出した電位の差
をセンスアンプで増幅してデータの読み出しをする。
置では、１個のメモリセルが２個のメモリセルキャパシ
タと２個のＭＯＳトランジスタとで構成されている。デ
ータ書き込み時には、２個のメモリセルキャパシタに逆
論理電圧を書き込み、データ読み出し時には、２個のメ
モリセルキャパシタのそれぞれから読み出した電位の差
をセンスアンプで増幅してデータの読み出しをする。
【０００７】次に強誘電体材料を容量絶縁膜として用い
た強誘電体メモリの動作について、図３０および図３１
を参照しながら説明する。図３１は従来の半導体メモリ
装置におけるメモリセルのデータの読み出しを説明する
ための図であり、強誘電体のヒステリシス曲線を示して
いる。強誘電体材料を容量絶縁膜として用いたキャパシ
タでは、図３１に示すように、電界が０の時でも点Ｂお
よび点Ｅのように残留分極が残る。このように、電源が
オフした後にも強誘電体キャパシタに残った残留分極を
不揮発性のデータとして利用し、不揮発性の半導体メモ
リ装置を実現している。メモリセル３０ａのデータが
“１”の場合、２個あるメモリセルキャパシタ３３ａの
うち、第１のメモリセルキャパシタは点Ｂの状態であ
り、第２のメモリセルキャパシタは点Ｅの状態である。
またメモリセル３０ａのデータが“０”の場合には、先
ほどとは逆になり、第１のメモリセルキャパシタは点Ｅ
の状態であり、第２のメモリセルキャパシタは点Ｂの状
態である。
た強誘電体メモリの動作について、図３０および図３１
を参照しながら説明する。図３１は従来の半導体メモリ
装置におけるメモリセルのデータの読み出しを説明する
ための図であり、強誘電体のヒステリシス曲線を示して
いる。強誘電体材料を容量絶縁膜として用いたキャパシ
タでは、図３１に示すように、電界が０の時でも点Ｂお
よび点Ｅのように残留分極が残る。このように、電源が
オフした後にも強誘電体キャパシタに残った残留分極を
不揮発性のデータとして利用し、不揮発性の半導体メモ
リ装置を実現している。メモリセル３０ａのデータが
“１”の場合、２個あるメモリセルキャパシタ３３ａの
うち、第１のメモリセルキャパシタは点Ｂの状態であ
り、第２のメモリセルキャパシタは点Ｅの状態である。
またメモリセル３０ａのデータが“０”の場合には、先
ほどとは逆になり、第１のメモリセルキャパシタは点Ｅ
の状態であり、第２のメモリセルキャパシタは点Ｂの状
態である。
【０００８】図３２は従来の半導体メモリ装置の動作タ
イミングを示す図である。初期状態は、ビット線３５，
３６、ワード線３２，３４、セルプレート電極３９およ
びセンスアンプ制御信号φSは全て論理電圧“Ｌ”、ビ
ット線プリチャージ制御信号φPは論理電圧“Ｈ”であ
る。
イミングを示す図である。初期状態は、ビット線３５，
３６、ワード線３２，３４、セルプレート電極３９およ
びセンスアンプ制御信号φSは全て論理電圧“Ｌ”、ビ
ット線プリチャージ制御信号φPは論理電圧“Ｈ”であ
る。
【０００９】この状態から、まずビット線プリチャージ
制御信号φPを論理電圧“Ｌ”とし、ビット線３５，３
６をフローティング状態とする。次にワード線３２、セ
ルプレート電極３９を論理電圧“Ｈ”とする。ここでＭ
ＯＳトランジスタ３１ａがオンする。そのため本体メモ
リセルキャパシタ３３ａには電界がかかり、本体メモリ
セル３０ａからビット線３５，３６にデータが読み出さ
れる。
制御信号φPを論理電圧“Ｌ”とし、ビット線３５，３
６をフローティング状態とする。次にワード線３２、セ
ルプレート電極３９を論理電圧“Ｈ”とする。ここでＭ
ＯＳトランジスタ３１ａがオンする。そのため本体メモ
リセルキャパシタ３３ａには電界がかかり、本体メモリ
セル３０ａからビット線３５，３６にデータが読み出さ
れる。
【００１０】このとき、ビット線３５，３６に読み出さ
れる電位差について図３１を参照しながら説明する。図
３１のＬ１，Ｌ２はビット線３５，３６の寄生容量値で
決まる傾きを持つ線である。容量値が小さくなると傾き
の絶対値は小さくなる。読み出されるデータが“１”の
とき、ビット線３５には第１の本体メモリセルキャパシ
タ３３ａからデータが読み出され、点Ｂの状態から点Ｏ
２１の状態となる。点Ｏ２１はメモリセルキャパシタ３
３ａに電界をかけたとき、点Ｂから点Ｄへ向かうヒステ
リシス曲線と、ワード線３２とセルプレート電極３９の
論理電圧を“Ｈ”としたときに生じる電界の分だけ点Ｂ
から横軸に移動した点Ｍ２１を通る線Ｌ１との交点であ
る。同様に、ビット線３６には第２の本体メモリセルキ
ャパシタ３３ａからデータが読み出され、点Ｅの状態か
ら点Ｐ２１の状態となる。点Ｐ２１は、メモリセルキャ
パシタ３３ａに電界がかかったとき、点Ｅから点Ｄへ向
かうヒステリシス曲線と、ワード線３２とセルプレート
電極３９の論理電圧を“Ｈ”としたとき生じる電界の分
だけ点Ｅから横軸に移動した点Ｎ２１を通る線Ｌ２との
交点である。ここで、ビット線３５とビット線３６に読
み出される電位差は、点Ｏ２１と点Ｐ２１の電界の差Ｖ
ｒ２１となる。読み出されるデータが“０”のときも同
様で、ビット線３５とビット線３６の状態が逆になるだ
けで読み出される電位差はＶｒ２１である。
れる電位差について図３１を参照しながら説明する。図
３１のＬ１，Ｌ２はビット線３５，３６の寄生容量値で
決まる傾きを持つ線である。容量値が小さくなると傾き
の絶対値は小さくなる。読み出されるデータが“１”の
とき、ビット線３５には第１の本体メモリセルキャパシ
タ３３ａからデータが読み出され、点Ｂの状態から点Ｏ
２１の状態となる。点Ｏ２１はメモリセルキャパシタ３
３ａに電界をかけたとき、点Ｂから点Ｄへ向かうヒステ
リシス曲線と、ワード線３２とセルプレート電極３９の
論理電圧を“Ｈ”としたときに生じる電界の分だけ点Ｂ
から横軸に移動した点Ｍ２１を通る線Ｌ１との交点であ
る。同様に、ビット線３６には第２の本体メモリセルキ
ャパシタ３３ａからデータが読み出され、点Ｅの状態か
ら点Ｐ２１の状態となる。点Ｐ２１は、メモリセルキャ
パシタ３３ａに電界がかかったとき、点Ｅから点Ｄへ向
かうヒステリシス曲線と、ワード線３２とセルプレート
電極３９の論理電圧を“Ｈ”としたとき生じる電界の分
だけ点Ｅから横軸に移動した点Ｎ２１を通る線Ｌ２との
交点である。ここで、ビット線３５とビット線３６に読
み出される電位差は、点Ｏ２１と点Ｐ２１の電界の差Ｖ
ｒ２１となる。読み出されるデータが“０”のときも同
様で、ビット線３５とビット線３６の状態が逆になるだ
けで読み出される電位差はＶｒ２１である。
【００１１】次にセンスアンプ制御信号φSを論理電圧
“Ｈ”とし、ビット線３５とビット線３６に読み出され
たデータをセンスアンプ４１で増幅し、データを読み出
す。このセンスアンプ４１で増幅すると、ビット線３５
の状態は点Ｏ２１から点Ｑ２１になり、ビット線３６の
状態は点Ｐ２１から点Ｄになる。
“Ｈ”とし、ビット線３５とビット線３６に読み出され
たデータをセンスアンプ４１で増幅し、データを読み出
す。このセンスアンプ４１で増幅すると、ビット線３５
の状態は点Ｏ２１から点Ｑ２１になり、ビット線３６の
状態は点Ｐ２１から点Ｄになる。
【００１２】次にデータの再書き込み状態としてセルプ
レート電極３９を論理電圧“Ｌ”とする。このとき、図
３１において、ビット線３５の状態は点Ｑ２１から点Ａ
となり、ビット線３６の状態は点Ｄから点Ｅとなる。次
にワード線３２とセンスアンプ制御信号φSとを論理電
圧“Ｌ”にする。その後、ビット線プリチャージ制御信
号φPを論理電圧“Ｈ”とし、ビット線３５，３６を論
理電圧“Ｌ”として初期状態に戻る。
レート電極３９を論理電圧“Ｌ”とする。このとき、図
３１において、ビット線３５の状態は点Ｑ２１から点Ａ
となり、ビット線３６の状態は点Ｄから点Ｅとなる。次
にワード線３２とセンスアンプ制御信号φSとを論理電
圧“Ｌ”にする。その後、ビット線プリチャージ制御信
号φPを論理電圧“Ｈ”とし、ビット線３５，３６を論
理電圧“Ｌ”として初期状態に戻る。
【００１３】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、一定読み出し回数以降のデータの読み出
しを制限する手段またはデータの再書き込みを制限する
手段などを有していないため、データ提供者とデータ使
用者との間で取り決めたデータの読み出し回数を自動的
に制限することができなかった。
来の構成では、一定読み出し回数以降のデータの読み出
しを制限する手段またはデータの再書き込みを制限する
手段などを有していないため、データ提供者とデータ使
用者との間で取り決めたデータの読み出し回数を自動的
に制限することができなかった。
【００１４】本発明は上記従来の課題を解決するもの
で、あらかじめ設定した回数を読み出した後は正常なデ
ータが読み出せなくなる機能を備えた半導体メモリ装置
を提供することを目的とする。
で、あらかじめ設定した回数を読み出した後は正常なデ
ータが読み出せなくなる機能を備えた半導体メモリ装置
を提供することを目的とする。
【００１５】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体メモリ装置は、あらかじめ設定した読
み出し可能回数に達した後は、データの読み出しにおい
て誤動作させる手段、正規のデータを破壊する手段、正
規のデータの再書き込みを防止する手段または読み出し
を防止する手段を備えたものである。
に本発明の半導体メモリ装置は、あらかじめ設定した読
み出し可能回数に達した後は、データの読み出しにおい
て誤動作させる手段、正規のデータを破壊する手段、正
規のデータの再書き込みを防止する手段または読み出し
を防止する手段を備えたものである。
【００１６】
【作用】データの読み出し可能回数を設定しておくこと
で、その読み出し可能回数に達しない間は正しいデータ
を読み出すことができるが、読み出し可能回数に達した
後は正しいデータを読み出せないようにできる。このよ
うにデータの読み出し可能回数を制限することによりデ
ータ提供者とデータ使用者との間で取り決めたデータの
読み出し回数制限を自動的に実行することができる。
で、その読み出し可能回数に達しない間は正しいデータ
を読み出すことができるが、読み出し可能回数に達した
後は正しいデータを読み出せないようにできる。このよ
うにデータの読み出し可能回数を制限することによりデ
ータ提供者とデータ使用者との間で取り決めたデータの
読み出し回数制限を自動的に実行することができる。
【００１７】
【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。
ながら説明する。
【００１８】〔第１の実施例〕図１は本発明の第１の実
施例における半導体メモリ装置の回路構成図である。
施例における半導体メモリ装置の回路構成図である。
【００１９】本実施例におけるメモリセルは、２個のＭ
ＯＳトランジスタＱn と強誘電体材料を容量絶縁膜とす
る２個のメモリセルキャパシタとで構成されており、図
３２に示す従来の半導体メモリ装置と基本的には同じで
ある。
ＯＳトランジスタＱn と強誘電体材料を容量絶縁膜とす
る２個のメモリセルキャパシタとで構成されており、図
３２に示す従来の半導体メモリ装置と基本的には同じで
ある。
【００２０】図１において、１は読み出し回数制限用の
ビット線容量調整用容量（以下回数制限用容量とい
う）、２は回数制限用容量を通常は切断しておき、制限
回数の読み出しが行われた場合に回数制限用容量１をビ
ット線に接続するＮチャネル型ＭＯＳトランジスタ、３
はデータ比較判定回路、４は制限回数を設定する不揮発
性メモリ装置、５は不揮発性メモリ装置に設定された制
限回数を読み出し回数に応じて減算する減算回路、ＷＬ
0，ＷＬ1はワード線、ＢＬ0，／ＢＬ0（ＢＬ0の反転状
態を示しており、以下、反転状態は／を付けて示す）、
ＢＬ1，／ＢＬ1はビット線、ＣＰ0，ＣＰ1はセルプレー
ト電極、ＥＱ101はビット線イコライズおよびプリチャ
ージ制御信号（以下ビット線プリチャージ制御信号とい
う）、ＳＡ0，ＳＡ1はセンスアンプ、ＳＡＥ100はセン
スアンプ制御信号、ＣS00，ＣS01，ＣS10，ＣS11，ＣS0
0B，ＣS01B，ＣS10B，ＣS11Bは本体メモリセルキャパシ
タ、Ｃb00，Ｃb10，Ｃb00B，Ｃb10Bはビット線容量調整
用容量、Ｖssは接地、Ｖccは電源、ＱnはＮチャネル型
ＭＯＳトランジスタである。
ビット線容量調整用容量（以下回数制限用容量とい
う）、２は回数制限用容量を通常は切断しておき、制限
回数の読み出しが行われた場合に回数制限用容量１をビ
ット線に接続するＮチャネル型ＭＯＳトランジスタ、３
はデータ比較判定回路、４は制限回数を設定する不揮発
性メモリ装置、５は不揮発性メモリ装置に設定された制
限回数を読み出し回数に応じて減算する減算回路、ＷＬ
0，ＷＬ1はワード線、ＢＬ0，／ＢＬ0（ＢＬ0の反転状
態を示しており、以下、反転状態は／を付けて示す）、
ＢＬ1，／ＢＬ1はビット線、ＣＰ0，ＣＰ1はセルプレー
ト電極、ＥＱ101はビット線イコライズおよびプリチャ
ージ制御信号（以下ビット線プリチャージ制御信号とい
う）、ＳＡ0，ＳＡ1はセンスアンプ、ＳＡＥ100はセン
スアンプ制御信号、ＣS00，ＣS01，ＣS10，ＣS11，ＣS0
0B，ＣS01B，ＣS10B，ＣS11Bは本体メモリセルキャパシ
タ、Ｃb00，Ｃb10，Ｃb00B，Ｃb10Bはビット線容量調整
用容量、Ｖssは接地、Ｖccは電源、ＱnはＮチャネル型
ＭＯＳトランジスタである。
【００２１】まず基本となる動作を説明する。センスア
ンプＳＡ0にビット線ＢＬ0，／ＢＬ0が、センスアンプ
ＳＡ1にビット線ＢＬ1，／ＢＬ1が接続されている。セ
ンスアンプＳＡ0，ＳＡ1はセンスアンプ制御信号ＳＡＥ
100によって制御される。本体メモリセルキャパシタＣS
00の第１の電極はＮチャネル型ＭＯＳトランジスタＱn
を介してビット線ＢＬ0に接続されており、第２の電極
はセルプレート電極ＣＰ0に接続されている。本体メモ
リセルキャパシタＣS00Bの第１の電極はＮチャネル型Ｍ
ＯＳトランジスタＱnを介してビット線／ＢＬ0に第２の
電極はセルプレート電極ＣＰ0に接続されている。その
他のメモリセルの本体メモリセルキャパシタも同様にし
てそれぞれのビット線およびセルプレート電極に接続さ
れている。またビット線ＢＬ0と同／ＢＬ0、ビット線Ｂ
Ｌ1と同／ＢＬ1は制御信号ＥＱ101によってイコライズ
およびプリチャージされるように構成されている。ここ
では、プリチャージ電位は接地電位としている。また、
ビット線容量調整用容量Ｃb00，Ｃb00B，Ｃb10，Ｃb10B
の一方の電極はビット線ＢＬ0，／ＢＬ0，ＢＬ1，／Ｂ
Ｌ1にそれぞれ接続されており、他方の電極は共通接続
して電源電圧Ｖccに接続されている。このビット線容量
調整用容量はメモリセルのデータ読み出し電位差を大き
くしてセンスアンプＳＡ0，ＳＡ1がこの電位差を正確に
増幅できるように設けたものであり、絶縁膜の上下に多
結晶シリコンの電極を形成したもの、ＭＯＳトランジス
タのゲート絶縁膜を容量とする構成またはビット線の配
線長を長くして基板との間の容量を使用するなど種々の
構成で実現できる。
ンプＳＡ0にビット線ＢＬ0，／ＢＬ0が、センスアンプ
ＳＡ1にビット線ＢＬ1，／ＢＬ1が接続されている。セ
ンスアンプＳＡ0，ＳＡ1はセンスアンプ制御信号ＳＡＥ
100によって制御される。本体メモリセルキャパシタＣS
00の第１の電極はＮチャネル型ＭＯＳトランジスタＱn
を介してビット線ＢＬ0に接続されており、第２の電極
はセルプレート電極ＣＰ0に接続されている。本体メモ
リセルキャパシタＣS00Bの第１の電極はＮチャネル型Ｍ
ＯＳトランジスタＱnを介してビット線／ＢＬ0に第２の
電極はセルプレート電極ＣＰ0に接続されている。その
他のメモリセルの本体メモリセルキャパシタも同様にし
てそれぞれのビット線およびセルプレート電極に接続さ
れている。またビット線ＢＬ0と同／ＢＬ0、ビット線Ｂ
Ｌ1と同／ＢＬ1は制御信号ＥＱ101によってイコライズ
およびプリチャージされるように構成されている。ここ
では、プリチャージ電位は接地電位としている。また、
ビット線容量調整用容量Ｃb00，Ｃb00B，Ｃb10，Ｃb10B
の一方の電極はビット線ＢＬ0，／ＢＬ0，ＢＬ1，／Ｂ
Ｌ1にそれぞれ接続されており、他方の電極は共通接続
して電源電圧Ｖccに接続されている。このビット線容量
調整用容量はメモリセルのデータ読み出し電位差を大き
くしてセンスアンプＳＡ0，ＳＡ1がこの電位差を正確に
増幅できるように設けたものであり、絶縁膜の上下に多
結晶シリコンの電極を形成したもの、ＭＯＳトランジス
タのゲート絶縁膜を容量とする構成またはビット線の配
線長を長くして基板との間の容量を使用するなど種々の
構成で実現できる。
【００２２】また本実施例では、回数制限用容量１とＮ
チャネル型ＭＯＳトランジスタ２を直列に接続し、これ
らをビット線容量調整用容量Ｃb00に並列に挿入してい
る。すなわち、Ｎチャネル型ＭＯＳトランジスタ２がオ
ンしたとき、ビット線容量値がビット線ＢＬ0側で大き
くなるようにしている。Ｎチャネル型ＭＯＳトランジス
タ２のゲートはデータ比較判定回路３に接続されてい
る。またデータ比較判定回路３には、減算回路５により
制限回数が減算される不揮発性メモリ装置４が接続され
ている。制限回数に達するまではＮチャネル型ＭＯＳト
ランジスタ２はオフの状態であり、回数制限用容量１は
接続されないので正常動作が可能である。
チャネル型ＭＯＳトランジスタ２を直列に接続し、これ
らをビット線容量調整用容量Ｃb00に並列に挿入してい
る。すなわち、Ｎチャネル型ＭＯＳトランジスタ２がオ
ンしたとき、ビット線容量値がビット線ＢＬ0側で大き
くなるようにしている。Ｎチャネル型ＭＯＳトランジス
タ２のゲートはデータ比較判定回路３に接続されてい
る。またデータ比較判定回路３には、減算回路５により
制限回数が減算される不揮発性メモリ装置４が接続され
ている。制限回数に達するまではＮチャネル型ＭＯＳト
ランジスタ２はオフの状態であり、回数制限用容量１は
接続されないので正常動作が可能である。
【００２３】次に本実施例の動作について、メモリセル
キャパシタＣS00，ＣS00Bのデータを読み出す場合を例
として説明する。
キャパシタＣS00，ＣS00Bのデータを読み出す場合を例
として説明する。
【００２４】図２は本実施例の動作タイミングを示す図
であり、図３は本実施例のメモリセルのデータ読み出し
を説明するための図であり、強誘電体のヒステリシス曲
線を示している。
であり、図３は本実施例のメモリセルのデータ読み出し
を説明するための図であり、強誘電体のヒステリシス曲
線を示している。
【００２５】図３において、Ｖｒ１は正常読み出し時の
メモリセルのデータ読み出し電位差、Ｖｒ２，Ｖｒ３は
制限回数読み出し後のメモリセルのデータ読み出し電位
差、ＬＨ１，ＬＬ１はビット線容量調整用容量を含むビ
ット線容量の特性を示す線、ＬＨ２，ＬＬ２は制限回数
容量１がビット線容量調整用容量Ｃb00に並列に挿入さ
れたときのビット線容量の特性を示す線、Ａ，Ｂ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈ，Ｉはヒステリシス曲線上の点である。
強誘電体を容量絶縁膜とするキャパシタでは電界が０の
ときでも点Ｂ，Ｅのように残留分極が残る。この残留分
極を利用して不揮発性メモリ装置を実現している。メモ
リセルのデータが“１”の場合、第１のメモリセルキャ
パシタＣS00は点Ｂの状態で、第２のメモリセルキャパ
シタＣS00Bは点Ｅの状態にある。また、メモリセルのデ
ータが“０”の場合、第１のメモリセルキャパシタＣS0
0は点Ｅの状態で、第２のメモリセルキャパシタＣS00B
は点Ｂの状態にある。
メモリセルのデータ読み出し電位差、Ｖｒ２，Ｖｒ３は
制限回数読み出し後のメモリセルのデータ読み出し電位
差、ＬＨ１，ＬＬ１はビット線容量調整用容量を含むビ
ット線容量の特性を示す線、ＬＨ２，ＬＬ２は制限回数
容量１がビット線容量調整用容量Ｃb00に並列に挿入さ
れたときのビット線容量の特性を示す線、Ａ，Ｂ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈ，Ｉはヒステリシス曲線上の点である。
強誘電体を容量絶縁膜とするキャパシタでは電界が０の
ときでも点Ｂ，Ｅのように残留分極が残る。この残留分
極を利用して不揮発性メモリ装置を実現している。メモ
リセルのデータが“１”の場合、第１のメモリセルキャ
パシタＣS00は点Ｂの状態で、第２のメモリセルキャパ
シタＣS00Bは点Ｅの状態にある。また、メモリセルのデ
ータが“０”の場合、第１のメモリセルキャパシタＣS0
0は点Ｅの状態で、第２のメモリセルキャパシタＣS00B
は点Ｂの状態にある。
【００２６】まず最初に、正常動作時にメモリセルキャ
パシタＣS00，ＣS00Bからデータを読み出す方法につい
て説明する。初期状態として、ビット線ＢＬ0，／ＢＬ
0、ワード線ＷＬ0，ＷＬ1、セルプレート電極ＣＰ0，Ｃ
Ｐ1、およびセンスアンプ制御信号ＳＡＥ100を論理電圧
“Ｌ”とし、ビット線プリチャージ制御信号ＥＱ101を
論理電圧“Ｈ”とする。次にビット線プリチャージ制御
信号ＥＱ101を論理電圧“Ｌ”とすると、ビット線ＢＬ
0，／ＢＬ0はフローティング状態となる。次にワード線
ＷＬ0、およびセルプレート電極ＣＰ0を論理電圧“Ｈ”
とする。このとき、メモリセルキャパシタＣS00，ＣS00
Bに電界がかかり、データが読み出される。
パシタＣS00，ＣS00Bからデータを読み出す方法につい
て説明する。初期状態として、ビット線ＢＬ0，／ＢＬ
0、ワード線ＷＬ0，ＷＬ1、セルプレート電極ＣＰ0，Ｃ
Ｐ1、およびセンスアンプ制御信号ＳＡＥ100を論理電圧
“Ｌ”とし、ビット線プリチャージ制御信号ＥＱ101を
論理電圧“Ｈ”とする。次にビット線プリチャージ制御
信号ＥＱ101を論理電圧“Ｌ”とすると、ビット線ＢＬ
0，／ＢＬ0はフローティング状態となる。次にワード線
ＷＬ0、およびセルプレート電極ＣＰ0を論理電圧“Ｈ”
とする。このとき、メモリセルキャパシタＣS00，ＣS00
Bに電界がかかり、データが読み出される。
【００２７】すなわち、図３に示すように、読み出され
るデータが“１”のとき、ビット線ＢＬ0にはメモリセ
ルキャパシタＣS00からデータが読み出され、点Ｂから
点Ｆに移る。点ＦはメモリセルキャパシタＣS00に電界
がかかったとき、点Ｂから点Ｄへ向かうヒステリシス曲
線とＬＨ１との交点である。同様にビット線／ＢＬ0に
はメモリセルキャパシタＣS00Bからデータが読み出さ
れ、点Ｅの状態から点Ｈの状態へ移る。ここでビット線
ＢＬ0，／ＢＬ0間に読み出される電位差は点Ｆと点Ｈと
の電界の差であるＶｒ１となる。読み出されるデータが
“０”のときも同様であり、ビット線ＢＬ0，／ＢＬ0の
状態が逆になるだけで、読み出される電位差はＶｒ１で
ある。次にセンスアンプ制御信号ＳＡＥ100を論理電圧
“Ｈ”とすると、ビット線ＢＬ0，／ＢＬ0に読み出され
たデータはセンスアンプＳＡ0で増幅され、ビット線Ｂ
Ｌ0の状態は点Ｆから点Ｂ’に移り、ビット線／ＢＬ0の
状態は点Ｈから点Ｄに移る。次にデータの再書き込み状
態としてセルプレート電極ＣＰ0を論理電圧“Ｌ”とす
ると、ビット線ＢＬ0の状態は点Ｂ’から点Ａに移り、
ビット線／ＢＬ0の状態は点Ｄから点Ｅに移る。その後
ワード線ＷＬ0とセンスアンプ制御信号ＳＡＥ100とを論
理電圧“Ｌ”とする。その後ビット線プリチャージ制御
信号ＥＱ101を論理電圧“Ｈ”とし、ビット線ＢＬ0およ
びビット線／ＢＬ0を論理電圧“Ｌ”として初期状態に
する。
るデータが“１”のとき、ビット線ＢＬ0にはメモリセ
ルキャパシタＣS00からデータが読み出され、点Ｂから
点Ｆに移る。点ＦはメモリセルキャパシタＣS00に電界
がかかったとき、点Ｂから点Ｄへ向かうヒステリシス曲
線とＬＨ１との交点である。同様にビット線／ＢＬ0に
はメモリセルキャパシタＣS00Bからデータが読み出さ
れ、点Ｅの状態から点Ｈの状態へ移る。ここでビット線
ＢＬ0，／ＢＬ0間に読み出される電位差は点Ｆと点Ｈと
の電界の差であるＶｒ１となる。読み出されるデータが
“０”のときも同様であり、ビット線ＢＬ0，／ＢＬ0の
状態が逆になるだけで、読み出される電位差はＶｒ１で
ある。次にセンスアンプ制御信号ＳＡＥ100を論理電圧
“Ｈ”とすると、ビット線ＢＬ0，／ＢＬ0に読み出され
たデータはセンスアンプＳＡ0で増幅され、ビット線Ｂ
Ｌ0の状態は点Ｆから点Ｂ’に移り、ビット線／ＢＬ0の
状態は点Ｈから点Ｄに移る。次にデータの再書き込み状
態としてセルプレート電極ＣＰ0を論理電圧“Ｌ”とす
ると、ビット線ＢＬ0の状態は点Ｂ’から点Ａに移り、
ビット線／ＢＬ0の状態は点Ｄから点Ｅに移る。その後
ワード線ＷＬ0とセンスアンプ制御信号ＳＡＥ100とを論
理電圧“Ｌ”とする。その後ビット線プリチャージ制御
信号ＥＱ101を論理電圧“Ｈ”とし、ビット線ＢＬ0およ
びビット線／ＢＬ0を論理電圧“Ｌ”として初期状態に
する。
【００２８】これらの一連の動作において、電位差Ｖｒ
１はセンスアンプＳＡ0で正確に増幅できるだけの電位
差でなければならない。この条件を満足するように、ビ
ット線の寄生容量とビット線容量調整用容量を合わせた
ビット線容量値（図３における線ＬＨ１，ＬＬ１の傾
き）を決める必要がある。
１はセンスアンプＳＡ0で正確に増幅できるだけの電位
差でなければならない。この条件を満足するように、ビ
ット線の寄生容量とビット線容量調整用容量を合わせた
ビット線容量値（図３における線ＬＨ１，ＬＬ１の傾
き）を決める必要がある。
【００２９】次に回数制限の方法について、図３を参照
しながら説明する。あらかじめ図１に示す不揮発性メモ
リ装置４に、読み出しを制限するかどうか、制限すると
したらその回数ｎを記憶させておく。読み出しが行われ
る度に減算回路５により不揮発性メモリ装置４の制限回
数ｎが減算されるが、ｎが０に達するまでは、データ比
較判定回路３はＮチャネル型ＭＯＳトランジスタ２のゲ
ートに論理電圧“Ｌ”を与える。したがって、回数制限
用容量１はビット線容量調整用容量Ｃb00に付加されな
いので、図３のＬＨ１，ＬＬ１およびヒステリシス曲線
の関係から電位差Ｖｒ１が正常に読み出される。
しながら説明する。あらかじめ図１に示す不揮発性メモ
リ装置４に、読み出しを制限するかどうか、制限すると
したらその回数ｎを記憶させておく。読み出しが行われ
る度に減算回路５により不揮発性メモリ装置４の制限回
数ｎが減算されるが、ｎが０に達するまでは、データ比
較判定回路３はＮチャネル型ＭＯＳトランジスタ２のゲ
ートに論理電圧“Ｌ”を与える。したがって、回数制限
用容量１はビット線容量調整用容量Ｃb00に付加されな
いので、図３のＬＨ１，ＬＬ１およびヒステリシス曲線
の関係から電位差Ｖｒ１が正常に読み出される。
【００３０】一方、読み出し回数が制限回数ｎを越えて
（ｎ＋１）になると、データ比較判定回路３から論理電
圧“Ｈ”が出力され、Ｎチャネル型ＭＯＳトランジスタ
２がオンし、回数制限用容量１がビット線容量調整容量
ＣＢb00に並列に挿入されることになる。このとき、Ｌ
Ｈ１はＬＨ２となり、“１”データを読み出す場合、読
み出される電位差はＬＨ２，ＬＬ１およびヒステリシス
曲線の関係から点Ｇと点Ｈとの電界の差である−Ｖｒ２
となる。これは正常読み出しの逆データであり、結果と
して“０”が読み出され、書き込まれることになり、正
常なデータが破壊されることになる。また“０”データ
を読み出す場合、読み出される電位差はＬＨ１，ＬＬ２
およびヒステリシス曲線の関係から点Ｆと点Ｉとの電界
の差であるＶｒ３となる。結果として正常に“０”が読
み出され、書き込まれることになる。
（ｎ＋１）になると、データ比較判定回路３から論理電
圧“Ｈ”が出力され、Ｎチャネル型ＭＯＳトランジスタ
２がオンし、回数制限用容量１がビット線容量調整容量
ＣＢb00に並列に挿入されることになる。このとき、Ｌ
Ｈ１はＬＨ２となり、“１”データを読み出す場合、読
み出される電位差はＬＨ２，ＬＬ１およびヒステリシス
曲線の関係から点Ｇと点Ｈとの電界の差である−Ｖｒ２
となる。これは正常読み出しの逆データであり、結果と
して“０”が読み出され、書き込まれることになり、正
常なデータが破壊されることになる。また“０”データ
を読み出す場合、読み出される電位差はＬＨ１，ＬＬ２
およびヒステリシス曲線の関係から点Ｆと点Ｉとの電界
の差であるＶｒ３となる。結果として正常に“０”が読
み出され、書き込まれることになる。
【００３１】読み出し回数が（ｎ＋２）以上になると、
メモリセルデータは全て“０”であるからデータ比較判
定回路３からの出力が“Ｈ”、“Ｌ”のいずれであって
も、読み出される電位差はＶｒ１またはＶｒ３のいずれ
かとなり“１”データが破壊されたことになる。
メモリセルデータは全て“０”であるからデータ比較判
定回路３からの出力が“Ｈ”、“Ｌ”のいずれであって
も、読み出される電位差はＶｒ１またはＶｒ３のいずれ
かとなり“１”データが破壊されたことになる。
【００３２】なお以上の説明において、ビット線容量調
整用容量Ｃb00，Ｃb00Bを同じ容量値とし、回数制限用
容量１をビット線容量調用整容量Ｃb00に並列に配置し
た例について説明したが、回数制限用容量１をビット線
容量調整用容量Ｃb00Bに並列に配置してもよく、この場
合は“０”データが破壊されることになる。
整用容量Ｃb00，Ｃb00Bを同じ容量値とし、回数制限用
容量１をビット線容量調用整容量Ｃb00に並列に配置し
た例について説明したが、回数制限用容量１をビット線
容量調整用容量Ｃb00Bに並列に配置してもよく、この場
合は“０”データが破壊されることになる。
【００３３】また、本実施例においては、データ比較判
定回路３、不揮発性メモリ装置４および減算回路からな
る制御回路を用いてＮチャネル型ＭＯＳトランジスタ２
を制御する例について説明したが、データ比較判定回路
３、不揮発性メモリ装置４および読み出し回数をカウン
トする計数回路とで制御回路を構成し、不揮発性メモリ
装置４に設定された制限回数と読み出し回数とをデータ
比較判定回路３で比較判定し、Ｎチャネル型ＭＯＳトラ
ンジスタ２を制御してもよい。
定回路３、不揮発性メモリ装置４および減算回路からな
る制御回路を用いてＮチャネル型ＭＯＳトランジスタ２
を制御する例について説明したが、データ比較判定回路
３、不揮発性メモリ装置４および読み出し回数をカウン
トする計数回路とで制御回路を構成し、不揮発性メモリ
装置４に設定された制限回数と読み出し回数とをデータ
比較判定回路３で比較判定し、Ｎチャネル型ＭＯＳトラ
ンジスタ２を制御してもよい。
【００３４】〔第２の実施例〕本発明の第２の実施例に
おける半導体メモリ装置について、図面を参照しながら
説明する。
おける半導体メモリ装置について、図面を参照しながら
説明する。
【００３５】図４は本実施例における半導体メモリ装置
の回路構成図、図５は同半導体メモリ装置の動作タイミ
ングを示す図で制限回数を越えて読み出した場合を示し
ており、図６は同半導体メモリ装置のメモリセルのデー
タの読み出しを説明するための図で、強誘電体のヒステ
リシス曲線を示している。
の回路構成図、図５は同半導体メモリ装置の動作タイミ
ングを示す図で制限回数を越えて読み出した場合を示し
ており、図６は同半導体メモリ装置のメモリセルのデー
タの読み出しを説明するための図で、強誘電体のヒステ
リシス曲線を示している。
【００３６】本実施例の基本構成は図１に示す第１の実
施例と同じであり、異なる点のみ説明する。
施例と同じであり、異なる点のみ説明する。
【００３７】本実施例では、回数制限用容量１をビット
線容量調整用容量Ｃb00Bと並列に配置し、かつビット線
容量調整用容量Ｃb00Bと回数制限用容量１との合成容量
値がビット線容量調整用容量Ｃb00と等しくなるように
している。すなわち、制限回数ｎ内ではデータ比較判定
回路３からは論理電圧“Ｈ”が出力され、Ｎチャネル型
ＭＯＳトランジスタ２がオンし、回数制限用容量１がビ
ット線容量調整用容量Ｃb00Bに並列に接続されているた
め第１のビット線ＢＬ0と第２のビット線／ＢＬ0に等し
い容量値のビット線容量調整用容量が接続されることに
なり、正常動作が可能である。このとき、ビット線ＢＬ
0，／ＢＬ0の寄生容量値は当然ほぼ等しいものとする。
線容量調整用容量Ｃb00Bと並列に配置し、かつビット線
容量調整用容量Ｃb00Bと回数制限用容量１との合成容量
値がビット線容量調整用容量Ｃb00と等しくなるように
している。すなわち、制限回数ｎ内ではデータ比較判定
回路３からは論理電圧“Ｈ”が出力され、Ｎチャネル型
ＭＯＳトランジスタ２がオンし、回数制限用容量１がビ
ット線容量調整用容量Ｃb00Bに並列に接続されているた
め第１のビット線ＢＬ0と第２のビット線／ＢＬ0に等し
い容量値のビット線容量調整用容量が接続されることに
なり、正常動作が可能である。このとき、ビット線ＢＬ
0，／ＢＬ0の寄生容量値は当然ほぼ等しいものとする。
【００３８】次に本実施例の動作について、説明する。
あらかじめ図４に示す不揮発性メモリ装置４に、読み出
しを制限するかどうか、制限するとしたらその回数ｎを
記憶させておく。読み出しが行われる度に減算回路５に
より不揮発性メモリ装置４の制限回数ｎが減算される
が、ｎが０に達するまではデータ比較判定回路３はＮチ
ャネル型ＭＯＳトランジスタ２のゲートに論理電圧
“Ｈ”を与える。したがって、回数制限用容量１がビッ
ト線容量調整用容量Ｃb00Bに付加されるので、図６のＬ
Ｈ１，ＬＬ１およびヒステリシス曲線の関係から電位差
Ｖｒ１が正常に読み出される。この電位差Ｖｒ１は点Ｇ
と点Ｉとの電界の差である。
あらかじめ図４に示す不揮発性メモリ装置４に、読み出
しを制限するかどうか、制限するとしたらその回数ｎを
記憶させておく。読み出しが行われる度に減算回路５に
より不揮発性メモリ装置４の制限回数ｎが減算される
が、ｎが０に達するまではデータ比較判定回路３はＮチ
ャネル型ＭＯＳトランジスタ２のゲートに論理電圧
“Ｈ”を与える。したがって、回数制限用容量１がビッ
ト線容量調整用容量Ｃb00Bに付加されるので、図６のＬ
Ｈ１，ＬＬ１およびヒステリシス曲線の関係から電位差
Ｖｒ１が正常に読み出される。この電位差Ｖｒ１は点Ｇ
と点Ｉとの電界の差である。
【００３９】次に読み出し回数が制限回数ｎを越えて
（ｎ＋１）になると、データ比較判定回路３から論理電
圧“Ｌ”が出力され、Ｎチャネル型ＭＯＳトランジスタ
２がオフになり、回数制限用容量１がビット線容量調整
容量ＣＢb00Bからはずれることになる。このとき、
“１”データを読み出す場合ＬＬ１はＬＬ２となり、読
み出される電位差はＬＨ１，ＬＬ２およびヒステリシス
曲線の関係から点Ｇと点Ｈとの電界の差である−Ｖｒ２
となる。これは正常読み出しの逆データであり、結果と
して“０”が読み出され、書き込まれることになり、正
常なデータが破壊されたことになる。すなわち図５の
“１”リードで示すように、ビット線ＢＬ0とビット線
／ＢＬ0とで論理電圧が逆転している。また“０”デー
タを読み出す場合、読み出される電位差はＬＨ２，ＬＬ
１およびヒステリシス曲線の関係から点Ｆと点Ｉとの電
界の差であるＶｒ３となる。結果として正常に“０”が
読み出され、書き込まれることになる。
（ｎ＋１）になると、データ比較判定回路３から論理電
圧“Ｌ”が出力され、Ｎチャネル型ＭＯＳトランジスタ
２がオフになり、回数制限用容量１がビット線容量調整
容量ＣＢb00Bからはずれることになる。このとき、
“１”データを読み出す場合ＬＬ１はＬＬ２となり、読
み出される電位差はＬＨ１，ＬＬ２およびヒステリシス
曲線の関係から点Ｇと点Ｈとの電界の差である−Ｖｒ２
となる。これは正常読み出しの逆データであり、結果と
して“０”が読み出され、書き込まれることになり、正
常なデータが破壊されたことになる。すなわち図５の
“１”リードで示すように、ビット線ＢＬ0とビット線
／ＢＬ0とで論理電圧が逆転している。また“０”デー
タを読み出す場合、読み出される電位差はＬＨ２，ＬＬ
１およびヒステリシス曲線の関係から点Ｆと点Ｉとの電
界の差であるＶｒ３となる。結果として正常に“０”が
読み出され、書き込まれることになる。
【００４０】さらに読み出し回数が（ｎ＋２）以上にな
ると、メモリセルのデータは全て“０”であるからデー
タ比較判定回路３からの出力が“Ｈ”、“Ｌ”のいずれ
であっても、読み出される電位差はＶｒ１またはＶｒ３
のいずれかとなり“１”データが破壊されたことにな
る。
ると、メモリセルのデータは全て“０”であるからデー
タ比較判定回路３からの出力が“Ｈ”、“Ｌ”のいずれ
であっても、読み出される電位差はＶｒ１またはＶｒ３
のいずれかとなり“１”データが破壊されたことにな
る。
【００４１】なお以上の説明において、正常読み出し時
にはＮチャネル型ＭＯＳトランジスタ２をオンしておき
回数制限用容量１をビット線容量調整用容量Ｃb00Bに並
列に挿入し、その合成容量を他のビット線容量調整容量
Ｃb00に等しくした例について説明したが、回数制限用
容量１をビット線容量調整用容量Ｃb00に並列に挿入し
ておき、その合成容量をＣb00Bに等しくしておいてもよ
く、この場合は“０”データが破壊されることになる。
にはＮチャネル型ＭＯＳトランジスタ２をオンしておき
回数制限用容量１をビット線容量調整用容量Ｃb00Bに並
列に挿入し、その合成容量を他のビット線容量調整容量
Ｃb00に等しくした例について説明したが、回数制限用
容量１をビット線容量調整用容量Ｃb00に並列に挿入し
ておき、その合成容量をＣb00Bに等しくしておいてもよ
く、この場合は“０”データが破壊されることになる。
【００４２】また、本実施例においては、データ比較判
定回路３、不揮発性メモリ装置４および減算回路５から
なる制御回路を用いてＮチャネル型ＭＯＳトランジスタ
２を制御する例について説明したが、データ比較判定回
路３、不揮発性メモリ装置４および読み出し回数をカウ
ントする計数回路とで制御回路を構成し、不揮発性メモ
リ装置４に設定された制限回数と読み出し回数とをデー
タ比較判定回路３で比較判定し、Ｎチャネル型ＭＯＳト
ランジスタ２を制御してもよい。
定回路３、不揮発性メモリ装置４および減算回路５から
なる制御回路を用いてＮチャネル型ＭＯＳトランジスタ
２を制御する例について説明したが、データ比較判定回
路３、不揮発性メモリ装置４および読み出し回数をカウ
ントする計数回路とで制御回路を構成し、不揮発性メモ
リ装置４に設定された制限回数と読み出し回数とをデー
タ比較判定回路３で比較判定し、Ｎチャネル型ＭＯＳト
ランジスタ２を制御してもよい。
【００４３】〔第３の実施例〕本発明の第３の実施例に
おける半導体メモリ装置について、図面を参照しながら
説明する。
おける半導体メモリ装置について、図面を参照しながら
説明する。
【００４４】図７は本実施例の回路構成図、図８は本実
施例のメモリセルのデータの読み出しを説明するための
図であり、強誘電体のヒステリシス曲線を示している。
施例のメモリセルのデータの読み出しを説明するための
図であり、強誘電体のヒステリシス曲線を示している。
【００４５】本実施例の基本構成は図１に示す第１の実
施例と同じであり、異なる点のみ説明する。
施例と同じであり、異なる点のみ説明する。
【００４６】本実施例では、２個の回数制限用容量１を
ビット線容量調整用容量Ｃb00B，Ｃb00Bにそれぞれ並列
に配置している。すなわち、制限回数ｎ内では、データ
比較判定回路３からは論理電圧“Ｌ”が出力され、Ｎチ
ャネル型ＭＯＳトランジスタ２はオフであり、２個の回
数制限用容量１はビット線容量調整用容量Ｃb00，Ｃb00
Bに並列接続されていない。
ビット線容量調整用容量Ｃb00B，Ｃb00Bにそれぞれ並列
に配置している。すなわち、制限回数ｎ内では、データ
比較判定回路３からは論理電圧“Ｌ”が出力され、Ｎチ
ャネル型ＭＯＳトランジスタ２はオフであり、２個の回
数制限用容量１はビット線容量調整用容量Ｃb00，Ｃb00
Bに並列接続されていない。
【００４７】次に本実施例の動作について、説明する。
あらかじめ図７に示す不揮発性メモリ装置４に、読み出
しを制限するかどうか、制限するとしたらその回数ｎを
記憶させておく。読み出しが行われる度に減算回路５に
より不揮発性メモリ装置４の制限回数ｎが減算される
が、ｎが０に達するまではデータ比較判定回路３はＮチ
ャネル型ＭＯＳトランジスタ２のゲートに論理電圧
“Ｌ”を与える。したがって、２個の回数制限用容量１
はビット線容量調整容量Ｃb00，Ｃb00Bに並列に接続さ
れないので、図８のＬＨ１，ＬＬ１およびヒステリシス
曲線の関係から電位差Ｖｒ１が正常に読み出される。こ
の電位差Ｖｒ１は点Ｆと点Ｈとの電界の差である。
あらかじめ図７に示す不揮発性メモリ装置４に、読み出
しを制限するかどうか、制限するとしたらその回数ｎを
記憶させておく。読み出しが行われる度に減算回路５に
より不揮発性メモリ装置４の制限回数ｎが減算される
が、ｎが０に達するまではデータ比較判定回路３はＮチ
ャネル型ＭＯＳトランジスタ２のゲートに論理電圧
“Ｌ”を与える。したがって、２個の回数制限用容量１
はビット線容量調整容量Ｃb00，Ｃb00Bに並列に接続さ
れないので、図８のＬＨ１，ＬＬ１およびヒステリシス
曲線の関係から電位差Ｖｒ１が正常に読み出される。こ
の電位差Ｖｒ１は点Ｆと点Ｈとの電界の差である。
【００４８】次に読み出し回数が制限回数ｎを越えて
（ｎ＋１）になると、データ比較判定回路３から論理電
圧“Ｈ”が出力され、Ｎチャネル型ＭＯＳトランジスタ
２がオンし、２個の回数制限用容量１がビット線容量調
整容量ＣＢb00，Ｃb00Bにそれぞれ並列接続されること
になる。このときＬＨ１はＬＨ２に、ＬＬ１はＬＬ２に
なり、読み出される電位差はＬＨ２，ＬＬ２およびヒス
テリシス曲線の関係から点Ｇと点Ｉとの電界の差である
Ｖｒ２となり、これはセンスアンプＳＡ0が正常に増幅
できないほど小さい値であり、正常な読み出しが行えな
い。
（ｎ＋１）になると、データ比較判定回路３から論理電
圧“Ｈ”が出力され、Ｎチャネル型ＭＯＳトランジスタ
２がオンし、２個の回数制限用容量１がビット線容量調
整容量ＣＢb00，Ｃb00Bにそれぞれ並列接続されること
になる。このときＬＨ１はＬＨ２に、ＬＬ１はＬＬ２に
なり、読み出される電位差はＬＨ２，ＬＬ２およびヒス
テリシス曲線の関係から点Ｇと点Ｉとの電界の差である
Ｖｒ２となり、これはセンスアンプＳＡ0が正常に増幅
できないほど小さい値であり、正常な読み出しが行えな
い。
【００４９】なお本実施例においては、データ比較判定
回路３、不揮発性メモリ装置４および減算回路５からな
る制御回路を用いてＮチャネル型ＭＯＳトランジスタ２
を制御する例について説明したが、データ比較判定回路
３、不揮発性メモリ装置４および読み出し回数をカウン
トする計数回路とで制御回路を構成し、不揮発性メモリ
装置４に設定された制限回数と読み出し回数とをデータ
比較判定回路３で比較判定し、Ｎチャネル型ＭＯＳトラ
ンジスタ２を制御してもよい。
回路３、不揮発性メモリ装置４および減算回路５からな
る制御回路を用いてＮチャネル型ＭＯＳトランジスタ２
を制御する例について説明したが、データ比較判定回路
３、不揮発性メモリ装置４および読み出し回数をカウン
トする計数回路とで制御回路を構成し、不揮発性メモリ
装置４に設定された制限回数と読み出し回数とをデータ
比較判定回路３で比較判定し、Ｎチャネル型ＭＯＳトラ
ンジスタ２を制御してもよい。
【００５０】〔第４の実施例〕本発明の第４の実施例に
おける半導体メモリ装置について説明する。
おける半導体メモリ装置について説明する。
【００５１】基本的な構造は図７に示す第３の実施例と
同じであるが、本実施例では正常読み出し時には回数制
限容量１とビット容量調整用容量とを並列接続してお
き、制限回数ｎを越えたとき、データ比較判定回路３か
ら論理電圧“Ｌ”を出力してＮチャネル型ＭＯＳトラン
ジスタ２をオフし、回数制限容量１を切り放すようにし
たものである。この場合は、図９に示すように、初期値
として最適のＬＨ１およびＬＬ１の傾きを与えるように
それぞれの容量値を設計しておく必要がある。
同じであるが、本実施例では正常読み出し時には回数制
限容量１とビット容量調整用容量とを並列接続してお
き、制限回数ｎを越えたとき、データ比較判定回路３か
ら論理電圧“Ｌ”を出力してＮチャネル型ＭＯＳトラン
ジスタ２をオフし、回数制限容量１を切り放すようにし
たものである。この場合は、図９に示すように、初期値
として最適のＬＨ１およびＬＬ１の傾きを与えるように
それぞれの容量値を設計しておく必要がある。
【００５２】読み出し回数が制限回数ｎ内であれば、読
み出される電位差はＬＨ１，ＬＬ１およびヒステリシス
曲線の関係から点Ｇと点Ｉとの電界の差であるＶｒ１と
なる。
み出される電位差はＬＨ１，ＬＬ１およびヒステリシス
曲線の関係から点Ｇと点Ｉとの電界の差であるＶｒ１と
なる。
【００５３】次に読み出し回数が（ｎ＋１）を越えると
２個の回数制限用容量１がビット線容量調整用容量Ｃb0
0，Ｃb00Bから切り放されるので、ＬＨ１はＬＨ２に、
ＬＬ１はＬＬ２となり、読み出される電位差はＬＨ２，
ＬＬ２およびヒステリシス曲線の関係から点Ｆと点Ｈと
の電界の差であるＶｒ２となり、これはセンスアンプＳ
Ａ0が正常に増幅できないほど小さい値であり、正常な
読み出しが行えない。
２個の回数制限用容量１がビット線容量調整用容量Ｃb0
0，Ｃb00Bから切り放されるので、ＬＨ１はＬＨ２に、
ＬＬ１はＬＬ２となり、読み出される電位差はＬＨ２，
ＬＬ２およびヒステリシス曲線の関係から点Ｆと点Ｈと
の電界の差であるＶｒ２となり、これはセンスアンプＳ
Ａ0が正常に増幅できないほど小さい値であり、正常な
読み出しが行えない。
【００５４】なお本実施例においては、データ比較判定
回路３、不揮発性メモリ装置４および減算回路５からな
る制御回路を用いてＮチャネル型ＭＯＳトランジスタ２
を制御する例について説明したが、データ比較判定回路
３、不揮発性メモリ装置４および読み出し回数をカウン
トする計数回路とで制御回路を構成し、不揮発性メモリ
装置４に設定された制限回数と読み出し回数とをデータ
比較判定回路３で比較判定し、Ｎチャネル型ＭＯＳトラ
ンジスタ２を制御してもよい。
回路３、不揮発性メモリ装置４および減算回路５からな
る制御回路を用いてＮチャネル型ＭＯＳトランジスタ２
を制御する例について説明したが、データ比較判定回路
３、不揮発性メモリ装置４および読み出し回数をカウン
トする計数回路とで制御回路を構成し、不揮発性メモリ
装置４に設定された制限回数と読み出し回数とをデータ
比較判定回路３で比較判定し、Ｎチャネル型ＭＯＳトラ
ンジスタ２を制御してもよい。
【００５５】〔第５の実施例〕本発明の第５の実施例に
おける半導体メモリ装置について説明する。
おける半導体メモリ装置について説明する。
【００５６】図１０は本実施例の回路構成図、図１１は
本実施例の動作タイミングを示す図で、制限回数ｎの最
後の読み出しとデータの再書き込み動作を示している。
図１２は本実施例のメモリセルのデータの読み出しを説
明するための図で、強誘電体のヒステリシス曲線を示し
ている。
本実施例の動作タイミングを示す図で、制限回数ｎの最
後の読み出しとデータの再書き込み動作を示している。
図１２は本実施例のメモリセルのデータの読み出しを説
明するための図で、強誘電体のヒステリシス曲線を示し
ている。
【００５７】図１０において、ＷＬ0，ＷＬ1はワード
線、ＢＬ0，／ＢＬ0（ＢＬ0の反転状態を示しており、
以下、反転状態は／を付けて示す）、ＢＬ1，／ＢＬ1は
ビット線、ＣＰ0，ＣＰ1はセルプレート電極、ＥＱ101
はビット線プリチャージ制御信号、ＳＡ0，ＳＡ1はセン
スアンプ、ＳＡＥ100はセンスアンプ制御信号、ＣS00，
ＣS01，ＣS10，ＣS11，ＣS00B，ＣS01B，ＣS10B，ＣS11
Bは本体メモリセルキャパシタ、Ｃb00，Ｃb10，Ｃb00
B，Ｃb10Bはビット線容量調整用容量、Ｖssは接地、Ｖc
cは電源、ＱnはＮチャネル型ＭＯＳトランジスタであ
る。
線、ＢＬ0，／ＢＬ0（ＢＬ0の反転状態を示しており、
以下、反転状態は／を付けて示す）、ＢＬ1，／ＢＬ1は
ビット線、ＣＰ0，ＣＰ1はセルプレート電極、ＥＱ101
はビット線プリチャージ制御信号、ＳＡ0，ＳＡ1はセン
スアンプ、ＳＡＥ100はセンスアンプ制御信号、ＣS00，
ＣS01，ＣS10，ＣS11，ＣS00B，ＣS01B，ＣS10B，ＣS11
Bは本体メモリセルキャパシタ、Ｃb00，Ｃb10，Ｃb00
B，Ｃb10Bはビット線容量調整用容量、Ｖssは接地、Ｖc
cは電源、ＱnはＮチャネル型ＭＯＳトランジスタであ
る。
【００５８】まず基本となる構成について説明する。こ
のときには正規の駆動信号がワード線ＷＬ0その他に供
給されている。センスアンプＳＡ0にビット線ＢＬ0，／
ＢＬ0が、センスアンプＳＡ1にビット線ＢＬ1，／ＢＬ1
が接続されている。センスアンプＳＡ0，ＳＡ1はセンス
アンプ制御信号ＳＡＥ100によって制御される。本体メ
モリセルキャパシタＣS00の第１の電極はＮチャネル型
ＭＯＳトランジスタＱnを介してビット線ＢＬ0に接続さ
れており、第２の電極はセルプレート電極ＣＰ0に接続
されている。本体メモリセルキャパシタＣS00Bの第１の
電極はＮチャネル型ＭＯＳトランジスタＱnを介してビ
ット線／ＢＬ0に、第２の電極はセルプレート電極ＣＰ0
にそれぞれ接続されている。その他のメモリセルの本体
メモリセルキャパシタも同様にしてそれぞれのビット線
およびセルプレート電極に接続されている。またビット
線ＢＬ0とビット線／ＢＬ0、ビット線ＢＬ1とビット線
／ＢＬ1はビット線プリチャージ制御信号ＥＱ101によっ
てイコライズおよびプリチャージされるように構成され
ている。ここでは、プリチャージ電位は接地電位として
いる。またビット線容量調整用容量Ｃb00，Ｃb00B，Ｃb
10，Ｃb10Bの一方の電極はビット線ＢＬ0，／ＢＬ0，Ｂ
Ｌ1，／ＢＬ1にそれぞれ接続されており、他方の電極は
電源電圧Ｖccに共通接続されている。このビット線容量
調整用容量はメモリセルのデータ読み出し電位差を大き
くしてセンスアンプＳＡ0，ＳＡ1がこの電位差を正確に
増幅できるように設けたものであり、絶縁膜の上下に多
結晶シリコンの電極を形成したもの、ＭＯＳトランジス
タのゲート絶縁膜を容量とする構成またはビット線の配
線長を長くして基板との間の容量を使用するなど種々の
構成で実現できる。このような構成において、制限回数
ｎまではデータを正しく読み出すことができる。
のときには正規の駆動信号がワード線ＷＬ0その他に供
給されている。センスアンプＳＡ0にビット線ＢＬ0，／
ＢＬ0が、センスアンプＳＡ1にビット線ＢＬ1，／ＢＬ1
が接続されている。センスアンプＳＡ0，ＳＡ1はセンス
アンプ制御信号ＳＡＥ100によって制御される。本体メ
モリセルキャパシタＣS00の第１の電極はＮチャネル型
ＭＯＳトランジスタＱnを介してビット線ＢＬ0に接続さ
れており、第２の電極はセルプレート電極ＣＰ0に接続
されている。本体メモリセルキャパシタＣS00Bの第１の
電極はＮチャネル型ＭＯＳトランジスタＱnを介してビ
ット線／ＢＬ0に、第２の電極はセルプレート電極ＣＰ0
にそれぞれ接続されている。その他のメモリセルの本体
メモリセルキャパシタも同様にしてそれぞれのビット線
およびセルプレート電極に接続されている。またビット
線ＢＬ0とビット線／ＢＬ0、ビット線ＢＬ1とビット線
／ＢＬ1はビット線プリチャージ制御信号ＥＱ101によっ
てイコライズおよびプリチャージされるように構成され
ている。ここでは、プリチャージ電位は接地電位として
いる。またビット線容量調整用容量Ｃb00，Ｃb00B，Ｃb
10，Ｃb10Bの一方の電極はビット線ＢＬ0，／ＢＬ0，Ｂ
Ｌ1，／ＢＬ1にそれぞれ接続されており、他方の電極は
電源電圧Ｖccに共通接続されている。このビット線容量
調整用容量はメモリセルのデータ読み出し電位差を大き
くしてセンスアンプＳＡ0，ＳＡ1がこの電位差を正確に
増幅できるように設けたものであり、絶縁膜の上下に多
結晶シリコンの電極を形成したもの、ＭＯＳトランジス
タのゲート絶縁膜を容量とする構成またはビット線の配
線長を長くして基板との間の容量を使用するなど種々の
構成で実現できる。このような構成において、制限回数
ｎまではデータを正しく読み出すことができる。
【００５９】次に制限回数ｎでデータを正しく読み出し
た後のデータ再書き込みについて説明する。制限回数ｎ
までの正常な再書き込みでは、ワード線ＷＬ0およびセ
ルプレート電極ＣＰ0に印加されていた論理電圧“Ｈ”
を論理電圧“Ｌ”にした後、ビット線プリチャージ制御
信号ＥＱ101を論理電圧“Ｌ”から論理電圧“Ｈ”にし
ていたが、制限回数ｎで正しいデータを読み出した後で
は、まずセンスアンプ制御信号ＳＡＥ100を論理電圧
“Ｈ”から論理電圧“Ｌ”にし、次にセルプレート電極
ＣＰ0に印加されていた論理電圧“Ｈ”を論理電圧
“Ｌ”にする前にビット線プリチャージ制御信号ＥＱ10
1を論理電圧“Ｈ”にする。これによりビット線ＢＬ0お
よびビット線／ＢＬ0は論理電圧“Ｌ”になり、その後
にセルプレート電極ＣＰ0の論理電圧を“Ｌ”にする。
た後のデータ再書き込みについて説明する。制限回数ｎ
までの正常な再書き込みでは、ワード線ＷＬ0およびセ
ルプレート電極ＣＰ0に印加されていた論理電圧“Ｈ”
を論理電圧“Ｌ”にした後、ビット線プリチャージ制御
信号ＥＱ101を論理電圧“Ｌ”から論理電圧“Ｈ”にし
ていたが、制限回数ｎで正しいデータを読み出した後で
は、まずセンスアンプ制御信号ＳＡＥ100を論理電圧
“Ｈ”から論理電圧“Ｌ”にし、次にセルプレート電極
ＣＰ0に印加されていた論理電圧“Ｈ”を論理電圧
“Ｌ”にする前にビット線プリチャージ制御信号ＥＱ10
1を論理電圧“Ｈ”にする。これによりビット線ＢＬ0お
よびビット線／ＢＬ0は論理電圧“Ｌ”になり、その後
にセルプレート電極ＣＰ0の論理電圧を“Ｌ”にする。
【００６０】このように駆動信号のタイミングを変更す
ることにより、図１２に示すように、“１”データはヒ
ステリシス曲線上で１→２→３→４の経路で点Ｅへ移動
し、“０”データはヒステリシス曲線上で１’→２’→
３’→４’の経路で点Ｅへ移動し、全てのメモリセルキ
ャパシタに“０”が書き込まれることになる。その結果
としてメモリセル内のデータが破壊される。
ることにより、図１２に示すように、“１”データはヒ
ステリシス曲線上で１→２→３→４の経路で点Ｅへ移動
し、“０”データはヒステリシス曲線上で１’→２’→
３’→４’の経路で点Ｅへ移動し、全てのメモリセルキ
ャパシタに“０”が書き込まれることになる。その結果
としてメモリセル内のデータが破壊される。
【００６１】なお本実施例においても、図１に示したデ
ータ比較判定回路３、不揮発性メモリ装置４および減算
回路５からなる制御回路を用いて駆動信号のタイミング
を変えてもよいし、データ比較判定回路３、不揮発性メ
モリ装置４および読み出し回数をカウントする計数回路
とで制御回路を構成し、不揮発性メモリ装置４に設定さ
れた制限回数と読み出し回数とをデータ比較判定回路３
で比較判定し、駆動信号のタイミングを変えてもよい。
ータ比較判定回路３、不揮発性メモリ装置４および減算
回路５からなる制御回路を用いて駆動信号のタイミング
を変えてもよいし、データ比較判定回路３、不揮発性メ
モリ装置４および読み出し回数をカウントする計数回路
とで制御回路を構成し、不揮発性メモリ装置４に設定さ
れた制限回数と読み出し回数とをデータ比較判定回路３
で比較判定し、駆動信号のタイミングを変えてもよい。
【００６２】〔第６の実施例〕本発明の第６の実施例に
おける半導体メモリ装置について説明する。
おける半導体メモリ装置について説明する。
【００６３】図１３に示す本実施例の構造は基本的には
図１０に示す第５の実施例と同じであり、その詳細につ
いての説明を省略する。なお図１３において、ＤＬ，／
ＤＬはデータ線、ＢＳ0，ＢＳ1はビット線選択信号であ
る。
図１０に示す第５の実施例と同じであり、その詳細につ
いての説明を省略する。なお図１３において、ＤＬ，／
ＤＬはデータ線、ＢＳ0，ＢＳ1はビット線選択信号であ
る。
【００６４】制限回数ｎでデータを読み出すまでは第５
の実施例と同じであるが、読み出したデータを再書き込
みする際、図１４に示すように、まずセンスアンプ制御
信号ＳＡＥ100を論理電圧“Ｈ”から論理電圧“Ｌ”に
し、次にセルプレート電極ＣＰ0を論理電圧“Ｈ”から
論理電圧“Ｌ”にする前にデータ線ＤＬおよびデータ線
／ＤＬを通してメモリセルキャパシタに強制的に論理電
圧“Ｈ”を書き込む。このとき選択されるメモリセルの
つながるビット線は、ビット線選択信号ＢＳ0または同
ＢＳ1によりＭＯＳトランジスタＱnを介して、データ線
ＤＬ，／ＤＬに接続されている。
の実施例と同じであるが、読み出したデータを再書き込
みする際、図１４に示すように、まずセンスアンプ制御
信号ＳＡＥ100を論理電圧“Ｈ”から論理電圧“Ｌ”に
し、次にセルプレート電極ＣＰ0を論理電圧“Ｈ”から
論理電圧“Ｌ”にする前にデータ線ＤＬおよびデータ線
／ＤＬを通してメモリセルキャパシタに強制的に論理電
圧“Ｈ”を書き込む。このとき選択されるメモリセルの
つながるビット線は、ビット線選択信号ＢＳ0または同
ＢＳ1によりＭＯＳトランジスタＱnを介して、データ線
ＤＬ，／ＤＬに接続されている。
【００６５】このようにすることにより、図１５に示す
ように、“１”データはヒステリシス曲線上で１→２→
３→４→５の経路で点Ｂへ移動し、“０”データはヒス
テリシス曲線上で１’→２’→３’→４’→５’の経路
で点Ｂへ移動し、全てのメモリセルキャパシタに“１”
が書き込まれることになる。その結果として、メモリセ
ル内のデータが破壊される。
ように、“１”データはヒステリシス曲線上で１→２→
３→４→５の経路で点Ｂへ移動し、“０”データはヒス
テリシス曲線上で１’→２’→３’→４’→５’の経路
で点Ｂへ移動し、全てのメモリセルキャパシタに“１”
が書き込まれることになる。その結果として、メモリセ
ル内のデータが破壊される。
【００６６】同様にして、制限回数ｎでデータを読み出
した後、読み出したデータを再書き込みする際、図１６
に示すように、まずセンスアンプ制御信号ＳＡＥ100を
論理電圧“Ｈ”から論理電圧“Ｌ”にし、次にセルプレ
ート電極ＣＰ0を論理電圧“Ｈ”から論理電圧“Ｌ”に
する前にデータ線ＤＬおよびデータ線／ＤＬを通してメ
モリセルキャパシタに強制的に論理電圧“Ｌ”を書き込
む。
した後、読み出したデータを再書き込みする際、図１６
に示すように、まずセンスアンプ制御信号ＳＡＥ100を
論理電圧“Ｈ”から論理電圧“Ｌ”にし、次にセルプレ
ート電極ＣＰ0を論理電圧“Ｈ”から論理電圧“Ｌ”に
する前にデータ線ＤＬおよびデータ線／ＤＬを通してメ
モリセルキャパシタに強制的に論理電圧“Ｌ”を書き込
む。
【００６７】このようにすることにより、図１７に示す
ように、“１”データはヒステリシス曲線上で１→２→
３→４の経路で点Ｅへ移動し、“０”データはヒステリ
シス曲線上で１’→２’→３’→４’の経路で点Ｅへ移
動し、全てのメモリセルキャパシタに“０”が書き込ま
れることになる。その結果としてメモリセル内のデータ
が破壊される。
ように、“１”データはヒステリシス曲線上で１→２→
３→４の経路で点Ｅへ移動し、“０”データはヒステリ
シス曲線上で１’→２’→３’→４’の経路で点Ｅへ移
動し、全てのメモリセルキャパシタに“０”が書き込ま
れることになる。その結果としてメモリセル内のデータ
が破壊される。
【００６８】〔第７の実施例〕本発明の第７の実施例に
おける半導体メモリ装置について説明する。
おける半導体メモリ装置について説明する。
【００６９】図１８に示す本実施例の構造は基本的には
図１０に示す第５の実施例と同じであり、その詳細につ
いての説明を省略する。なお、図１８において、ＤＬ，
／ＤＬはデータ線、ＢＳ0，ＢＳ1はビット線選択信号、
６はデータ反転用回路６である。
図１０に示す第５の実施例と同じであり、その詳細につ
いての説明を省略する。なお、図１８において、ＤＬ，
／ＤＬはデータ線、ＢＳ0，ＢＳ1はビット線選択信号、
６はデータ反転用回路６である。
【００７０】制限回数ｎでデータを読み出すまでは第５
の実施例と同じであるが、読み出したデータを再書き込
みする際、図１９に示すように、まずセンスアンプ制御
信号ＳＡＥ100を論理電圧“Ｈ”から論理電圧“Ｌ”に
し、次にセルプレート電極ＣＰ0を論理電圧“Ｈ”から
論理電圧“Ｌ”にする前にデータ線ＤＬおよびデータ線
／ＤＬの論理電圧をデータ反転用回路６で反転させて、
メモリセルに元のデータとは逆論理のデータを書き込
む。
の実施例と同じであるが、読み出したデータを再書き込
みする際、図１９に示すように、まずセンスアンプ制御
信号ＳＡＥ100を論理電圧“Ｈ”から論理電圧“Ｌ”に
し、次にセルプレート電極ＣＰ0を論理電圧“Ｈ”から
論理電圧“Ｌ”にする前にデータ線ＤＬおよびデータ線
／ＤＬの論理電圧をデータ反転用回路６で反転させて、
メモリセルに元のデータとは逆論理のデータを書き込
む。
【００７１】このようにすることにより、図２０に示す
ように、“１”データはヒステリシス曲線上で１→２→
３→４→５の経路で点Ｅへ移動し、“０”データはヒス
テリシス曲線上で１’→２’→３’→４’→５’の経路
で点Ｂへ移動し、全てのメモリセルキャパシタで“０”
と“１”が逆転することになる。結果としてメモリセル
内のデータが破壊される。
ように、“１”データはヒステリシス曲線上で１→２→
３→４→５の経路で点Ｅへ移動し、“０”データはヒス
テリシス曲線上で１’→２’→３’→４’→５’の経路
で点Ｂへ移動し、全てのメモリセルキャパシタで“０”
と“１”が逆転することになる。結果としてメモリセル
内のデータが破壊される。
【００７２】〔第８の実施例〕本発明の第８の実施例に
おける半導体メモリ装置について説明する。
おける半導体メモリ装置について説明する。
【００７３】本実施例の構成は図１０に示す第５の実施
例と同じであり、異なる点のみ図２１、図２２を参照し
ながら説明する。図２１は本実施例の半導体メモリ装置
の動作タイミングを示す図、図２２は同半導体メモリ装
置のメモリセルのデータの読み出しを説明するための図
である。なお本実施例の特徴は、図１０に示すビット線
容量調整用容量Ｃb00およびＣb00Bの容量値を比較的大
きくしておいて、図２２のＬＨ１，ＬＬ１の勾配を大き
くしている点にある。
例と同じであり、異なる点のみ図２１、図２２を参照し
ながら説明する。図２１は本実施例の半導体メモリ装置
の動作タイミングを示す図、図２２は同半導体メモリ装
置のメモリセルのデータの読み出しを説明するための図
である。なお本実施例の特徴は、図１０に示すビット線
容量調整用容量Ｃb00およびＣb00Bの容量値を比較的大
きくしておいて、図２２のＬＨ１，ＬＬ１の勾配を大き
くしている点にある。
【００７４】制限回数ｎでデータを読み出すまでは第５
の実施例と同じであり、読み出したデータを再書き込み
する際セルプレート電極ＣＰ0を論理電圧“Ｈ”から論
理電圧“Ｌ”にしてからワード線電圧を論理電圧“Ｈ”
から論理電圧“Ｌ”にしていたが、ｎ回目の読み出しを
行った後再書き込みする際、図２１に示すように、ワー
ド線の後にセルプレート電極ＣＰ0を下げている。
の実施例と同じであり、読み出したデータを再書き込み
する際セルプレート電極ＣＰ0を論理電圧“Ｈ”から論
理電圧“Ｌ”にしてからワード線電圧を論理電圧“Ｈ”
から論理電圧“Ｌ”にしていたが、ｎ回目の読み出しを
行った後再書き込みする際、図２１に示すように、ワー
ド線の後にセルプレート電極ＣＰ0を下げている。
【００７５】このようにすることによりメモリセルへの
再書き込みは行われず、図２２に示すように、“１”デ
ータはヒステリシス曲線上で１→２→３→４の経路で点
Ｂ’へ移動し、“０”データは１’→２’→３’→４’
の経路で点Ｅへ移動し、（ｎ＋１）回目の読み出しで
は、ビット線間に現れる電位差はＶｒ２となり、センス
動作が不可能となる。
再書き込みは行われず、図２２に示すように、“１”デ
ータはヒステリシス曲線上で１→２→３→４の経路で点
Ｂ’へ移動し、“０”データは１’→２’→３’→４’
の経路で点Ｅへ移動し、（ｎ＋１）回目の読み出しで
は、ビット線間に現れる電位差はＶｒ２となり、センス
動作が不可能となる。
【００７６】なお、本実施例においても、図１に示した
データ比較判定回路３、不揮発性メモリ装置４および減
算回路５からなる制御回路を用いて駆動信号のタイミン
グを変えてもよいし、データ比較判定回路３、不揮発性
メモリ装置４および読み出し回数をカウントする計数回
路とで制御回路を構成し、不揮発性メモリ装置４に設定
された制限回数と読み出し回数とをデータ比較判定回路
３で比較判定し、駆動信号のタイミングを変えてもよ
い。
データ比較判定回路３、不揮発性メモリ装置４および減
算回路５からなる制御回路を用いて駆動信号のタイミン
グを変えてもよいし、データ比較判定回路３、不揮発性
メモリ装置４および読み出し回数をカウントする計数回
路とで制御回路を構成し、不揮発性メモリ装置４に設定
された制限回数と読み出し回数とをデータ比較判定回路
３で比較判定し、駆動信号のタイミングを変えてもよ
い。
【００７７】〔第９の実施例〕本発明の第９の実施例に
おける半導体メモリ装置について説明する。
おける半導体メモリ装置について説明する。
【００７８】本実施例の構成は図１０に示す第５の実施
例と同じであり、異なる点のみ図２３、および図２４を
参照しながら説明する。図２３は本実施例の半導体メモ
リ装置の動作タイミングを示す図、図２４は同半導体メ
モリ装置のメモリセルのデータの読み出しを説明するた
めの図である。なお本実施例の特徴は、第８の実施例よ
りビット線容量調整用容量Ｃb00，Ｃb00Bの容量値を小
さくし、ＬＨ１の勾配を緩やかにしている点にある。
例と同じであり、異なる点のみ図２３、および図２４を
参照しながら説明する。図２３は本実施例の半導体メモ
リ装置の動作タイミングを示す図、図２４は同半導体メ
モリ装置のメモリセルのデータの読み出しを説明するた
めの図である。なお本実施例の特徴は、第８の実施例よ
りビット線容量調整用容量Ｃb00，Ｃb00Bの容量値を小
さくし、ＬＨ１の勾配を緩やかにしている点にある。
【００７９】制限回数ｎでデータを読み出すまでは第５
の実施例と同じであり、読み出したデータを再書き込み
する際セルプレート電極ＣＰ0を論理電圧“Ｈ”から論
理電圧“Ｌ”にしてからワード線電圧を論理電圧“Ｈ”
から論理電圧“Ｌ”にしていたが、ｎ回目の読み出しを
行った後再書き込みする際、図２３に示すように、ワー
ド線の後にセルプレート電極ＣＰ0を下げている。
の実施例と同じであり、読み出したデータを再書き込み
する際セルプレート電極ＣＰ0を論理電圧“Ｈ”から論
理電圧“Ｌ”にしてからワード線電圧を論理電圧“Ｈ”
から論理電圧“Ｌ”にしていたが、ｎ回目の読み出しを
行った後再書き込みする際、図２３に示すように、ワー
ド線の後にセルプレート電極ＣＰ0を下げている。
【００８０】このようにすることにより、図２４に示す
ように、“１”データはヒステリシス曲線上で１→２→
３→４の経路で点Ｂ1へ移動し、“０”データは１’→
２’→３’→４’の経路で点Ｅへ移動する。このような
再書き込みを繰り返すことにより、点Ｂ1は点Ｂ2、点Ｂ
3と縦軸上の位置が下がってきて、ｎ回目の再書き込み
後は点Ｂnまで下がってくる。このようになるとビット
線間に現れる電位差はＶｒｎとなり、センス動作が不可
能となる。すなわち、本実施例では、ビット線容量調整
用容量Ｃb00，Ｃb00Bの容量値を適切に設計し、ＬＨ１
の勾配を適切に設定することにより、制限回数ｎの後な
おｎ回の再書き込みを可能にしたものである。
ように、“１”データはヒステリシス曲線上で１→２→
３→４の経路で点Ｂ1へ移動し、“０”データは１’→
２’→３’→４’の経路で点Ｅへ移動する。このような
再書き込みを繰り返すことにより、点Ｂ1は点Ｂ2、点Ｂ
3と縦軸上の位置が下がってきて、ｎ回目の再書き込み
後は点Ｂnまで下がってくる。このようになるとビット
線間に現れる電位差はＶｒｎとなり、センス動作が不可
能となる。すなわち、本実施例では、ビット線容量調整
用容量Ｃb00，Ｃb00Bの容量値を適切に設計し、ＬＨ１
の勾配を適切に設定することにより、制限回数ｎの後な
おｎ回の再書き込みを可能にしたものである。
【００８１】〔第１０の実施例〕本発明の第１０の実施
例における半導体メモリ装置について説明する。
例における半導体メモリ装置について説明する。
【００８２】本実施例の構成は図１０に示す第５の実施
例と同じであり、異なる点のみ図２５、図２６および図
２７を参照しながら説明する。図２５は本発明における
第１０の実施例の回路構成図、図２６は同半導体メモリ
装置の動作タイミングを示す図、図２７は同半導体メモ
リ装置のメモリセルのデータの読み出しを説明するため
の図である。
例と同じであり、異なる点のみ図２５、図２６および図
２７を参照しながら説明する。図２５は本発明における
第１０の実施例の回路構成図、図２６は同半導体メモリ
装置の動作タイミングを示す図、図２７は同半導体メモ
リ装置のメモリセルのデータの読み出しを説明するため
の図である。
【００８３】図２５において、７はセルプレート電極お
よびセンスアンプを制御する信号をメモリセル領域に供
給するか、停止するかを制御するＭＯＳトランジスタ、
８はＭＯＳトランジスタ７のゲートに印加される制御信
号を反転する反転回路、９はセルプレート電極およびセ
ンスアンプ制御信号供給線を接地するＭＯＳトランジス
タである。
よびセンスアンプを制御する信号をメモリセル領域に供
給するか、停止するかを制御するＭＯＳトランジスタ、
８はＭＯＳトランジスタ７のゲートに印加される制御信
号を反転する反転回路、９はセルプレート電極およびセ
ンスアンプ制御信号供給線を接地するＭＯＳトランジス
タである。
【００８４】ＭＯＳトランジスタ９のゲートにはＭＯＳ
トランジスタ７のゲートに印加される信号が反転回路８
によって反転されて印加されるため、ＭＯＳトランジス
タ７がオンしているときはＭＯＳトランジスタ９はオフ
であり、セルプレート電極およびセンスアンプを制御す
る信号が正常に供給され、半導体メモリ装置は正常動作
を行う。一方、メモリセルの読み出し回数が不揮発性メ
モリ装置４に記憶されている制限回数ｎに達すると、デ
ータ比較回路３から制御信号が出され、ＭＯＳトランジ
スタ７がオフし、ＭＯＳトランジスタ９がオンするた
め、図２６に示すように、セルプレート電極およびセン
スアンプ制御信号の供給が停止され、かつセルプレート
電極およびセンスアンプ制御信号供給線が接地されるた
めメモリセルへの読み出しおよび書き込みが不可能とな
る。しかしながら、メモリセルキャパシタＣS00，ＣS00
Bなどの電荷の移動はなく、図２７で“１”データは点
Ｂに、“０”データは点Ｅに留まったままとなり、正し
いデータを記憶した状態で読み出しおよび書き込みのみ
が制限されることになる。
トランジスタ７のゲートに印加される信号が反転回路８
によって反転されて印加されるため、ＭＯＳトランジス
タ７がオンしているときはＭＯＳトランジスタ９はオフ
であり、セルプレート電極およびセンスアンプを制御す
る信号が正常に供給され、半導体メモリ装置は正常動作
を行う。一方、メモリセルの読み出し回数が不揮発性メ
モリ装置４に記憶されている制限回数ｎに達すると、デ
ータ比較回路３から制御信号が出され、ＭＯＳトランジ
スタ７がオフし、ＭＯＳトランジスタ９がオンするた
め、図２６に示すように、セルプレート電極およびセン
スアンプ制御信号の供給が停止され、かつセルプレート
電極およびセンスアンプ制御信号供給線が接地されるた
めメモリセルへの読み出しおよび書き込みが不可能とな
る。しかしながら、メモリセルキャパシタＣS00，ＣS00
Bなどの電荷の移動はなく、図２７で“１”データは点
Ｂに、“０”データは点Ｅに留まったままとなり、正し
いデータを記憶した状態で読み出しおよび書き込みのみ
が制限されることになる。
【００８５】〔第１１の実施例〕本発明の第１１の実施
例における半導体メモリ装置について説明する。
例における半導体メモリ装置について説明する。
【００８６】本実施例の構成は図２５に示す第１０の実
施例と同じであり、異なる点のみ図２８、および図２９
を参照しながら説明する。図２８は本発明における第１
１の実施例の回路構成図、図２９は同半導体メモリ装置
の動作タイミングを示す図である。
施例と同じであり、異なる点のみ図２８、および図２９
を参照しながら説明する。図２８は本発明における第１
１の実施例の回路構成図、図２９は同半導体メモリ装置
の動作タイミングを示す図である。
【００８７】本実施例が第１０の実施例と異なる点は、
図２８に示すように、ワード線信号およびセルプレート
電極信号をメモリセル領域に供給するか、停止するかを
制御している点にある。すなわち、ＭＯＳトランジスタ
９のゲートにはＭＯＳトランジスタ７のゲートに印加さ
れる信号が反転回路８によって反転されて印加されるた
め、ＭＯＳトランジスタ７がオンしているときはＭＯＳ
トランジスタ９はオフであり、セルプレート電極および
ワード線を制御する信号が正常に供給され、半導体メモ
リ装置は正常動作を行う。一方、メモリセルの読み出し
回数が不揮発性メモリ装置４に記憶されている制限回数
ｎに達すると、データ比較回路３から制御信号が出さ
れ、ＭＯＳトランジスタ７がオフし、ＭＯＳトランジス
タ９がオンするため、図２９に示すように、ワード線信
号ＷＬ0およびセルプレート電極ＣＰ0の供給が停止さ
れ、かつワード線信号供給線およびセルプレート電極が
接地されるためメモリセルへの読み出しおよび書き込み
が不可能となる。しかしながら、メモリセルキャパシタ
ＣS00，ＣS00Bなどの電荷の移動はなく、図２７と同様
“１”データは点Ｂに、“０”データは点Ｅに留まった
ままとなり、正しいデータを記憶した状態で読み出しお
よび書き込みのみが制限されることになる。
図２８に示すように、ワード線信号およびセルプレート
電極信号をメモリセル領域に供給するか、停止するかを
制御している点にある。すなわち、ＭＯＳトランジスタ
９のゲートにはＭＯＳトランジスタ７のゲートに印加さ
れる信号が反転回路８によって反転されて印加されるた
め、ＭＯＳトランジスタ７がオンしているときはＭＯＳ
トランジスタ９はオフであり、セルプレート電極および
ワード線を制御する信号が正常に供給され、半導体メモ
リ装置は正常動作を行う。一方、メモリセルの読み出し
回数が不揮発性メモリ装置４に記憶されている制限回数
ｎに達すると、データ比較回路３から制御信号が出さ
れ、ＭＯＳトランジスタ７がオフし、ＭＯＳトランジス
タ９がオンするため、図２９に示すように、ワード線信
号ＷＬ0およびセルプレート電極ＣＰ0の供給が停止さ
れ、かつワード線信号供給線およびセルプレート電極が
接地されるためメモリセルへの読み出しおよび書き込み
が不可能となる。しかしながら、メモリセルキャパシタ
ＣS00，ＣS00Bなどの電荷の移動はなく、図２７と同様
“１”データは点Ｂに、“０”データは点Ｅに留まった
ままとなり、正しいデータを記憶した状態で読み出しお
よび書き込みのみが制限されることになる。
【００８８】以上説明した第１の実施例〜第１１の実施
例では、一つのメモリセルが２個のＭＯＳトランジスタ
と２個の強誘電体キャパシタとで構成された場合につい
て説明したが、本発明は一つのメモリセルが１個のＭＯ
Ｓトランジスタと１個の強誘電体キャパシタで構成され
る場合は勿論、それ以外の構成からなるメモリセルを有
する半導体メモリ装置においても同様に実現できるもの
である。
例では、一つのメモリセルが２個のＭＯＳトランジスタ
と２個の強誘電体キャパシタとで構成された場合につい
て説明したが、本発明は一つのメモリセルが１個のＭＯ
Ｓトランジスタと１個の強誘電体キャパシタで構成され
る場合は勿論、それ以外の構成からなるメモリセルを有
する半導体メモリ装置においても同様に実現できるもの
である。
【００８９】
【発明の効果】本発明は、読み出し回数があらかじめ設
定した読み出し可能回数に達すると、ビット線容量値を
変更する手段または動作タイミングを変更する手段をが
動作して誤ったデータを書き込むことによりメモリセル
キャパシタのデータが破壊されるか、またはワード線信
号、セルプレート電極、センスアンプ制御信号などの供
給、停止を制御することにより正しいデータが記憶され
ていながら読み出せない状態を実現できるものである。
このように読み出し可能回数を制限することによりデー
タ提供者とデータ使用者との間で取り決めた読み出し回
数制限を自動的に実行することができる。なお、データ
が破壊されても、読み出し不可能の状態になっても、本
発明の半導体記憶装置は物理的に破壊されたものではな
いので、データ提供者のところで容易に初期状態に戻す
ことができ再生可能である。
定した読み出し可能回数に達すると、ビット線容量値を
変更する手段または動作タイミングを変更する手段をが
動作して誤ったデータを書き込むことによりメモリセル
キャパシタのデータが破壊されるか、またはワード線信
号、セルプレート電極、センスアンプ制御信号などの供
給、停止を制御することにより正しいデータが記憶され
ていながら読み出せない状態を実現できるものである。
このように読み出し可能回数を制限することによりデー
タ提供者とデータ使用者との間で取り決めた読み出し回
数制限を自動的に実行することができる。なお、データ
が破壊されても、読み出し不可能の状態になっても、本
発明の半導体記憶装置は物理的に破壊されたものではな
いので、データ提供者のところで容易に初期状態に戻す
ことができ再生可能である。
【図１】本発明の第１の実施例における半導体メモリ装
置の回路構成図
置の回路構成図
【図２】同半導体メモリ装置の動作タイミングを示す図
【図３】同半導体メモリ装置のメモリセルのデータの読
み出しを説明するための図
み出しを説明するための図
【図４】本発明の第２の実施例における半導体メモリ装
置の回路構成図
置の回路構成図
【図５】同半導体メモリ装置の動作タイミングを示す図
【図６】同半導体メモリ装置のメモリセルのデータの読
み出しを説明するための図
み出しを説明するための図
【図７】本発明の第３の実施例における半導体メモリ装
置の回路構成図
置の回路構成図
【図８】同半導体メモリ装置のメモリセルのデータの読
み出しを説明するための図
み出しを説明するための図
【図９】本発明の第４の実施例における半導体メモリ装
置のメモリセルのデータの読み出しを説明するための図
置のメモリセルのデータの読み出しを説明するための図
【図１０】本発明の第５の実施例における半導体メモリ
装置の回路構成図
装置の回路構成図
【図１１】同半導体メモリ装置の動作タイミングを示す
図
図
【図１２】同半導体メモリ装置のメモリセルのデータの
読み出しを説明するための図
読み出しを説明するための図
【図１３】本発明の第６の実施例における半導体メモリ
装置の回路構成図
装置の回路構成図
【図１４】同半導体メモリ装置の動作タイミングを示す
図
図
【図１５】同半導体メモリ装置のメモリセルのデータの
読み出しを説明するための図
読み出しを説明するための図
【図１６】同半導体装置の他の動作タイミングを示す図
【図１７】同半導体装置のメモリセルの他のデータの読
み出しを説明するための図
み出しを説明するための図
【図１８】本発明の第７の実施例における半導体メモリ
装置の回路構成図
装置の回路構成図
【図１９】同半導体装置の動作タイミングを示す図
【図２０】同半導体装置のメモリセルのデータの読み出
しを説明するための図
しを説明するための図
【図２１】本発明の第８の実施例における半導体メモリ
装置の動作タイミングを示す図
装置の動作タイミングを示す図
【図２２】同半導体メモリ装置のメモリセルのデータの
読み出しを説明するための図
読み出しを説明するための図
【図２３】本発明の第９の実施例における半導体メモリ
装置の動作タイミングを示す図
装置の動作タイミングを示す図
【図２４】同半導体メモリ装置のメモリセルのデータの
読み出しを説明するための図
読み出しを説明するための図
【図２５】本発明の第１０の実施例における半導体メモ
リ装置の回路構成図
リ装置の回路構成図
【図２６】同半導体メモリ装置の動作タイミングを示す
図
図
【図２７】同半導体メモリ装置のメモリセルのデータの
読み出しを説明するための図
読み出しを説明するための図
【図２８】本発明の第１１の実施例における半導体メモ
リ装置の回路構成図
リ装置の回路構成図
【図２９】同半導体メモリ装置の動作タイミングを示す
図
図
【図３０】従来の半導体メモリ装置の回路構成図
【図３１】従来の半導体メモリ装置におけるメモリセル
のデータの読み出しを説明するための図
のデータの読み出しを説明するための図
【図３２】従来の半導体メモリ装置の動作タイミングを
示す図
示す図
１ 容量値を変更する手段（回数制限用容量） ２ 容量値を変更する手段（ＭＯＳトランジスタ） ＳＡ0，ＳＡ1 増幅器（センスアンプ） ＢＬ0，ＢＬ1 第１のビット線 ／ＢＬ0，／ＢＬ1 第２のビット線 Ｑn Ｎチャネル型ＭＯＳトランジスタ ＷＬ1 第１のワード線 ＣS00 第１の強誘電体キャパシタ（メモリセルキャパ
シタ） ＣS00B 第２の強誘電体キャパシタ（メモリセルキャパ
シタ） ＣＰ0 セルプレート電極 Ｃb00 第１のビット線容量調整用容量 Ｃb00B 第２のビット線容量調整用容量
シタ） ＣS00B 第２の強誘電体キャパシタ（メモリセルキャパ
シタ） ＣＰ0 セルプレート電極 Ｃb00 第１のビット線容量調整用容量 Ｃb00B 第２のビット線容量調整用容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中根 譲治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森脇 信行 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 椋木 敏夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (23)
- 【請求項１】 増幅器に第１のビット線および前記第１
のビット線と対になった第２のビット線が接続され、前
記第１のビット線に第１のＭＯＳトランジスタのドレイ
ンが前記第２のビット線に第２のＭＯＳトランジスタの
ドレインがそれぞれ接続され、前記第１および第２のＭ
ＯＳトランジスタのゲートが共通して第１のワード線に
接続され、前記第１および第２のＭＯＳトランジスタの
ソースに第１および第２の強誘電体キャパシタの第１の
電極がそれぞれ接続され、前記第１および第２の強誘電
体キャパシタの第２の電極が共通して第１のセルプレー
ト電極に接続されたメモリセルを有し、前記第１のビッ
ト線および第２のビット線の少なくともいずれか一方の
ビット線容量値を変更する手段を有する半導体メモリ装
置。 - 【請求項２】 ビット線容量値を変更する手段が、最大
読み出し可能回数をあらかじめ記憶させておく記憶手段
と、実際の読み出し回数によって前記最大読み出し可能
回数を減算する減算回路と、前記記憶手段から読み出し
た読み出し可能回数を判定するデータ比較判定用回路と
からなる制御手段からの制御信号によって制御されるも
のである請求項１記載の半導体メモリ装置。 - 【請求項３】 ビット線容量値を変更する手段が、ビッ
ト線容量調整用容量とトランジスタとからなり、前記ト
ランジスタはゲートに印加される制御信号によって前記
ビット線容量調整用容量を第１または第２のビット線に
接続するか、切り離すかを制御するものである請求項１
記載の半導体メモリ装置。 - 【請求項４】 第１および第２のビット線の一方にビッ
ト線容量調整用容量を接続したときのビット線容量値が
他方のビット線のビット線容量値と等しい請求項３記載
の半導体メモリ装置。 - 【請求項５】 第１および第２のビット線の一方にビッ
ト線容量調整用容量を接続したときのビット線容量値が
他方のビット線のビット線容量値より大きい請求項３記
載の半導体メモリ装置。 - 【請求項６】 第１および第２のビット線に対してそれ
ぞれビット線容量調整用容量を接続するかまたは切り離
す請求項３記載の半導体メモリ装置。 - 【請求項７】 増幅器に第１のビット線および前記第１
のビット線と対になった第２のビット線が接続され、前
記第１のビット線に第１のＭＯＳトランジスタのドレイ
ンが前記第２のビット線に第２のＭＯＳトランジスタの
ドレインがそれぞれ接続され、前記第１および第２のＭ
ＯＳトランジスタのゲートが共通して第１のワード線に
接続され、前記第１および第２のＭＯＳトランジスタの
ソースに第１および第２の強誘電体キャパシタの第１の
電極がそれぞれ接続され、前記第１および第２の強誘電
体キャパシタの第２の電極が共通して第１のセルプレー
ト電極に接続されたメモリセルを有し、かつあらかじめ
設定された読み出し可能回数ｎだけデータを読み出した
後の前記データのメモリセルへの再書き込み時に駆動信
号の少なくとも一つの論理電圧の反転のタイミングを正
常のタイミングとは異ならせる手段を有する半導体メモ
リ装置。 - 【請求項８】 駆動信号の論理電圧反転のタイミングを
正常のタイミングとは異ならせる手段が、最大読み出し
可能回数をあらかじめ記憶させておく記憶手段と、実際
の読み出し回数によって前記最大読み出し可能回数を減
算する減算回路と、前記記憶手段から読み出した読み出
し可能回数を判定するデータ比較判定用回路とからなる
制御手段からの制御信号によって制御されるものである
請求項７記載の半導体メモリ装置。 - 【請求項９】 駆動信号の論理電圧反転のタイミングを
正常のタイミングとは異ならせる手段が、記憶されたデ
ータを正常に読み出した後、前記データをメモリセルに
再書き込みする前に第１および第２のビット線の対の一
方だけ論理電圧を反転させ、前記第１および第２のビッ
ト線の論理電圧を同じにし、これに続いてセルプレート
電極の論理電圧を反転させるものである請求項７記載の
半導体メモリ装置。 - 【請求項１０】 第１および第２のビット線の論理電圧
を同じにする手段として、ビット線のプリチャージを行
なう請求項９記載の半導体メモリ装置。 - 【請求項１１】 駆動信号の論理電圧反転のタイミング
を正常のタイミングとは異ならせる手段が、記憶された
データを正常に読み出した後、前記データをメモリセル
に再書き込みする前に第１および第２のビット線の対の
論理電圧をそれぞれ反転させ、これに続いてセルプレー
ト電極の論理電圧を反転させるものである請求項７記載
の半導体メモリ装置。 - 【請求項１２】 第１のビット線に第１のデータ線が、
第２のビット線に第２のデータ線がトランジスタを介し
て接続、切り離し可能に接続されており、前記第１およ
び第２のビット線の論理電圧を同じにする手段として、
前記第１および第２のビット線がそれぞれ前記第１およ
び第２のデータ線と接続された状態でデータ線のプリチ
ャージを行なう請求項９記載の半導体メモリ装置。 - 【請求項１３】 増幅器に第１のビット線および前記第
１のビット線と対になった第２のビット線が接続され、
前記第１のビット線に第１のＭＯＳトランジスタのドレ
インが前記第２のビット線に第２のＭＯＳトランジスタ
のドレインがそれぞれ接続され、前記第１および第２の
ＭＯＳトランジスタのゲートが共通して第１のワード線
に接続され、前記第１および第２のＭＯＳトランジスタ
のソースに第１および第２の強誘電体キャパシタの第１
の電極がそれぞれ接続され、前記第１および第２の強誘
電体キャパシタの第２の電極が共通して第１のセルプレ
ート電極に接続されたメモリセルを有し、かつあらかじ
め設定された読み出し可能回数ｎだけデータを読み出し
た後の前記データのメモリセルへの再書き込みを防止す
る手段を有する半導体メモリ装置。 - 【請求項１４】 再書き込みを防止する手段が、最大読
み出し可能回数をあらかじめ記憶させておく記憶手段
と、実際の読み出し回数によって前記最大読み出し可能
回数を減算する減算回路と、前記記憶手段から読み出し
た読み出し可能回数を判定するデータ比較判定用回路と
からなる制御手段からの制御信号によって制御されるも
のである請求項１３記載の半導体メモリ装置。 - 【請求項１５】 再書き込みを防止する手段が、記憶さ
れたデータを正常に読み出した後、前記データをメモリ
セルに再書き込みする前にワード線の論理電圧を反転さ
せて再書き込みすべきメモリセルをビット線から切り離
すものである請求項１３記載の半導体メモリ装置。 - 【請求項１６】 増幅器に第１のビット線および前記第
１のビット線と対になった第２のビット線が接続され、
前記第１のビット線に第１のＭＯＳトランジスタのドレ
インが前記第２のビット線に第２のＭＯＳトランジスタ
のドレインがそれぞれ接続され、前記第１および第２の
ＭＯＳトランジスタのゲートが共通して第１のワード線
に接続され、前記第１および第２のＭＯＳトランジスタ
のソースに第１および第２の強誘電体キャパシタの第１
の電極がそれぞれ接続され、前記第１および第２の強誘
電体キャパシタの第２の電極が共通して第１のセルプレ
ート電極に接続されたメモリセルを有し、かつあらかじ
め設定された読み出し可能回数ｎだけデータを読み出し
た後、（ｎ＋１）回以降のデータの読み出しを防止する
手段を有する半導体メモリ装置。 - 【請求項１７】 （ｎ＋１）回以降のデータの読み出し
を防止する手段が、最大読み出し可能回数をあらかじめ
記憶させておく記憶手段と、実際の読み出し回数によっ
て前記最大読み出し可能回数を減算する減算回路と、前
記記憶手段から読み出した読み出し可能回数を判定する
データ比較判定用回路とからなる制御手段からの制御信
号によって制御されるものである請求項１６記載の半導
体メモリ装置。 - 【請求項１８】 （ｎ＋１）回以降のデータの読み出し
を防止する手段が、前記データの読み出し時にセルプレ
ート電極およびセンスアンプ制御信号の論理電圧を反転
しないものである請求項１６記載の半導体メモリ装置。 - 【請求項１９】 （ｎ＋１）回以降のデータの読み出し
を防止する手段が、前記データの読み出し時にセルプレ
ート電極およびワード線の論理電圧を反転しないもので
ある請求項１６記載の半導体メモリ装置。 - 【請求項２０】 増幅器に第１のビット線および前記第
１のビット線と対になった第２のビット線が接続され、
前記第１のビット線に第１のＭＯＳトランジスタのドレ
インが前記第２のビット線に第２のＭＯＳトランジスタ
のドレインがそれぞれ接続され、前記第１および第２の
ＭＯＳトランジスタのゲートが共通して第１のワード線
に接続され、前記第１および第２のＭＯＳトランジスタ
のソースに第１および第２の強誘電体キャパシタの第１
の電極がそれぞれ接続され、前記第１および第２の強誘
電体キャパシタの第２の電極が共通して第１のセルプレ
ート電極に接続されたメモリセルを有し、かつ必要に応
じてセルプレート電極およびセンスアンプ制御信号の供
給を停止する手段と、セルプレート電極およびセンスア
ンプ制御信号供給線を接地する手段とを有する半導体メ
モリ装置。 - 【請求項２１】 セルプレート電極信号およびセンスア
ンプ制御信号の供給を停止する手段と、セルプレート電
極およびセンスアンプ制御信号供給線を接地する手段と
が、最大読み出し可能回数をあらかじめ記憶させておく
記憶手段と、実際の読み出し回数によって前記最大読み
出し可能回数を減算する減算回路と、前記記憶手段から
読み出した読み出し可能回数を判定するデータ比較判定
用回路とからなる制御手段からの制御信号によって制御
されるものである請求項２０記載の半導体メモリ装置。 - 【請求項２２】 増幅器に第１のビット線および前記第
１のビット線と対になった第２のビット線が接続され、
前記第１のビット線に第１のＭＯＳトランジスタのドレ
インが前記第２のビット線に第２のＭＯＳトランジスタ
のドレインがそれぞれ接続され、前記第１および第２の
ＭＯＳトランジスタのゲートが共通して第１のワード線
に接続され、前記第１および第２のＭＯＳトランジスタ
のソースに第１および第２の強誘電体キャパシタの第１
の電極がそれぞれ接続され、前記第１および第２の強誘
電体キャパシタの第２の電極が共通して第１のセルプレ
ート電極に接続されたメモリセルを有し、かつ必要に応
じてワード線信号およびセルプレート電極信号の供給を
停止する手段と、前記ワード線およびセルプレート電極
を接地する手段とを有する半導体メモリ装置。 - 【請求項２３】 ワード線信号およびセルプレート電極
信号の供給を停止する手段と、ワード線およびセルプレ
ート電極を接地する手段とが、最大読み出し可能回数を
あらかじめ記憶させておく記憶手段と、実際の読み出し
回数によって前記最大読み出し可能回数を減算する減算
回路と、前記記憶手段から読み出した読み出し可能回数
を判定するデータ比較判定用回路とからなる制御手段か
らの制御信号によって制御されるものである請求項２２
記載の半導体メモリ装置。
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