KR100199786B1

KR100199786B1 - 반도체메모리장치

Info

Publication number: KR100199786B1
Application number: KR1019950002637A
Authority: KR
Inventors: 테츠지 나카쿠마; 타츠미 스미; 히로시게 히라노; 죠지 나카네; 노부유키 모리와키; 토시오 무크노키
Original assignee: 모리시타 요이찌; 마쯔시다덴기산교 가부시끼가이샤
Priority date: 1994-02-15
Filing date: 1995-02-14
Publication date: 1999-06-15
Also published as: CN1115099A; EP0667620A2; TW248603B; EP0667620A3; DE69422901T2; DE69422901D1; KR950025778A; JPH07226087A; JP3191549B2; US5515312A; EP0667620B1; CN1096680C

Abstract

본 발명은, 메모리셀커패시터로서 강유전체커패시터를 사용한 반도체메모리장치에 있어서, 미리 설정된 최대판독회수를 초과한 후는, 정상적인 데이터의 판독을 할 수 없게 하는 기능을 가지게한 반도체메모리장치를 제공하는 것을 목적으로 한것이며, 그 구성에 있어서, 비트선(BL)와, 워드선(WL)과, 셀플레이트전극(CP)와, MOS트랜지스터(Qn) 및 강유전체커패시터(CS)로 이루어진 메모리셀과, 비트선(BL)용량치를 변경하는 변경수다으로 이루어진 반도체메모리장치(4)이다. 이 변경수단은, 비트선(BL)에 접속된 스위치소자와, 이 스위치소자에 접속된 커패시터(Ct)로 구성된다. 데이터제공자와 데이터사용자간에 미리 설정한 최대판독회수의 판독동작이 종료한 후는, 스위치소자를 스위치온의 상태로 하므로서, 비트선(BL)에 커패시터(Ct)가 접속된다. 이 때문에 비트선용량치가 부적절한 값으로 되어, 올바른 데이터의 판독을 할 수없게 하는 것을 특징으로한 것이다.

Description

반도체메모리장치

제1도는 본 발명의 제1실시예의 회로구성도.

제2도는 그 동작타이밍을 표시한 도면.

제3도는 그 동작을 설명하기 위하여 필요한 강유전체히스테리시스곡선을 표시한 도면.

제4도는 본 발명의 제2실시예의 회로구성도.

제5도는 그 동작타이밍을 표시한 도면.

제6도는 그동작을 설명하기 위하여 필요한 강유전체히스테리시스곡선을 표시한 도면.

제7도는 본 발명의 제3실시예의 회로구성도.

제8도는 그 동작을 설명하기 위하여 필요한 강유전체히스테리시스곡선을 표시한 도면.

제9도는 본 발명의 제4실시예의 동작을 설명하기 위하여 필요한 강유전체히스테리시스곡선을 표시한 도면.

제10도는 본 발명의 제5실시예의 회로구성도.

제11도는 그 동작타이밍을 표시한 도면.

제12도는 그 동작을 설명하기 위하여 필요한 강유전체히스테리시스곡선을 표시한 도면.

제13도는 본 발명의 제6실시예의 회로구성도.

제14도는 그 동작타이밍을 표시한 도면.

제15도는 그 동작을 설명하기 위하여 필요한 강유전체히스테리시스곡선을 표시한 도면.

제16도는 다른 동작타이밍을 표시한 도면.

제17도는 다른 동작을 설명하기 위하여 필요한 강유전체히스테리시스곡선을 표시한 도면.

제18도는 본 발명의 제7실시예의 회로구성도.

제19도는 그 동작타이밍을 표시한 도면.

제20도는 그 동작을 설명하기 위하여 필요한 강유전체히스테리시스곡선을 표시한 도면.

제21도는 본 발명의 제8실시예의 동작타이밍을 표시한 도면.

제22도는 그 동작을 설명하기 위하여 필요한 강유전체히스테리시스곡선을 표시한 도면.

제23도는 본 발명의 제9실시예의 동작타이밍을 표시한 도면.

제24도는 그 동작을 설명하기 위하여 필요한 강유전체히스테리시스곡선을 표시한 도면.

제25도는 본 발명의 제10실시예의 회로구성도.

제26도는 본 발명의 제11실시예의 회로구성도.

제27도는 종래의 반도체메모리장치의 회로구성도.

제28도는 그 동작을 설명하기 위하여 필요한 강유전체히스테리시스곡선을 표시한 도면.

제29도는 그 동작타이밍을 표시한 도면.

* 도면의 주요부분에 대한 부호의 설명

3 : 데이터비교판정회로 5 : 감산회로

4 : 불휘발성메모리장치 6 : 데이터반전용회로

7 : 반전회로 BL0 , /BL0 , BL1 , /BL1 : 비트선

Cb00 , Cb00B , Cb10 , Cb11B : 조정용커패시터

CP0 , CP1 : 셀플레이트전극

Cs00 , Cs00B , Cs01 , Cs01B , Cs10 , Cs10B , Cs11 , Cs11B : 강유전체커패시터

Ct0 , Ct1 : 회수제한용커패시터 DL , /DL : 데이터선

LBS0 , LBS1 : 신호선

LCBC , LVCC , LEQ , LVSS , LSAE : 신호선

LSAC : 신호선 LSRC , L/SRC : 신호선

Qn00 , Qn00B , Qn01 , Qn01B , Qn10 , Qn10B , Qn11 , Qn11B : N채널형MOS트랜지스터

Qnd0 , Qnd0B , Qnd1 , Qnd1B : MOS트랜지스터

Qne0 , Qne1 , Qne2 , Qne2B , Qne3 , Qne3B : N채널형MOS트랜지스터

Qnf0 , Qnf1 , Qnf2 : MOS트랜지스터

Qng0 , Qng1 , Qng2 : MOS트랜지스터

Qnh0 , Qnh1 : MOS트랜지스터

Qni0 , Qni1 : MOS트랜지스터

Qng0 , Qng1 : MOS트랜지스터

Qnt0 , Qnt1 : 회수제한용N채널형MOS트랜지스터

SA0 , SA1 : 센스앰프 WL0, WL1 : 워드선

본 발명은, 메모리셀커패시터로서 강유전체커패시터를 사용한 반도체메모리장치에 관한 것이다.

반도체메모리장치에서는, 메모리셀커패시터에 축적된 전하의 유무에 따라 데이터를 기억하는 방식의 다이나믹랜덤액세스메모리(DRAM)가 주로 사용되고 있다. 이 메모리셀커패시터의 유전체막에는, 종래는, 실리콘산화막이 사용되어 있었다. 그러나 최근, 기억데이터의 불휘발성을 실현하기 위하여, 실리콘산화막 대신에 강유전체막을 사용한 반도체메모리장치가 고안되고 있다.

이와 같은 강유전체막을 사용한 대표적인 반도체메모리장치의 회로구성을 제27도에 표시한다. 이 반도체메모리장치는 메모리셀용의 MOS트랜지스터(31a),(31b),(31c),(31d)와, 메모리셀용의 강유전체커패시터 (33a), (33b), (33c), (33d)와, 워드선(32), (34)와, 비트선(35), (36),(37),(38)과, 셀플레이트전극(39), (40)과, 센스앰프(41), (42)와, 비트선프리차지용의 MOS트랜지스터 (43), (44), (45), (46)과, 비트선을 프리차지하기 위한 제어신호P를 공급하는 신호선(47), (48), 센스앰프제어신호S를 공급하는 신호선(49)로 구성되어 있다. 그리고, 1쌍의 MOS트랜지스터 (31a(31b,31c,31d))와 1쌍의 강유전체커패시터(33a(33b,33c,33d))가, 1개의 메모리셀(30a(30b,30c,30d))를 구성하고 있다.

이 메모리셀(30a)의 1쌍의 MOS트랜지스터(31a)의 한쪽은 비트선(35)에, 다른쪽은 비트선(36)에 각각 접속되어 있다. 1쌍의 강유전체커패시터(33a)의 한쪽은 MOS트랜지스터(31a)의 한쪽을 개재해서 비트선(35)에, 다른쪽은 MOS트랜지스터(31a)의 다른쪽율 개재해서 비트선(36)에 각각 접속되어 있다. 그리고, 이들 강유전체커패시터(33a)는 셀플레이트전극(39)에 접속되어 있다. 또, MOS트랜지스터(31a)의 각각의 게이트는 워드선(32)에 접속되어 있다.

이 메모리셀(30a)와 마찬가지의 구성의 메모리셀(30b)가 메모리셀(30a)의 한쪽에 배치되어 있다. 단, MOS트랜지스터(31b)와 각각의 게이트는 워드선(34)에 접속되어 있다.

비트선(35),(36)은 각각 MOS트랜지스터(43),(44)를 개재해서 접지되고, 또 센스앰프(41)에 접속되어 있다. MOS트랜지스터(43),(44)의 게이트는, 제어신호ØP를 공급하는 신호선(47)에 접속되어 있다.

이와 같은 열과 마찬가지 구성의 다른열, 즉 메모리셀(30c),(30d)와 비트선(37),(38)과 워드선(32),(34)와 센스앰프(42)로 구성된 열이, 상기 열의 우측에 배치되어 있다. 그리고, 센스앰프(41),(42)이 센스앰프제어신호S를 공급하는 신호선(49)에 접속되어 있다.

1개의 메모리셀이 2개의 강유전체커패시터와 2개의 MOS트랜지스터로 구성된 상기 반도체메모리장치에 있어서는, 다음에 표시한 조작에 의해, 데이터의 기록 및 판독이 행하여 진다.

기록은, 2개의 메모리셀커패시터에 서로 반대의 논리전압을 인가하므로서 데이터를 기록하고, 판독은, 2개의 메모리셀커패시터의 각각으로부터 비트선에 판독한 전위차를 센스앰프에서 증폭하므로서 데이터를 판독한다. 이때의 반도체메모리장치의 동작을, 제28도 및 제29도를 사용해서 설명한다. 제28도는 메모리셀의 데이터의 판독동작을 설명하기 위한 도면이고 강유전체의 히스테리시스곡선을 표시한 도면이다. 제29도는 동작타이밍을 표시한 도면이다.

강유전체커패시터에서는, 제28도에 표시한 바와 같이, 전계가 0일때에도 점B및 점E에서 표시한 잔류분극이 잔류한다. 전원을 OFF한 후에도 강유전체커패시터에 잔류한 이 잔류분극이 불휘발성데이터로서 이용된다. 메모리셀의 데이터가 1의 경우, 2개있는 강유전체커패시터중, 한쪽의 강유전체커패시터는 점B의 상태로 있고, 다른쪽의 강유전체커패시터는 점E의 상태로 있다. 메모리셀의 데이터가 0인 경우는, 상기와는 반대의 상태, 즉 상기 점B의 커패시터는 점E의 상태로, 점E의 커패시터는 점B의 상태로 된다.

제29에 표시한 바와 같이, 초기상태에 있어서는, 비트선(35),(36), 워드선(32),(34), 셀플레이트전극(39), 및 센스앰프제어신호ØS를 공급하는 신호선(49)가 논리전압L(low voltage), 비트선을 프리차지하는 제어신호ØP를 공급하는 신호선(47)이 논리전압H(high voltage)에 있다. 이 상태로부터, 먼저 신호선(47)을 L에, 비트선(35),(36)을 플로팅상태로 바꾼다. 다음에 워드선(32), 셀플레이트전류(39)를 H로 한다. 이때 MOS트랜지스터(31a)가 스위치ON되고, 강유전체커패시터(33a)에 전계가 인가된다. 그리고, 메모리셀(30a)로부터 비트선(35), (36)에 데이터가 판독된다.

이 비트선(35),(36)에 판독되는 전위차에 대해서, 제28도를 참조하면서 설명하다. 제28도에 표시한, 점M21과 점021을 지나는 직선L1및 점N21과 점P21을 지나는 직선L2는, 비트선(35),(36)의 기생용량치에 의해서 결정되는 경사진 직선이다. 이 용량치가 작아지면 경사의 절대치는 작아진다.

판독되는 데이터가 1일때, 비트선(35)에는 제1의 메모리셀커패시터(1쌍의 강유전체커패시터(33a)중의 좌측커패시터)로부터 데이터가 판독되고, 제1의 메모리셀커패시터의 상태는 점B에서부터 점021로 이동한다. 단, 점021은, 제1의 메모리셀커패시터에 전계를 인가했을때에 점B에서부터 점D로 향하는 히스테리시스곡선과, 직선L1과의 교차점이다. 점M21은, 워드선(32)과 셀플레이트전극(39)의 논리전압을H로 했을때에 발생하는 전계의 분만큼 점B에서부터 횡축방향으로 이동한 점이다.

또, 비트선(36)에는 제2의 메모리셀커패시터(1쌍의 강유전체커패시터(33a)중의 우측커패시터)로부터 데이터가 판독되고, 제2의 메모리셀커패시터의 상태는 점E에서부터 점P21로 이동한다. 단, 점P21은, 제2의 메모리셀커패시터에 전계를 인가했을때에 점E에서부터 점D로 향하는 히스테리시스곡선과, 직선12의 교차점이다. 점N21은, 워드선(32)와 셀플레이트전극(39)의 논리전압을H로 했을때에 발생하는 전계의 분만큼 점E에서부터 횡축방향으로 이동한 점이다.

이때, 비트선(35)에 판독되는 전위와 비트선(36)에 판독되는 전압의 전위차는, 점021과 점P21의 전위차Vr21이 된다. 판독되는 데이터가 0의 경우는, 비트선(35)와 비트선(36)의 상태가 반대로 되나, 판독되는 전위차는 상기와 동일전위차Vr2이다.

다음에, 센스앰프제어신호ØS를 H로하고, 비트선(35)와 비트선(36)의 전위차Vr21을 센스앰프(41)에서 증폭하므로서, 데이터가 판독된다. 이 센스앰프(41)에서 전위차Vr21을 증폭하면, 비트선(35)의 상태는 점021에서부터 점021로 이동하고, 비트선(36)의 상태는 점P21에서부터 점D로 이동한다.

다음에, 데이터의 재차기록상태로 하기 위하여, 셀플레이트전극(39)를 L로한다. 이때, 비트선(35)의 상태로 점21에서부터 점A로 이동하고, 비트선(36)의 상태는 점D에서부터 점E로 이동한다. 다음에 워드선(32)와 센스앰프제어신호S를 L로한 후, 비트선을 프리차지하는 제어신호P를 H로 한다. 그리고 비트선(35) 및 비트선(36)을 L로 하므로서, 반도체메모리장치는 초기상태로 복귀한다.

이와 같이 해서, 데이터의 기록 및 판독동작이 행하여진다. 그러나, 이 반도체메모리장치에서는, 일정한 판독회수이후의 데이터판독을 제한하는 수단 또는 데이터의 재차기록을 제한하는 수단을 가지고 있지않다. 이때문에, 데이터제공자와 데이터사용자의 사이에서 결정한 데이터의 판독회수를 자동적으로 제한할 수 없다. 따라서, 기밀유지를 충분히 할 수 없다.

본 발명은, 미리 설정된 최대판독회수를 초과한 후는, 정상적인 데이터의 판독을 할 수 없게하는 기능을 가지게한 반도체메모리장치를 제공하는 일을 목적으로 한다.

본 발명의 반도체메모리장치는, 1쌍의 비트선과, 워드선과, 셀플레이트전극과, MOS트랜지스터와 강유전체커패시터로 이루어지고, 상기 비트선 상기워드선 및 상기 셀플레이트전극에 접속된 메모리셀과, 미리 설정된 최대판독회수n회를 초과하는 판독시에, n회이내에 있어서의 판독데이터와 동일 데이터가 판독되는 것을 방지하는 제어수단으로 이루어진다.

이 방어수단의 바람직한 한가지의 태양은, 적어도 한쪽의 비트선의 비트선용량치를 바꾸는 변경수단이며, 이 변경수단에 의해, n회째의 판독에 있어서의 비트선용량치와 n+1회째의 판독에 있어서의 비트선용량치를 바꾼다. 이 경우, n+1회째이후의 판독시에는 비트선용량치가 변화해버리고 있기때문에, 정상적인 데이터를 판독할 수 없게된다.

이 방어수단의 바람직한 다른 태양은, n회째의 판독을 행한 후의 기록시에 있어서의 구동신호의 논리전압의 반전타이밍을, 그이전의 반전타이밍과는 바꾸는 신호반전수단으로 이루어진다. 이 반전타이밍의 변경에 의해, 정상인 데이터와는 반대의 데이터가 기록되기때문에, 그 이후의 판독시에는 착오난 데이터가 판독된다.

이 방어수단의 바람직한 다른 또한가지의 태양은, n회째의 판독을 행한 후의 기록시에 구동신호의 공급을 정지하는 정지수단으로 이루어진다. 이 경우는, 메모리셀에의 구동신호의 공급정지에 의해, n+1회째 이후는 판독동작 및 기록동작을 할 수 없게 된다.

이와 같이, 데이터의 판독동작시에 오동작시키는 수단, 정규의 데이터를 파괴하는 수단, 정규의 데이터의 재차 기록을 방지하는 수단, 또는 정규의 데이터의 판독을 방지하는 수단을 형성하므로서, 데이터공급자와 데이터사용자 사이에서 미리 결정한 최대판독회수를 종료한 후는 올바른 데이터를 판독할 수 없게된다. 이 때문에, 제3자에 대해서 기밀이 충분히 유지된다.

이하 본 발명의 실시예에 대해서, 첨부도면을 참조하면서 상세히 설명한다.

(실시예 1)

제1도에 표시한 반도체메모리장치는, 메모리셀용의 N채널형 MOS트랜지스터(Qn00),(Qn00B), (Qn01), (Qn01B), (Qn1O), (Qn10B), (Qn11), (Qn11B)와, 메모리셀용의 강유전체커패시터(Cs00), (Cs00B), (Cs01), (Cs01B), (Cs10), (Cs10B), (Ce11), (Cs11B)와, 워드선(WL0), (WL1)과, 비트선((BL0), (/BL0), (BL1), (/BL1)과, 셀플레이트전극(CP0), (CP1)과, 센스앰프(SA0), (SA1)과, 신호선(LCBC), (LVCC), (LEQ), (LVSS), (LSAE)와, 회수제한용 커패시터(Ct0), (Ct1)과, 회수제한용 N채널형 MOS트랜지스터(Qnt0),(Qnt1)과, 비트선용량을 조정하기 위한 조정용 커패시터(Cb00), (Cb00B), (Cb10), (Cb11B)와, 신호제어용의 N채널형 MOS트랜지스터(Qne0), (Qne1 ), (Qne2), (Qne2B), (Qne3), (Qne3B)와, 데이터비교용의 판정회로(3)과, 제한회수를 설정하는 불휘발성메모리장치(4)와, 불휘발성메모리장치에 설정된 제한회수를 판독회수에 따라서 감산하는 감산회로(5)로 구성되어 있다. 그리고, 1쌍의 MOS트랜지스터(Qn00, Qn00B(Qn01,Qn01B:Qn10,Qn10B:Qn11,Qn11B))와, 1쌍의 강유전체커패시터(Cs00, Cs00B(Cs01, Cs01B:Cs10, Cs10B:Cs11, Cs11B))가, 1개의 메모리셀을 구성하고 있다.

이 메모리셀의 MOS트랜지스터(Qn00)의 드레인은 비트선(BL0)에, 그 소스는 강유전체커패시터(Cs00)을 개재해서 셀플레이트전극(CP0)에, 그 게이트는 워드선(WL0)에 각각 접속되어 있다. 또, MOS트랜지스터(Qn00B)의 드레인은 비트선/BL0에, 그소스는 강유전체커패시터(Cs0OB)를 개재해서 셀플레이트전극(CP0)에, 그게이트는 워드선WL0에 각각 접속되어있다. 상기 메모리셀과 마찬가지의 구성의 또 1개의 메모리셀이, 제1도에 표시한 바와 같이 상기 메모리셀의 하부쪽에 배치되어 있다.

회수제한용MOS트랜지스터(Qnt0)의 드레인은 비트선(BL0)에, 그소스는 회수제한용커패시터(Ct0)를 개재해서 전원전압Vcc인 신호선(LVcc)에, 그게이트는 회수제한용MOS트랜지스터(Qnt0)를 제어하기 위한 제어신호CBC를 공급하는 신호선(LCBC)에 각각 접속되어 있다. 회수제한용커패시터(Ct0)는 통상적으로는 전단된 상태로 있고, 제한회수이상의 판독이 행하여진 경우에 도통상태로 변한다. 이와 같이, 회수제한용 커패시터(Ct0)와 MOS트랜지스터(Qnt0)를 직열로 접속하고, 이들을 조정용 커패시터(Cb00)와 병렬로 삽입하고 있다.

그리고, 조정용 커패시터(Cb00)의 용량치와 조정용 커패시터(Cb00B)의 용량치를 거의 동등한 값으로 하고 있다. 따라서, MOS트랜지스터(Qnt0)가 0N했을때, 비트선(BL0)의 용량치가 비트선(/BL0)의 용량치보다도 크게되도록 하고 있다.

조정용커패시터(Cb00)는 비트선(BL0)와 신호선(LVcc)의 사이에, 조정용 커패시터(Cb00B)는 비트선(/BL0)와 신호선(LVcc)의 사이에 각각 접속되어 있다. 이 비트선용량을 조정하기 위한 조정용 커패시터(Cb00),(Cb00B)는, 메모리셀의 데이터판독전위차를 크게하고, 이 전위차의 센스앰프(SA0)에 의한 정확한 증폭을 할 수 있도록 하기 위하여 형성한 것이다. 이 조정용 커패시터는, 절연막의 상하에 다결정실리콘의 전극을 형성한 구성의 것, MOS트랜지스터의 게이트절연막을 사용한 구성의 것, 비트선의 배선길이를 길게해서 그 상대기판용량을 사용하는 구성의 것등, 여러가지의 구성의 것을 사용할 수 있다.

비트선(BL0)및 비트선(/BL0)는, 등화신호 및 프리차지제어신호EQ에 의해 등화 및 프리차지되도록 구성되어 있다. 여기서는, 프리차지전위는 접지전위로 하고 있다. 신호선(LEQ)에는 신호제어용의 MOS트랜지스터(Qne0),(Qne2),(Qne2B)의 게이트가 접속되어 있다. MOS트랜지스터(Qne0)의 드레인은 비트선(BL0)에, 소스는 비트선(/BL0)에 각각 접속되어 있다. MOS트랜지스터(Qne2),(Qne2B)의 드레인은 비트선(BL0),(/BL0)에 각각 접속되고, 소스는 다같이 접지전위Vss인 신호선(LVss)에 접속되어 있다. 그리고, 비트선(BL0)및 비트선(/BL0)는, 센스앰프(SA0)에 접속되어 있다.

상기 구성의 열과 동일한 구성의 또하나의 열이, 제1도에 표시한 바와 같이, 상기 열의 우측에 배치되어 있다. 그리고, 센스앰프(SA0),(SA1)은 신호선(LSAE)에 접속되고, 센스앰프제어신호SAE에 의해서 제어된다.

신호선(LCBC)에는, 판독회수를 판정하는 판정회로(3)이 접속되어 있다. 또 판정회로(3)에는, 미리 설정한 판독가능회수를 기억해두는 불휘발성메모리장치(4)가 접속되고, 불휘발성메모리장치(4)에는 판독가능회수로부터 실제로 판독한 회수를 감하는 감산회로(5)가 접속되어 있다.

다음에, 상기 구성의 반도체메모리장치의 동작을, 메모리셀의 강유전체커패시터(Cs0O), (Cs00B)로부터 데이터를 판독하는 경우를 예로해서, 제2도 및 제3도를 사용해서 설명한다. 또한, 강유전체커패시터(Cs00),(Cs00B)이외의 메모리셀로부터 데이터를 판독하는 경우도, 이 동작과 완전히 마찬가지이다.

먼저 최초에, 제한회수이내에있어서의 판독방법, 즉 정상동작시에 메모리셀커패시터(Cs00), (Cs00B)로부터 데이터를 판독하는 방법에 대해서 설명한다.

제2도에 표시한 바와 같이, 초기상태로서, 비트선(BL0),(/BL0), 워드선(WL0),(WL1), 셀플레이트전극(CP0), (CP1), 신호선(SLAE)를 논리전압L(low voltage)로 설정하고, 신호선(LEQ)를 논리전압H(high voltage)로 설정한다. 다음에 신호선(LEQ)를 L로 하면, 비트선(BL0), (/BL0)는 플로팅상태로 된다. 다음에 워드선(WL0), 셀플레이트전극(CP0)를 H로 한다.

이때, 메모리셀커패시터(Cs00),(Cs00B)에 전계가 인가되고, 데이터가 판독된다.

이 동작을 제3도를 사용해서 설명하면, 메모리셀의 데이터가 1의 경우, 메모리셀커패시터(Cs00)는 잔류분극인 점B의 상태이고, 메모리셀커패시터(Cs00B)는 잔류분극인 점E의 상태로 있다. 또 메모리셀의 데이터가 0의 경우, 메모리셀커패시터(Cs00)는 점E의 상태이고, 메모리셀커패시터(Cs00B)는 점B의 상태에 있다.

판독되는 데이터가 1일대, 비트선(BL0)에는 메모리셀커패시터(Cs00)로부터 데이터가 판독되어, 점B에서부터 점F로 이동한다. 단, 점F은 메모리셀커패시터(Cs00)에 전계까 걸렸을때에 점B에서부터 점D로 향하는 히스테리시스곡선과 직선LH1의 교차점이다. 동시에, 비트선(/BL0)에는 메모리셀커패시터Cs00B로부터 데이터가 판독되어, 점E에서부터 점H로 이동한다. 단, 점H는 메모리셀커패시터(Cs00B)에 전계가 걸렸을대에 점E에서부터 점D로 향하는 히스테리시스곡선과 직선LL1의 교차점이다. 이때, 비트선(BL0)와 비트선(/BL0)의 사이에 판독되는 전위차는, 점F와 점H의 전계의 차, 즉 전위차Vr1로 된다.

한편, 판독되는 데이터가 0의 경우는, 비트선(BL0)와 비트선(/BL0)의 관계가 상기와는 반대로될 뿐이고, 판독되는 전위차는 역시 전위차Vr1이다. 또한, 직선LH1,LL1을, 워드선WL0 및 셀플레이트전극(CP0)를 논리전압H로 했을때 발생하는 전계와, 비트선용량으로부터 정해지는 직선이다.

다음에, 신호선(LSAE)를 논리전압H로하면, 비트선(BL0)와 비트선(/BL0)에 판독된 데이터는 센스앰프(SA0)에서 증폭된다. 이때, 비트선(BL0)의 상태는 점F에서부터 점B'로 이동하고, 비트선(/BL0)의 상태는 점H에서부터 점D로 이동한다.

다음에, 데이터의 재차 기록상태로 하기 위하여, 셀플레이트전극(CP0)를 L로 한다. 이때, 비트선(BL0)의 상태는 점B'에서부터 점A로 이동하고, 비트선(/BL0)의 상태는 점D에서부터 점E로 이동한다. 그후 워드선(WL0)와 신호선(LSAE)를 L로 하고, 신호선(LEQ)를 H로 한다.

또 비트선(BL0)와 비트선(/BL0)를 L로하므로서, 초기상태로 복귀한다.

이들의 일련의 동작에 있어서, 전위차Vr1은 센스앰프(SA0)에서 정확히 증폭할 수 있는 만큼의 전위차가 아니면 안된다. 이 조건을 만족하도록, 전위차Vr1과 관계하는 직선LH1,LL1의 기울기가 정해지고 있다. 즉, 직선LH1,LL1의 기울기는, 비트선(BL0),(/BL0)의 기생용량치와 조정용 커패시터(Cb00), (Cb00B)의 용량치를 합한 비트선 용량치로부터 정해지고, 따라서 상기 조건을 만족하도록 조정용커패시터(Cb00),(Cb00B)의 용량치가 정해지고 있다. 또한, 비트선(BL0)및 비트선(/BL0)는, 서로 거의 동등한 기생용량치를 가진다.

다음에, 판독회수의 제한방법에 대해서 설명한다.

미리 정한 판독가능회수n을 불휘발성메모리장치(4)에 기억시켜 둔다. 판독이 행하여질때마다 감산회로(5)에 의해 불휘발성메모리장치(4)의 제한회수n가 감산된다. 판독회수가 n회로 도달할 때까지는, 데이터비교용의 판정회로(3)은 N채널형MOS트랜지스터(Qnt0)의 게이트에 논리전압L를 부여한다. 따라서, 회수제한용 커패시터(Ct0)는 조정용커패시터(Cb00)에 부가되지않기 때문에, 직선LH1,LL1과 히스테리스시곡선의 관계를 표시한 제3도를 사용한 상기 설명으로부터 명백한 바와 같이, 전위차Vr1이 정상적으로 판독된다.

한편, 판독회수가 제한회수n을 초과해서 n+1회로되면, 판정회로(3)으로부터 논리전압H가 출력된다. 그리고 MOS트랜지스터(Qnt0)가 스위치가 0N으로되고, 회수제한용 커패시터(Ct0)가 조정용 커패시터(Cb00)에 병혈로 삽입된다. 이 때문에, 비트선용량치가 변화하고, 직선LH1는 직선LH2로 변한다. 따라서, 데이터1를 판독하는 경우, 판독되는 전위차는 점G와 점H의 전계의 차, 즉 전위차-Vr2로 된다. 단 점G는, 직선LH2와 점B 점D간의 히스테리시스곡선의 교차점이다. 이 전위차는 정상적 판독데이터와는 반대의 데이터이며, 결과로서 데이터0의 판독과 기록이 행하여지게 된다. 즉 정상적인 데이터가 파괴되게 된다.

또, 마찬가지의 사고방식으로, 데이터0을 판독할 경우, 판독되는 전위차는 점F와 점I의 전계의 차인 전위차Vr3으로 된다. 다만 점I는 직선LL2와 점E 점D간의 히스테리시스곡선의 교차점이다. 이 경우는, 결과로서, 정상적인 데이터0의 판독과 기록이 행하여지게 된다.

판독회수가 n+2회이상으로 되면, 메모리셀데이터는 모두 0이므로, 판정회로(3)으로부터의 출력이 H,L의 어느것이라도, 판독되는 전위차는 Vr1 또는 Vr3의 어느것이나 된다. 따라서, 데이터1이 파괴된 것으로 된다.

또한 본 실시예에서는, 회수제한용 커패시터(Ct0)를 조정용 커패시터(Cb00)에 병혈로 배치한 예에 대해서 설명하였으나, 이 배치의 대신에 회수제한용 커패시터(Ct0)를 조정용 커패시터(Cb00B)에 병렬로 배치한 변형예도 적용할 수 있다. 이 경우는 데이터0가 파괴되게 된다.

또 본 실시예에 있어서는, 판정회로(3)과 불휘발성메모리장치(4)와 감산회로(5)로 이루어진 제어회로를 사용해서 N채널형 MOS트랜지스터(Qnt0)를 제어하는 예에 대해서 설명하였으나, 이 제어회로의 대신에, 판정회로(3)과 불휘발성메모리장치(4)와 판독회수를 카운트하는 계수회로로 이루어진 제어회로를 사용할 수도 있다. 이 경우는, 불휘발성메모리장치(4)에 설치된 제한회수와 실제로 판독된 회수를 판정회로(3)에서 비교판정하므로서, MOS트랜지스터(Qnt0)가 제어된다.

(실시예 2)

제4도에 표시한 본 발명의 제2실시예는, 제1도에 표시한 제1실시예의 변형예이다.

제2실시예의 구성이 제1실시예의 구성과 다른 점은, N채널용 MOS트랜지스터(Qnt0B(Gnt1B)) 및 회수제한용 커패시터(Ct0B(Ct1B))를 조정용 커패시터(Cb01B(Cb11B))에 병렬로 배치한 점, 및 회수제한용 커패시터(Ct0B(Ct1B))와 조정용 커패시터(Cb01B(Cb11B))와의 합성용량치가 조정용커패시터(Cb01(Cb11))의 용량치에 거의 동등하게되도록 설정하고 있는 점이다.

이 반도체메모리장치의 데이터판독동작을, 메모리셀커패시터(Cs000,(Cs00B)로부터의 판독을 예로해서, 이하에 설명한다.

본 실시예에 있어서는, 제1실시예의 경우와는 반대로, 판독회수가 제하회수n내일때는 파독회로(3)으로부터 논리 전압H가 출력되어, N채널형MOS트랜지스터(Qnt0B)가 0N의 상태가 되도록 하고 있다. 따라서, 제한회수n내에서는, 비트선(BL0)및 비트선(/BL0)의 비트선용량치는 서로 거의 동등하게되고, 제5도에 표시한 동작타이밍에 의해 정상적인 판독동작이 행하여 진다. 즉, 제1실시예의 경우와 마찬가지로, 제6도에 표시한 점F와 점H의 전위차인 점위차 Vr1이 데이터로서 판독된다.

다음에, 판독회수가 제한회수n을 초과해서 n+1회로되면, 판정회로(3)으로부터 논리전압L가 출력되고, MOS트랜지스터(Qnt0B0가 0FF의 상태로된다. 따라서, 회수제한용커패시터(Ct0B)가 비트선(/BL0)로부터 분리된 상태로 된다. 이때, 데이터1을 판독하는 경우, 직선LL1은 직선LL3으로 변하고, 판독되는 전위차는, 점F와 점K의 전계의 차-Vr4로 된다. 다만 점K는, 직선LL3과 히스테리시스곡선의 교차점이다. 전위차-Vr4는, 정상적판독데이터와는 반대이며, 결과로서 데이터0의 판독기록이 행하여지게 된다. 즉 정상적인 데이터가 파괴된 것으로 된다. 한편, 데이터0을 판독하는 경우, 직선LH1은 직선LH3으로 변하고, 판독되는 전위차는 점J와 점H의 전계의 차Vr5로 된다. 다만 점J는 직선LH3과 히스테리시스곡선의 교차점이다. 이 경우는, 결과로서 정상적인 데이터0의 판독기록이 행하여지게 된다.

판독회수가 n+2회이상으로 되면, 메모리셀의 데이터는 모두0으로 되어 있으므로, 판정회로(3)으로부터의 출력이 H,L의 어느것이라도, 판독되는 전위차는 차Vr1 또는 차Vr5의 어느것이나 된다. 즉, 데이터1이 파괴된 것으로 된다.

또한 본 실시예의 변형예로서, 회수제한용 커패시터(Ct0B), MOS트랜지스터(Qnt0B), 조정용 커패시터(Cb01B)를 비트선(BL0)에 접속하고, 조정용 커패시터(Cb01)을 비트선(/BL0)에 접속한 구성의 것도 적용할 수 있다. 이 경우는 데이터0이 파괴되게된다.

(실시예 3)

제7도에 표시한 본 발명의 제3실시예는, 제1도에 표시한 제1실시예의 변형예이다.

제3실시예의 구성이 제1실시예의 구성과 다른점은, 또 회수제한용 커패시터(Ct0B(Ct1B))를 N채널형 M0S트랜지스터(Qnt0B(Qntg1B))를 개재해서 비트선(/BL0(/BL1))에 접속하고, 조정용커패시터(Cb00B(Cb10B))에 병렬로 배치한 점이다. 회수제한용 커패시터(Ct0B(Ct1B))의 용량치는 회수제한용 커패시터(Ct0(Ct1))의 용량치에 거의 동등하다.

이 반도체메모리장치의 데이터판독동작을, 메모리셀커패시터(Cs00),(Cs00B)로부터의 판독을 예로해서, 이하에 설명한다.

본 실시예의 동작타이밍은, 제2도에 표시한 제1실시예의 동작타이밍과 동일하다. 제한회수n회 이내의 판독에서는, 판정회로(3)으로부터는 논리전압L이 출력되고, N채널형 M0S트랜지스터(Qnt0),(Qnt0B)는 0FF의 상태로 있다. 따라서, 2개의 회수제한용커패시터(Ct0),(Ct0B)는 조정용커패시터(Cb00),(Cb00B)에 병렬로 접속되지 않기때문에, 제1실시예의 경우와 마찬가지로 전위차Vr1이 정상으로 판독된다. 이 전위차Vr1은, 제8도에 표시한 점F와 점H의 전계의 차이다.

다음에, 판독회수가 제한회수n을 초과해서 n+1회로 되면, 판정회로(3)으로부터 논리전압H가 출력되고, N채널형 M0S트랜지스터(Qnt00,(Qnt0B)가 0N의 상태로 된다. 따라서, 2개의 회수제한용커패시터(Ct0), (Ct0B)는 조정용커패시터(Cb00), (Cb00B)에 병렬로 접속된다. 이때, 직선LH1은 직선LH4에, 직선 LL1은 직선LL4로 각각 변하고, 점M와 점N의 전계의 차인 전위차 Vr6이 판독된다. 다만, 점M은 직선LH4와 히스테리시스곡선의 교차점이며, 점N은 직선LL4와 히스테리시스곡선의 교차점이다. 전위차Vr6은 센스앰프(SA0)에 의해서 정상적으로 증폭할 수 없는 정도 작은 값이며, n+1회 이상의 경우는 정상적인 판독을 할 수 없다.

(실시예 4)

본 발명의 제4실시예의 기본적인 구조는, 제7도에 표시한 제3실시예와 동일하다. 다만 제4실시예에서는, N채널형 MOS트랜지스터(Qnt0,Qnt0B(Qnt1,Qnt1B))가 ON의 상태에 있을때, 제9도에 표시한 직선LH1,LL1의 기울기가 제 8도에 표시한 직선LH1,LL1의 기울기와 동일하게 되도록, 즉 직선LH1,LL1의 기울기가 최적한 구배를 가지도록, 회수제한용 커패시터 및 정비용 커패시터의 용량치가 설정되어 있다.

본 실시예에 있어서는, 제3실시예의 경우와는 반대로, 판독회수가 제한회수n내 일때는 판정회로(3)으로부터 논리전압H가 출력되고, N채널형MOS트랜지스터(Qnt0), (Qnt0B)가 ON의 상태로 된다. 이때, 2개의 회수제한용 커패시터(Ct0),(Ct0B)는 조정용 커패시터(Cb00),(Cb00B)에 병렬로 접속되고, 제9도에 표시한 전위차 Vr1이 정상적으로 판독된다.

다음에, 판독회수가 제한회수n을 초과해서 n+1회로되면, 판정회로(3)으로부터 논리전압L이 출력되고, N채널형 MOS트랜지스터(Qnt0),(Qnt0B)가 OFF의 상태로 된다. 이때, 회수제한용 커패시터(Ct0),(Ct0B)가 비트선(BL0),(/BL0)로부터 분리된 상태로 된다. 그리고, 직선LH1은 직선LH5에, 직선LL1은 직선LL5로 각각 변하고, 점P와 점Q의 전계의 차인 전위차 Vr7이 판독된다. 단, 점P는 직선LH5와 히스테리시스곡선의 교차점이며, 점Q는 직선LL5와 히스테리시스곡선의 교차점이다. 전위차Vr7은 센스앰프(SA0)에 의해서 정상적으로 증폭할 수 없는 정도 작은 값이며, n+1회이상의 경우는 정상적인 판독을 할 수 없다.

(실시예 5)

제10도에 표시한 본 발명의 제5실시예는, 제1도에 표시한 제1실시예의 구성으로부터 회수제한용 커패시터 (Ct0), (Ct1), 회수제한용의 MOS트랜지스터(Qnt0), (Qnt1), 신호선(LCBC), 판정회로(3), 불휘발성메모리장치(4), 감산회로(5)를 제외한 구성의 것과 동일한다. 즉, 제1실시예에 있어서의 MOS트랜지스터(Qnt0),(Qnt1)이 0FF의 상태로 있는 구성과 동일하다. 따라서, 이 반도체메모리장치의 메모리셀로부터의 정상적인 데이터의 판독은, 제1실시예의 경우와 마찬가지로, 제2도에 표시한 동작타이밍에 의해 행하여 진다.

다음에, 판독동작이 판독제한회수n을 초과했을때, 정상적인 데이터를 판독할 수 없도록 하는 방법에 대해서 설명한다. 제11도는, 본 발명에 메모리장치에 있어서, 제한회수n회에 있어서의 최후의 판독동작과 데이터의 재차 기록동작을 표시한 도면이다. 최후의 판독동작은 제2도에 표시한 동작과 동일하다.

제한회수n까지의 정상적인 재차기록동작은, 먼저 워드선(WL0) 및 셀플레이트전극(CP0에 인가되어 잇는 논리전압H를 논리전압L를 바꾸고, 다음에 신호선(LEQ)를 L에서부터 H로 바꾸는 방법으로 행하여진다.

그러나, 제한회수n회째에서 올바른 데이터를 판독한 후에는, 제11도에 표시한 동작에 의해, 재차 기록이 행하여진다. 먼저 신호선(LSAE)를 H에서부터 L로 바꾸고, 다음에 신호선(LEQ)를 H로 바꾼다. 이 동작에 의해, 비트선(BL0)및 비트선(/BL0)는 L로 된다. 다음에 셀플레이트전극(CP0)에 인가되고 있었던 H를 L로 바꾼다.

이와 같은 구동신호의 다이밍의 변경에 의해, 제12도에 표시한 바와 같이, 데이터1의 경우는, 히스테리시스곡선상에 있어서, 점B에서부터 경로 1234(BFB'DHE)를 거쳐서 점E로 이동하는 상태이동이 발생한다. 또 데이터0의 경우는, 점E에서부터 경로1'2'3'4'(EHDHE)를 거쳐서 점E로 복귀하는 상태이동이 발생한다. 따라서, 모든 메모리셀커패시터에 0이 기록되게되고, 그 결과로서 메모리셀내부의데이터가 파괴된다. 따라서, n+1회째 이후의 판독에 있어서는, 올바른 데이터를 판독할 수 없게 된다.

또한 본 실시예에 있어서의 구동신호의 타이밍의 변경은, 제1도에 표시한 판정회로(3), 불휘발성메모리장치(4)및 감산회로(5)로 이루어진 제어회로를 사용해서 행하더라도 된다.

(실시예 6)

제13도에 표시한 본 발명의 제6실시예는, 제10도에 표시한 제5의 실시예의 변형예이다.

본실시예가 제5실시예와 다른 점은, 제5실시예에 데이터선(DL), (/DL)와 비트선선택신호BS0, BS1을 공급하는 신호선(LBS0), (LBS1)를 부가한 점이다. 데이터선(DL)은 MOS트랜지스터(Qnd0(Qnd1))을 개재해서 비트선(BL0(BL1))에 접속되고, 데이터선(/DL)을 MOS트랜지스터(Qnd0B(Qnd1B))를 개재해서 비트선(/BL0(/BL1))에 접속되어 있다. MOS트랜지스터(Qnd0),(Qnd0B)의 게이트는 신호선(LBS0)에 접속되고, MOS트랜지스터(Qnd1),(Qnd1B)의 게이트는 신호선(LBS1)에 접속되어 있다.

제한회수n회까지의 데이터판독동작은 제5실시예의 경우와 동일하나, n회째의 판독을 행한 후의 재차 기록동작이 제5실시예와는 다르다. 제14도에, 제한회수n회에 있어서의 최후의 판독동작과 데이터의 재기록동작을 표시한다.

제14도에 표시한 바와 같이, 판독동작이 종료한 후, 먼저 신호선(LSAE)를 논리전압H에서부터 논리전압L로 바꾼다. 다음에, 데이터선(DL)및 데이터선(/DL)를 통해서 메모리셀커패시터에 강제적으로 H를 기록한다. 단, 이때, MOS트랜지스터(Qnd0,QnD0B(Qnd1,Qnd1B))는 스위치ON의 상태에 있으며, 따라서, 메모리셀에 H가 기록된다. 그후, 셀플레이트전극(CP0)를 H에서부터 L로 바꾼다.

이와 같은 동작에 의해, 제15도에 표시한 바와 같이, 데이터1의 경우는, 히스테리시스곡선상에 있어서, 점B에서부터 경로을 거쳐서 점B로 복귀하는 상태이동이 발생한다. 한편, 데이터0의 경우는, 점E에서부터 경로를 거쳐서 점B로 이동하는 상태이동이 발생한다. 따라서, 모드 메모리셀커패시터에 데이터1이 기록되게 된다. 그 결과로서, 메모리셀내부의 데이터가 파괴되고, n+1회째이후의 판독에 있어서는, 올바른 데이터를 판독할 수 없게 된다.

데이터를 파괴하기 위한 다른 방법으로서, 메모리셀커패시터에 강제적으로 H를 기록하는 대신에, 강제적으로 L를 기록하는 방법이 있다. 이 경우의 동작타이밍을 제16도에, 메모리셀커패시터의 상태를 제17도에 표시한다.

제16도에 표시한 바와 같이, 판독동작이 종료한 후, 먼저 신호선(LSAE)를 H에서부터 L로 바꾼다. 다음에, 데이터선(DL)및 데이터선(/DL)을 통해서 메모리셀커패시터에 강제적으로 L을 기록한다. 그후, 셀플레이트전극(CP0)를 H에서부터 L로 바꾼다.

이와 같은 동작에 의해, 제17도에 표시한 바와 같이, 데이터1의 경우는, 히스테리시스곡선상에 있어서, 점B에서부터 경로를 거쳐서 점E로 이동하는 상태이동이 발생한다. 한편, 데이터0의 경우는, 점E에서부터 경로를 거쳐서 점E로 복귀하는 상태이동이 발생한다. 따라서, 모든 메모리셀커패시터에 데이터0이 기록되게 된다. 그결과로서, 메모리셀내부의 데이터가 파괴된다.

(실시예 7)

제18도에 표시한 본 발명의 제7실시예는, 제13도에 표시한 제6실시예의 변형예이다.

본 실시예가 제6실시예와 다른점은, 제6실시예의 데이터선(DL)와 데이터선(/DL)간에 데이터 반전용회로(6)을 부가한 점이다.

제한회수n회까지의 데이터판독동작은 제6실시예의 경우와 동일하나, n회째의 판독을 행한 후의 재차기록동작이 제6실시예와는 다르다. 제19도에, 제한회수n회에 있어서의 최후의 판독동작과 데이터의 재차 기록동작을 표시한다.

제19도에 표시한 바와같이, 판독동작이 종료한 후, 먼저 신호선(LSAE)를 논리전압H에서부터 논리전압L로 바꾼다. 다음에, 데이터선(DL)및 데이터선(/DL)의 논리전압을 반전용회로(6)에 의해 반전시킨다. 이에 의해, 메모리셀에 원래의 데이터와는 바대의 데이터를 기록한다. 그후, 셀플레이트전극(CP0)를 H에서부터 L로 바꾼다.

이와 같은 동작에 의해, 제20도에 표시한 바와 같이, 데이터1의 경우는, 히스테리시스곡선상에 있어서, 점B에서부터 경로를 거쳐서 점E로 이동하는 상태이동이 발생한다. 한편, 데이터0의 겨우는, 점E에서부터 겨로를 거쳐서 점B로 이동하는 상태이동이 발생한다. 따라서, 모든 메모리셀커패시터에 있어서, 데이터1과 데이터0이 교체하게 된다. 그 결과로서, 메모리셀내부의 데이터가 파괴되고, n+1회재이후의 판독에 있어서는, 정확한 데이터를 판독할 수 없게된다.

(실시예 8)

본 발명의 제8실시예의 구성을, 제10도에 표시한 제5실시예의 구성과 기본적으로 동일하다. 다만 제8실시예에 있어서는, 그조정용커패시터의 용량치를 제5실시예에 있어서의 조정용커패시터(Cb00),(Cb00B)의 용량치보자도 크게하고 있다. 따라서, 비트선용량의 값으로부터 정해지는 제22도의 직선LH6,LL6의 구배는, 제12도의 직선LH1,LL1의 구배보다도 크다.

제한회수n회까지의 데이터판독동작은 제5실시예의 경우와 기본적으로 동일하나, n회째의 판독을 행한 후의 재차기록동작이 제5실시예와는 다르다. 제21도에, 제한회수n회에 있어서의 최후의 판독동작과 데이터의 재차기록동작을 표시한다. 제22도에, 이때의 메모리셀의 상태의 변화를 표시한다.

n회째의 판독동작에 있어서는, 점R과 점T의 전계의 차인 전위차Vr8이 판독된다. 단, 점R은 직선LH6과 히스테리시스곡선의 교차점이며, 점T는 직선LL6과 히스테리시스곡선의 교차점이다. 이 전위차Vr8은 정상적인 값이다.

n회째의 판독동작후의 재차기록동작에서는, 제11도와 제21도의 비교로부터 명백한 바와같이, 워드선WL0의 논리전압을 H에서부터 L로 바꾼후에 셀플레이트전극의 논리전압을 H에서부터 L로 바꾸고 있다. 이와 같은 동작으로 하면, 메모리셀에의 데이터의 재차기록은 행하여지지 않는다. 즉, 제22도에 표시한 바와 같이, 데이터1의 경우는, 점B에서부터 경로13141516(BRB)을 거쳐서 점B로 이동하는 상태이동이 발생한다. 한편, 데이터 0의 경우는, 점I에서부터 경로13'14'15'16'(ETDTE)를 거쳐서 점E로 복귀하는 상태이동이 발생한다.

그후, n+1회째의 판독동작을 행하면, 직선LH6은 직선LH7에 이동하고 있기때문에, 점S와 점T의 전계의 차인 전위차Vr9가 판독된다. 단, 점S는 직선LH7과 히스테리시스곡선의 교차점이다. 이 전위차Vr9는 센스앰프에서 증폭할 수 없을 정도의 작은값이기 때문에, 정상적인 판독을 할 수 없다. 따라서, 메모리셀내부의 데이터가 파괴되고, n+1회째이후의 정상적인 판독을 할 수 없게 된다.

(실시예 9)

본 발명의 제9실시예의 구성은, 제10도에 표시한 제5실시예의 구성과 기본적으로 동일하다. 다만 제9실시예에 있어서는, 그조정용커패시터의 용량치를 제5실시예에 있어서의 조정용커패시터(Cb00),(Cb00B)의 용량치보다도 작게하고 있다. 따라서, 비트선용량의 값으로부터 정해지는 제24도의 직선LHA1,LLA1의 구배는, 제12도의 직선LH1,LL1의 구배보다도 작다.

제한회수n회까지의 데이터판독동작은 제5실시예의 경우와 기본적으로 동일하나, n회째의 판독을 행한 후의 재차기록동작이 제5실시예와는 다르다. 제23도에, 제한회수n회이상에 있어서의 판독동작과 재차기록동작을 표시한다. 제24도에, 이때의 메모리셀의 상태의 변화를 표시한다.

n회째의 판독동작에 있어서는, 점U1과 점V의 전계의 차인 전위차VrA1이 판독된다. 단, 점U1은 직선LHA1과 히스테리시스곡선의 교차점이며, 점V는 직선LLA1과 히스테리시스곡선의 교차점이다. 이 전위차VrA1은 정상적인 값이다.

n회째의 판독동작후의 재차기록동작에서는, 제11도와 제23도의 비교로부터 명백한 바와같이, 워드선(WL0)의 논리전압을H에서부터 L로바꾼 후에 셀플레이트전극의 논리전압율 H에서부터 L로 바꾸고 있다. 이와 같은 동작에 의해, 제24도에 표시한 바와 같이, 데이터 1의 경우는, 점B에서부터 경로 21222324(BU1B1)를 거쳐서 점B1로 이동하는 상태이동이 발생한다. 한편, 데이터0의 경우는, 점E에서부터 경로21'22'23'24(EVDVE)를 거쳐서 점E로 복귀하는 상태이동이 발생한다.

다음에, n회째의 동작과 마찬가지의 n+1회째의 동작을 행하므로서, 점U2와 점V의 전계의 차인 전위차VrA2가 판독되고, 점B1은 점B2로 이동한다. 단, 점U2는 직선LHA2와 접D, B1간의 히스테리시스곡선의 교차점이다.

이와 같은 판독재차기록동작을 반복하므로서, 점B1은 점B2, 점B3으로 차례로 이동하고, m회째의 재차기록후는 점m에 도달한다. 또, 판독전위차VrAm이 부여된다. 그리고, 전위차VrAm이 센스앰프의 증폭가능최소전압으로 도달할때, m+1회째 이후의 판독이 불가능하게 된다. 따라서, 비트선용량을 조정하기 위한 조정용커패시터의 용량치를 적절히 설정하므로서, 제한회수 n회 이후, 또 m회까지의 판독기록동작이 가능하다. 이때문에, 최초에 제한회수를 결정하기 어려운 경우에, 본실시예는 유효하다.

(실시예 10)

제25도에 표시한 본 발명의 제10실시예는, 제10도에 표시한 제5실시예의 변형예이다.

본 실시예가 제5실시예와 다른점은, 셀플레이트전극과 센스앰프를 제어하기 위한 제어회로를 부가한 점이다.

이 제어회로는, 신호선(LSRC), (L/SRC)와, 제어신호를 메모리셀영역에 공급하는지 공급하지 않는지를 선택하는 MOS트랜지스터 (Qnf0), (Qnf1), (Qnf2)와, MOS트랜지스터(Qnf0), (Qnf1), (Qnf2)의 게이트에 인가되는 제어신호를 반전하기 위한 반전회로(7)과, 셀플레이트전극(CP0),(CP1)및 센스앰프(SA0), (SA1)를 각각 접지선에 인도하는 MOS트랜지스터(QngO), (Qng1), (Qng2)로 구성되어 있다.

신호선(LSRC)에는 MOS트랜지스터(Qnf0),(Qnf1),(Qnf2)의 각각의 게이트가 접속되고, 신호선(L/SRC)에는 MOS트랜지스터(Qng0),(Qng1),(Qng2)의 각각의 게이트가 접속되어 있다. 반전회로(7)은, 신호선(LSRC)와 신호선(L/SRC)간에 접속되어 있다. 신호선(LSRC)에는, 또 데이터비교용의 판정회로(3), 불휘발성메모리장치(4), 감산회로(5)가 직렬로 접속되어 있다.

제한회수n회까지의 데이터판독동작은 제5실시예의 경우와 기본적으로 동일하다. 즉, MOS트랜지스터(Qnf0), (Qnf1), (Qnf2)의 게이트에 인가되는 신호와 MOS트랜지스터(Qng0), (Qng1), (Qng2)의 게이트에 인가되는 신호와는, 반전상태로 있기 때문에, MOS트랜지스터(Qnf0),(Qnf1), (Qnf2)가 스위치ON의 상태로 있을때는 MOS트랜지스터(Qng0), (Qng1), (Qng2)는 스위치OFF의 상태로 있다. 따라서, 셀플레이트전극CP0,CP1및 센스앰프(SA0),(SA1)을 제어하는 제어신호가 정상으로 공급되고, 반도체메모리장치는 정상으로 동작한다.

한편, 메모리셀의 판독회수가 불휘발성메모리장치(4)에 기억되어 있는 제한회수n회를 초과하면, 판정회로(3)으로부터 제어신호가 출력된다. 이 때문에, MOS트랜지스터(Qnf0),(Qnf1),(Qnf2)가 OFF상태로 되고, MOS트랜지스터(Qng0), (Qng1), (Qng2)가 ON상태로 된다. 따라서, 제어신호의 공급이 정지되고, 또한 셀플레이트전극(CP0),(CP1)및 신호선(LSAE)가 접지되기 때문에, 메모리셀으로부터의 판독 및 기록이 불가능하게 된다. 이 경우, 메모리셀커패시터(Cs00),(Cs00B),(Cs01),(Cs01B),(Cs10), (Cs10B),(Cs11),(Cs11B)의 전하는 이동하지 않기 때문에, 올바른 데이터가 기억된 상태로 있으나, 판독 및 기록은 할 수 없는 상태로 된다.

(실시예 11)

제26도에 표시한 본 발명의 제11실시예의 구성은, 제25도에 표시한 제10실시예의 변형예이다. 본 실시예의 구성이 제10실시예의 구성과 다른 점은, 셀플레이트전극과 센스앰프를 제어하기 위한 제어회로를 부가하는 대신에, 워드선과 셀플레이트전극을 제어하기 위한 제어회로를 부가하고 있는 점에 있다.

워드선(WL0),(WL1)은, MOS트랜지스터(Qnh0),(Qnh1)을 개재해서 신호선(LSRC)에, 또 MOS트랜지스터(Qni0), (Qni1)을 개재해서 신호선(L/SRC)에 접속되어 있다.

제한회수n회까지의 데이터판독동작은 제10실시예의 경우와 기본적으로 동일하다. 즉, MOS트랜지스터(Qnf0), (Qnf1), (Qnh0), (Qnh1)의 게이트에 인가되는 신호와 M0S트랜지스터 (Qng0),(Qng1),(Qni0),(Qni1)의 게이트에 인가되는 신호와는, 반전상태로 있기 때문에, M0S트랜지스터(Qnf0), (Qnf1), (Qnh0), (Qnh1)이 스위치0N의 상태로 있율대는 M0S트랜지스터(Qng0), (Qng1), (Qni0), (Qni1)은 스위치0FF의 상태로 있다. 따라서, 워드선(WL0),(/WL1)및 셀플레이트전극(CP0), (CP1)을 제어하는 제어신호가 정상으로 공급되고, 반도체메모리장치는 정상으로 동작한다.

한편, 메모리셀의 판독회수가 불휘발성메모리장치(4)에 기억되어 있는 제한회수n회를 초과하면, 판정회로(3)으로부터 제어신호가 출력된다. 이때문에, M0S트랜지스터(Qnf0),(Qnf1),(Qnh0), (Qnh1)이 0FF의 상태로 되고, M0S트랜지스터(Qng0), (Qng1), (Qni0), (Qni1)이 0N상태로 된다. 따라서, 제어신호의 공급이 정지되고, 또한 워드선(WL0),(/WL1) 및 셀플레이트전극(CP0),(CP1)이 접지되기 때문에, 메모리셀로부터의 판독 및 기록이 불가능하게 된다. 이 경우, 메모리셀커패시터(Cs00), (Cs00B), (Cs01), (Cs01B), (Cs10), (Cs10B), (Cs11), (Cs11B)의 전하는 이동하지 않기 때문에, 올바른 데이터가 기억된 상태로 있으나, 판독 및 기록은 할 수 없는 상태로 있다.

본 발명은, 이하에 설명한 실시예 1내지 11이외에, 여러가지의 변형예가 가능한 것은 말할 것도 없다. 예를 들면, 상기 실시예에서는, 1개의 메모리셀이 2개의 M0S트랜지스터와 2개의 강유전체커패시터로 구성된 예를 표시했으나, 1개의 메모리셀이 1개의 M0S트랜지스터와 1개의 강유전체커패시터로 구성된 반도체메모리장치도 본 발명의 범위내이다. 또, 미리 정한판독회수를 초과했을 때에 판독을 할 수 없도록 하기 위한 제어회로에 있어서, 상기 실시예에 표시한 감산회로의 대신에, 판독회수를 계수하는 계수회로를 사용할 수도 있다.

따라서, 본 발명의 참된정신 및 범위내에 존재하는 변형예는, 모두 특허청구의 범위에 포함되는 것이다.

Claims

1쌍의 비트선과, 워드선과, 셀플레이트전극과, MOS트랜지스터와 강유전체커패시터로 이루어지고, 또한 상기 비트선, 상기 워드선 및 상기 셀플레이트전극에 접속된 메모리셀과, 미리 설정된 최대판독회수를 초과하는 판독시에, 상기 최대판독회수이내의 판독시에 있어서의 판독데이터와 동일한 데이터가 판독되는 것을 방지하는 방어수단으로 이루어진 것을 특징으로 하는 반도체메모리장치.

제1항에 있어서, 상기 방어수단이, 적어도 한쪽의 상기 비트선의 비트선용량치를 변경하는 변경수단으로 이루어진 것을 특징으로 하는 반도체메모리장치.

제2항에 있어서, 상기 변경수단이, 적어도 한쪽의 상기 비트선에 접속된 회수제한용 스위치소자와 이 회수제한용 스위치소자에 접속된 회수제한용 커패시터로 이루어진 것을 특징으로 하는 반도체메모리장치.

제3항에 있어서, 상기 회수제한용 스위치소자가 스위치온의 상태에 있을 때, 한쪽의 상기 비트선의 비트선용량치와 다른쪽의 상기 비트선의 비트선용량치가 다른 것을 특징으로 하는 반도체메모리장치.

제3항에 있어서, 상기 비트선의 각각에 비트선용량치를 조정하기 위한 조정용 커패시터가 또 접속되고, 상기 회수제한용 스위치소자가 스위치온의 상태에 있을 때, 양쪽의 상기 비트선의 비트선용량치가 서로 동등한 것을 특징으로 하는 반도체메모리장치.

제3항에 있어서, 상기 비트선의 양쪽에 상기 회수제한용 스위치소자가 각각 접속되고, 상기 회수제한용 스위치소자가 스위치온의 상태에 있을 때의 비트선용량치와 상기 회수제한용 스위치소자가 스위치오프의 상태에 있을 때의 비트선용량치가 다른 것을 특징으로 하는 반도체메모리장치.

제2항에 있어서, 상기 변경수단에 접속된 제어수단이 부가되고, 이 제어수단이, 상기 최대판독회수로부터 실제로 판독된 회수를 감산하는 감산회로와, 상기 감산회로에서 감산된 판독회수를 기억하는 기억수단과, 상기 기억수단으로부터 판독된 감산후의 판독회수를 판정하는 판정회로로 이루어진 것을 특징으로 하는 반도체메모리장치.

제1항에 있어서, 상기 방어수단이, 상기 최대판독회수의 판독을 종료한 후의 기록시에, 상기 메모리셀에 공급하는 구동신호중의 적어도 1개에 있어서의 논리전압의 반전타이밍을 최대판독회수의 판독전의 기록시에 있어서의 구동신호의 논리전압의 반전타이밍과는 변경하는 신호반전수단으로 이루어진 것을 특징으로 하는 반도체메모리장치.

제8항에 있어서, 상기 신호반전수단이, 상기 비트선의 양쪽에 있어서의 논리전압을 동일하게 하고, 계속해서 상기 셀플레이트전극의 논리전압을 반전시키는 수단으로 이루어진 것을 특징으로 하는 반도체메모리장치.

제9항에 있어서, 상기 비트선의 논리전압을 동일하게 하는 수단이, 상기 비트선을 프리차지하기 위한 제어신호에 의해서 상기 한쪽의 비트선의 논리전압을 반전시키는 수단으로 이루어진 것을 특징으로 하는 반도체메모리장치.

제9항에 있어서, 상기 비트선의 각각에, 스위치소자를 통해서 접속된 데이터선을 부가하고, 상기 비트선의 논리전압을 동일하게 하는 수단이, 상기 데이터선으로부터 상기 비트선의 양쪽에 동일한 논리전압을 공급하는 수단으로 이루어진 것을 특징으로 하는 반도체메모리장치.

제8항에 있어서, 상기 신호반전수단이, 상기 비트선의 양쪽에 있어서의 논리전압을 각각 반전시키고, 계속해서 셀플레이트전극의 논리전압을 반전시키는 수단으로 이루어진 것을 특징으로 하는 반도체메모리장치.

제8항에 있어서, 상기 신호반전수단에 접속된 제어수단이 부가되고, 이 제어수단이, 상기 최대판독회수로부터 실제로 판독된 회수를 감산하는 감산회로와, 상기 감산회로에서 감산된 판독회수를 기억하는 기억수단과, 상기 기억수단으로부터 판독된 감산 후의 판독회수를 판정하는 판정회로로 이루어진 것을 특징으로 하는 반도체메모리장치.

제1항에 있어서, 상기 방어수단이, 상기 최대판독회수의 판독을 종료한 후의 기록시 또는 판독시에, 상기 메모리셀에의 구동신호의 공급을 정지하는 정지수단으로 이루어진 것을 특징으로 하는 반도체메모리장치.

제14항에 있어서, 상기 비트선에 접속된 센스앰프가 부가되고, 상기 정지수단이, 상기 셀플레이트전극 및 상기 센스앰프의 각각에 접속된 스위치소자와, 상기 셀플레이트전극 및 상기 센스앰프의 각각을 상기 스위치소자를 통해서 접지하는 접지수단으로 이루어진 것을 특징으로 하는 반도체메모리장치.

제14항에 있어서, 상기 정지수단이, 상기 워드선 및 상기 셀플레이트전극의 각각에 접속된 스위치소자와, 상기 워드선 및 상기 셀플레이트전극을, 상기 스위치소자를 통해서, 접지하는 접지수단으로 이루어진 것을 특징으로 하는 반도체메모리장치.

제14항에 있어서, 상기 정지수단에 접속된 제어수단이 부가되고, 상기 제어수단이, 상기 최대판독회수로부터 실제로 판독된 회수를 감산하는 감산회로와, 상기 감산회로에서 감산된 판독회수를 기억하는 기억수단과, 상기 기억수단으로부터 판독된 감산 후의 판독회수를 판정하는 판정회로로 이루어진 것을 특징으로 하는 반도체메모리장치.