CN1115099A - 半导体存储装置 - Google Patents
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Abstract
一种半导体存储装置，其组成包括：位线，字线，单元平板电极，由MOS晶体管以及强电介质电容组成的存储单元，以及改变位线电容值的变动装置。此变动装置由与位线连接的开关元件和与该开关元件连接的电容构成。数据提供者与数据使用者之间预先设定的最大读出次数的读出动作结束后，通过使开关元件处于导通状态，将电容与位线连接，因而位线电容值变得不确切，无法读出正确的数据。
Description
本发明涉及一种存储单元电容采用强电介质电容的半导体存储装置。
半导体存储装置主要采用靠存储单元电容中蓄积的电荷有没有来存储数据的动态随机存取存储器(DRAM)。这种存储单元电容的电介质膜以往采用硅氧化膜。但最近，为了实现存储数据的非易失性，提出了用强电介质膜代替硅氧化膜的半导体存储装置的方案。
图27示出这种用强电介质膜的典型半导体存储装置的电路构成图。该半导体存储装置包括以下组成：存储单元用的MOS晶体管31a、31b、31c、31d，存储单元用的强电介质电容33a、33b、33c、33d，字线32、34，位线35、36、37、38，单元平板电极39、40，读出放大器41、42，位线预充电用的MOS晶体管43、44、45、46，提供对位线预充电用的控制信号ΦP的信号线47、48，以及提供读出放大器控制信号ΦS的信号线49。而且，一对MOS晶体管31a(31b、31c、31d)和一对强电介质电容33a(33b、33c、33d)构成一个存储单元30a(30b、30c、30d)。
该存储单元30a的一对MOS晶体管31a中的一个与位线35连接，另一个则与位线36连接。一对强电介质电容33a中的一个通过MOS晶体管31a中的一个与位线35连接，而另一个则通过另一MOS晶体管31a与位线36连接。而且，这些强电介质电容33a与与单元平板电极39连接。此外，MOS晶体管31a各自的栅极与字线32连接。具有与上述存储单元30a相同结构的存储单元30b配置于存储单元30a的下方。但MOS晶体管31b各自的栅极是与字线34连接的。
位线35、36分别通过MOS晶体管43、44接地，而且与读出放大器41连接。MOS晶体管43、44的栅极与提供控制信号ΦP的信号线47连接。
与这样一列具有相同结构的另一列由存储单元30c、30d，位线37、38，字线32、34以及读出放大器42组成，配置于上述一列的右侧。而且，读出放大器41、42与提供读出放大器控制信号ΦS的信号线49连接。
每个存储单元由2个强电介质电容与2个MOS晶体管构成的上述半导体存储装置按以下示出的操作进行数据写入以及读出。写入是通过向2个存储单元电容加相反的逻辑电压来写入数据的，读出则通过分别从2个存储单元电容读位线，再由读出放大器所读出的电位差来读出数据。用图28以及图29来说明此时半导体存储装置的动作。图28是说明存储单元数据读出动作用的图，示出的是强电介质的滞后曲线。图29示出的是动作定时图。
如图28所示，强电介质电容在电场为零时还留有点B以及点E所示的剩余极化。电源断了之后强电介质电容留有的这种剩余极化还可用作非易失性数据。存储单元的数据为“1”时，某2个强电介质电容中的一个处于点B状态，而另一个处于点E状态。存储单元的数据为“0”时，则与上述状态相反，即上述处于点B的电容为点E状态，处于点E的电容为点B状态。
如图29所示，在初始状态位线35、36，字线32、34，单元平板电极39，以及提供读出放大器控制信号ΦS的信号线49处于逻辑电压“L”(低电压)，提供对位线预充电的控制信号ΦP的信号线47处于逻辑电压“H”(高电压)。此状态之后，信号线47首先变为“L”，位线35、36变为浮动状态。接着字线32，单元平板电极39为“H”。这时MOS晶体管31a切换导通，在强电介质电容33a上加电场。再由位线35、36从存储单元30a读出数据。
参照图28说明该位线35、36所读出的电位差。图28所示的连接点M21与点O21的直线L1以及连接点N21与点P21的直线L2，其斜率由位线35、36的寄生电容值决定。该电容值小，斜率的绝对值就小。
读出的数据为“1”时，位线35就从第一存储单元电容(一对强电介质电容33a中的左侧电容)读出数据，第一存储单元电容的状态由点B过渡为点O21。但点O21是第一存储单元电容加电场时从点B向点D这段滞后曲线与直线L1的交点。点M21则为点B在横轴方向上移动了字线32与单元平板电极39逻辑电压为“H”时所产生电场量的点。
而且，位线36从第二存储单元电容(一对强电介质电容33a中的右侧电容)读出数据，第二存储单元电容的状态从点E过渡到点P21。但点P21是第二存储单元电容加电场时从点E向点D这段滞后曲线与直线L2的交点。点N21则为点E在横轴方向上移动了字线32与单元平板电极39逻辑电压为“H”时所产生电场量的点。
这时位线35读出的电位与位线36读出的电位的电位差即为点O21与点P21的电位差Vr21。读出的数据为“0”时，位线35与位线36状态相反，但读出的电位差与上述电位差相同，为Vr21。
接下来，通过使读出放大器控制信号ΦS为“H”，由读出放大器41放大线35与位线36的电位差Vr21，读出数据。由该读出放大器41放大电位差Vr21时，位线35的状态从点O21过渡到点Q21，位线36的状态从点P21过渡到点D。
然后，为了达到数据重新写入状态，使单元平板电极39为“L”。这时，位线35的状态从点Q21过渡到点A，位线36的状态从点D过渡到点E。接下来，使字线32与读出放大器控制信号ΦS为“L”后，再使对位线预充电的控制信号ΦP为“H”。于是，通过使位线35以及位线36为“L”，半导体存储装置便返回初始状态。
就这样来进行数据的写入以及读出动作。
但这种半导体存储装置中，没有在一定读出次数之后限制数据读出的装置，或限制数据重新写入的装置。因此，无法自动地限制在数据提供者与数据使用者之间商定好的数据读出次数，保密不够充分。
本发明的目的在于提供一种具有如下功能的半导体存储装置，即超过预先设定的最大读出次数之后就无法进行正常的数据读出。
本发明半导体存储装置包括以下组成：一对位线；字线；单元平板电极；由MOS晶体管与强电介质电容组成，并与所述位线、所述字线以及所述单元平板电极连接的存储单元；超出预先设定最大读出次数n次再读出时，防止读出与n次以内读出数据相同的数据的防御装置。
这种防御装置的一个较佳形状是改变至少某一位线的位线电容值的电容变动装置。通过这种电容变动装置使第n次读出当中的位线电容值与第n＋1次读出当中的位线电容值有所变动。这时，第n＋1次以后的读出便由于位线电容值变化了，而无法读出正常的数据。
这种防御装置的其它较佳形态则由信号反相装置组成，它使得进行过n次读出以后再写入时的驱动信号的逻辑电压的反相定时与此前的反相定时有所变化。通过这种反相定时的变动，写入与正常数据相反的数据，因而此后读出的是错误的数据。
这种防御装置的又一较佳形态由停止装置组成，该装置在进行过n次读出以后再写入时停止供给驱动信号。这时，通过停止向存储单元提供驱动信号，从n＋1次起就不会有读出动作以及写入动作。
通过象这样设置数据读出动作时产生误动作的装置、破坏正规数据的装置、防止正规数据再写入的装置、或防止正规数据读出的装置，数据提供者与数据使用者之间预先商定好的最大读出次数结束以后便无法读出正确的数据。因此，对于第三者可充分地保密。
图1是本发明第一实施例的电路构成图；
图2是表示图1电路的动作定时；
图3是说明图1电路动作所需的强电介质滞后曲线；
图4是本发明第二实施例的电路构成图；
图5表示图4电路的动作定时；
图6是说明图4电路动作所需的强电介质滞后曲线；
图7是本发明第三实施例的电路构成图；
图8是说明图7电路动作所需的强电介质滞后曲线；
图9是说明本发明第四实施例动作所需的强电介质滞后曲线；
图10是本发明第五实施例的电路构成图；
图11表示图10电路的动作定时；
图12是说明图10电路动作所需的强电介质滞后曲线。
图13是本发明第六实施例的电路构成图；
图14表示图13电路的动作定时；
图15是说明图13电路动作所需的强电介质滞后曲线；
图16表示图13电路的另一动作定时；
图17是说明图13电路另一动作所需的强电介质滞后曲线；
图18是本发明第七实施例的电路构成图；
图19表示图18电路的动作定时；
图20是说明图18电路动作所需的强电介质滞后曲线；
图21表示本发明第八实施例的动作定时；
图22是说明本发明第八实施例动作所需的强电介质滞后曲线；
图23表示本发明第九实施例的动作定时；
图24是说明本发明第九实施例动作所需的强电介质滞后曲线；
图25是本发明第十实施例的电路构成图；
图26是本发明第十一实施例的电路构成图；
图27是现有的半导体存储装置的电路构成图；
图28是说明图27电路动作所需的强电介质滞后曲线；
图29表示图27电路的动作定时。
(实施例1)
图1所示的半导体存储装置包括以下组成：存储单元用N型沟道MOS晶体管Qn00、Qn00B、Qn01、Qn01B、Qn10、Qn10B、Qn11、Qn11B；存储单元用强电介质电容Cs00、Cs00B、Cs01、Cs01B、Cs10、Cs10B、Cs11、Cs11B；字线WL0、WL1；位线BL0、/BL0、BL1、/BL1；单元平板电极CP0、CP1；读出放大器SA0、SA1；信号线LCBC、LVcc、LEQ、LVss、LSAE；限制次数用电容Ct0、Ct1；限制次数用N型沟道MOS晶体管Qnt0、Qnt1；用来调整位线电容的调整用电容Cb00、Cb00B、Cb10、Cb11B；信号控制用N型沟道MOS晶体管Qne0、Qne1、Qne2、Qne2B、Qne3、Qne3B；数据比较用判定电路3；设定限制次数的非易失存储装置4；将设于非易失存储装置中的限制次数与读出次数相减的减法电路5。而且，一对MOS晶体管Qn00、Qn00B(Qn01、Qn01B；Qn10、Qn10B；Qn11、Qn11B)与一对强电介质电容Cs00、Cs00B(Cs01、Cs01B；Cs10、Cs10B；Cs11、Cs11B)构成一个存储单元。
该存储单元的MOS晶体管Qn00的漏极与位线BL0连接，其源极通过强电介质电容Cs00与单元平板电极CP0连接，其栅极与字线WL0连接。而MOS晶体管Qn00B的漏极与位线/BL0连接，其源极通过强电介质电容Cs00B与单元平极电极CP0连接，其栅极与字线WL0连接。与上述存储单元具有相同构成的另一存储单元如图1所示配置于上述存储单元的下方。
限制次数用MOS晶体管Qnt0的漏极与位线BL0连接，其源极通过限制次数用电容Ct0与用作电源电压Vcc的信号线LVcc连接，其栅极与提供控制信号CBC以控制限制次数用MOS晶体管Qnt0的信号线LCBC连接。限制次数用电容Ct0通常处于阻断状态，在进行限制次数以上的读出时变为导通状态。为了这样安排，使限制次数用电容Ct0与MOS晶体管Qnt0串联连接，并将它们插进去与调整用电容Cb00并联。而且使调整用电容Cb00的电容值与调整用电容Cb00B的电容值为大致相等的值。因此，当MOS晶体管Qnt0导通时，位线BL0的电容值比位线/BL0的电容值大。
调整用电容Cb00连接在位线BL0与信号线LVcc之间，而调整用电容Cb00B则连接在位线/BL0与信号线LVcc之间。设置调整该位线电容用的调整用电容Cb00、Cb00B是为了加大存储单元的数据读出电位差，以便该电位差可由读出放大器SA0正确放大。该调整用电容可以采用各种结构的，例如结构为绝缘膜上下形成多晶硅电极的电容、结构为利用MOS晶体管栅极绝缘膜的电容，结构为加长位线的布线长度并利用其对基底电容的电容等。
位线BL0以及位线/BL0做成由均衡信号以及预充电控制信号EQ来均衡和预充电。这里，预充电电位为接地电位。信号控制用MOS晶体管Qne0、Qne2、Qne2B的栅极与信号线LEQ连接。MOS晶体管Qne0漏极和源极分别与位线BL0和位线/BL0连接。MOS晶体管Qne2、Qne2B的漏极分别与位线BL0、/BL0连接，而源极则一起与用作接地电位Vss的信号线LVss连接。而且，位线BL0以及位线/BL0与读出放大器SA0连接。
与上述组成的一列电路组成相同的另一列电路如图1所示，配置于上述一列电路的右侧。读出放大器SA0、SA1与信号线LSAE连接，由读出放大控制信号SAE控制。
信号线LCBC连接着判定读出次数的判定电路3。而且判定电路3连接着存储预定可读出次数的非易失存储装置4，非易失存储装置4又连接着从可读出次数减去实际读出次数的减法电路5。
接下来采用图2以及图3，以由存储单元强电介质电容Cs00、Cs00B读出数据的情况为例说明上述结构的半导体存储装置的动作。另外由强电介质电容Cs00、Cs00B以外的存储单元读出数据的情况也同此动作完全相同。
首先说明限制次数以内的读出方法，即正常动作时由存储单元电容Cs00、Cs00B读出数据的方法。
如图2所示，就初始状态而言，位线BL0、/BL0，字线WL0、WL1，单元平板电极CP0、CP1和信号线LASE设定为逻辑电压“L”(低电压)，信号线LEQ设定为逻辑电压“H”(高电压)。接下来，若信号线LEQ为“L”，位线BL0、/BL0就为浮动状态。接着使字线WL0，单元平板电极CP0为“H”。这时存储单元电容Cs00、Cs00B加有电场，可读出数据。
由图3说明此动作。存储单元的数据为“1”时，存储单元电容Cs00处于剩余极化的点B状态，存储单元电容Cs00B处于剩余极化的点E状态。而存储单元的数据为“0”时，存储单元电容Cs00则处于点E状态，存储单元电容Cs00B处于点B状态。
读出数据为“1”时，位线BL0从存储单元电容Cs00读出数据，由点B过渡到点F。但点F是存储单元电容Cs00加有电场时由点B移向点D的滞后曲线与直线LH1的交点。同时，位线/BL0从存储单元电容Cs00B读出数据，由点E过渡到点H。但点H是存储单元电容Cs00B加有电场时由点E移向点D的滞后曲线与直线LL1的交点。这时，位线BL0与位线/BL0之间读出的电位差为点F与点H的电场差，即电位差Vr1。
读出数据为“0”时，只是位线BL0与位线/BL0间的关系与上述相反，而读出的电位差仍然是电位差Vr1。另外，直线LH1、LL1是使字线WL0以及单元平板电极CP0为逻辑电压“H”时所产生的电场和位线电容决定的直线。
接下来信号线LSAE为逻辑电压“H”的话，就由读出放大器SA0放大位线BL0与位线/BL0读出的数据。这时，位线BL0的状态从点F过渡到点B′，位线/BL0的状态从点H过渡到点D。
接下来由于要处于数据再写入状态，所以使单元平板电极CP0为“L”。这时，位线BL0的状态从点B’过渡到点A，位线/BL0的状态从点D过渡到点E。然后，使字线WL0与信号线LSAE为“L”，信号线LEQ为“H”。再通过使位线BL0与位线/BL0为“L”，返回至初始状态。
这些一系列的动作当中，电位差Vr1必须是可由读出放大器SA0正确放大的电位差。按满足这种条件，来确定与电位差Vr1相关的直线LH1、LL1的斜率。也就是说，直线LH1、LL1的斜率由位线BL0、/BL0的寄生电容值与调整用电容Cb00、Cb00B的电容值加在一起的位线电容值来决定，因而按满足上述条件来确定调整用电容Cb00、Cb00B的电容值。另外，位线BL0以及位线/BL0具有大致相等的寄生电容值。
以下说明读出次数的限制方法。
非易失存储装置4中存储预先设定的可读出次数n。每次进行读出时，由减法电路5将读出进行的次数与非易失存储装置4的限制次数n相减。在读出次数达到n次之前，数据比较用判定电路3将逻辑电压“L”提供给N型沟道MOS晶体管Qnt0的栅极，因而限制次数用电容Ct0未附加在调整用电容Cb00上，所以由上文采用表示直线LH1、LL1与滞后曲线关系的图5所作的说明可知，电位差Vr1能正常读出。
读出次数超过限制次数n为n＋1次时，从判定电路3输出逻辑电压“H”。于是，MOS晶体管Qnt0导通，限制次数用电容Ct0就插进去与调整用电容Cb00并联，造成位线电容值改变，直线LH1变为直线LH2。因此读出数据“1”时，读出的电位差为点G与点H的电场的差，即电位差—Vr2。但点G是直线LH2与点B、D间的滞后曲线的交点。该电位差是与正常读出数据相反的数据，结果就进行数据“0”的读出与写入。也就是正常的数据被破坏。
出于相同的考滤，读出数据“0”时，读出的电位差为点F与点I电场差的电位差Vr3。但是I是直线LL2与点E、D间的滞后曲线的交点。这时，结果就进行正常数据“0”的读出与写入。
读出次数超过n＋2次，存储单元数据就全为“0”，从而不论判定电路3的输出是“H”还是“L”，读出的电位差不外乎是Vr1或Vr3。因而数据”“1”被破坏。
另外，本实施例就与调整用电容Cb00并联配置限制次数用电容Ct0的例子作说明，但也可采用与调整用电容Cb00B并联配置限制次数用电容Ct0的变形例来替代上述配置。这时将是数据“0”被破坏。
本实施例是就采用判定电路3、非易失存储装置4以及减法电路5所组成的控制电路来控制N型沟道MOS晶体管Qnt0的例子作说明，但也可以采用判定电路3、非易失存储装置4以及对读出次数计数的计数电路所组成的控制电路，来取代上述控制电路。这时，通过由判定电路3对非易失存储装置4中设定的限制次数与实际读出的次数进行比较和判定，来控制MOS晶体管Qnt0。
(实施例2)
图4所示的本发明第二实施例是图1所示的第一实施例的变形例。第二实施例的组成与第一实施例组成的不同点在于，与调整用电容Cb01B(Cb11B)并联配置N型沟道MOS晶体管Qnt0B(Qnt1B)和限制次数用电容Ct0B(Ct1B)，而且限制次数用电容Ct0B(Ct1B)与调整用电容Cb01B(Cb11B)的合成电容值设定为与调整用电容Cb01(Cb11)的电容值大致相等。
以下以从存储单元电容Cs00、Cs00B读出为例说明该半导体存储装置数据读出动作。
本实施例中，与第一实施例的情况相反，做成读出次数在限制次数以内时，从判定电路3输出逻辑电压“H”，N型沟道MOS晶体管Qnt0B处于导通状态。因而，在限制次数n以内时，位线BL0和位线/BL0的位线电容值大致相等，按照图5所示的动作定时进行正常的读出动作。也就是说，与第一实施例的情况相同，作为数据读出的是相当于图6所示的点F与点H的电场差的电位差Vr1。
接下来读出次数超过限制次数n为n＋1次时，判定电路3输出逻辑电压“L”，MOS晶体管Qnt0B处于阻断状态。因而限制次数用电容Ct0B处于与位线/BL0断开的状态。这时，读出数据“1”时直线LL1便变成直线LL3，读出的电位差为点F与点K的电场差—Vr4。但点K是直线LL3与滞后曲线的交点。电位差—Vr4与正常读出数据相反，结果就进行数据“0”的读出写入。也即正常的数据被破坏。在读出数据“0”时，直线LH1变为直线LH3，读出的电位差为点J与点H的电场差。但点J是直线LH3，与滞后曲线的交点。这种场合，结果就进行正常的数据“0”读出写入。
读出次数为n＋2次以上的话，存储单元的数据就全部为“0”，因而不论判定电路3的输出是“H”还是“L”，读出的电位差不外乎是差Vr1或差Vr5。也即数据“1”被破坏了。
另外本实施例还可以采用这样一种结构，即限制次数用电容Ct0B、MOS晶体管Qnt0B以及调整用电容Cb01B与位线BL0连接，而调整用电容Cb01与位线/BL0连接。这种场合数据“0”将被破坏。
(实施例3)
图7所示的本发明第三实施例是图1所示的第一实施例的变形例。第三实施例的组成与第一实施例组成的不同之处在于，进一步通过N型沟道MOS晶体管Qnt0B(Qnt1B)使限制次数用电容Ct0B(Ct1B)与位线/BL0(/BL1)连接，与调整用电容Cb00B(Cb10B)并联配置。限制次数用电容Ct0B(Ct1B)的电容值与限制次数用电容Ct0(Ct1)电容值大致相等。
以下以存储单元电容Cs00、Cs00B的读出为例说明该半导体存储装置的数据读出动作。
本实施例的动作定时与图2所示的第一实施例动作定时相同。对于限制次数n以内的读出，判定电路3输出逻辑电压“L”，N型沟道MOS晶体管Qnt0、Qnt0B处于阻断状态。因此，两个限制次数用电容Ct0、Ct0B未与调整用电容Cb00、Cb00B并联连接，所以与第一实施例的场合相同，可正常地读出电位差Vr1。此电位差Vr1是图8所示的点F与点H的电场差。
接下来读出次数超过限制次数n为n＋1次时，判定电路3输出逻辑电压“H”，N型沟道MOS晶体管Qnt0、Qnt0B处于导通状态。因而，两个限制次数用电容Ct0、Ct0B与调整用电容Cb00、Cb00B并联连接。这时，直线LH1、LL1分别变为直线LH4、LL4，读出的是相当于点M与点N电场差的电位差Vr6。但点M是直线LH4与滞后曲线的交点，点N是直线LL4与滞后曲线的交点。电位差Vr6是小得无法由读出放大器SA0正常放大的值，所以，超出n＋1次时无法正常的读出。
(实施例4)
本发明第四实施例的基本构造与图7所示的第三实施例相同。但第四实施例中，限制次数用电容以及调整用电容的电容值设定得N型沟道MOS晶体管Qnt0、Qnt0B(Qnt1、Qnt1B)处于导通状态时，图9所示的直线LH1、LL1的斜率与图8所示的直线LH1、LL1的斜率相同，即直线LH1、LL1具有最佳的倾斜度。
本实施例中与第三实施例的情况相反，当读出次数在限制次数n以内时，从判定电路3输出逻辑电压“H”，N型沟道MOS晶体管Qnt0、Qnt0B处于导通状态。这时，两个限制次数用电容Ct0、Ct0B与调整用电容Cb00、Cb00B并联连接，图9所示的电位差Vr1可正常地读出。
接下来，读出次数超过限制次数n为n＋1次时，从判定电路3输出逻辑电压“L”，N型沟道MOS晶体管Qnt0、Qnt0B处于阻断状态。这时，限制次数用电容Ct0、Ct0B就处于与位线BL0、/BL0断开的状态。而且，直线LH1、LL1分别变为直线LH5、LL5，读出相当于点P与点Q电场差的电位差Vr7。但点P是直线LH5与滞后曲线的交点，点Q是直线LL5与滞后曲线的交点。电位差的值小得无法由读出放大器SA0正常放大，所以超过n＋1次的时候就无法正常读出。
(实施例5)
图10所示的本发明第五实施例相当于第一实施例的组成中去掉限制次数用电容Ct0、Ct1，限制次数用MOS晶体管Qnt0、Qnt1，信号线LCBC，判定电路3，非易失存储装置4以及减法电路5。也就是说，与第一实施例中MOS晶体管Qnt0、Qnt1处于断状态的组成相同。因而，与第一实施例的情况相同，按照图2所示的动作定时从该半导体存储装置的存储单元读出正常的数据。
以下说明读出动作超过读出限制次数n时实现避免读出正常数据的方法。图11示出的是本半导体存储装置在限制次数n次以内最后的读出动作和数据再写入动作。最后的读出动作与图2所示的动作相同。
限制次数n以前的正常再写入动作采用先将字线WL0以及单元平板电极CP0所加的逻辑电压“H”变为逻辑电压“L”，再将信号线LEQ从“L”变为“H”的方法来进行。
可是在规定的第n次读出正确的数据之后就按图11所示的动作进行再写入。首先将信号线LSAE“H”变为“L”，再将信号线LEQ变为“H”。按照此动作，位线BL0和位线/BL0就为“L”。接着单元平板电极CP0上加的“H”变为“L”。
通过这样改变驱动信号的定时，引发状态迁移，即如图12所示，当数据为“1”时，在滞后曲线上从点B经路径1→2→3→4(B→F→B’→D→H→E)过渡到点E。在数据为“0”时，所引发的状态迁移是从点E经路径1’→2’→3’→4’(E→H→D→H→E)返回至点E。因而，全部的存储单元电容均写入“0”，结果是存储单元内的数据被破坏，第n＋1次以后的读出过程中正确的数据读不出。
另外，本实施例驱动信号的定时也可以采用由图1所示的判定电路3，非易失存储装置4以及减法电路5所组成的控制电路进行改变。
(实施例6)
图13所示的本发明第六实施例是图10所示的第五实例的变形例。本实施例与第五实施例的不同之处在于在第五实施例中增加数据线DL、/DL和提供位线选择信号BS0、BS1的信号线LBS0、LBS1。数据线DL通过MOS晶体管Qnd0(Qnd1)与位线BL0(BL1)连接，数据线/DL通过MOS晶体管Qnd0B(Qnd1B)与位线/BL0(/BL1)连接。MOS晶体管Qnd0、Qnd0B的栅极与信号线LBS0连接，MOS晶体管Qnd1、Qnd1B的栅极与信号线LBS1连接。
限制次数n次以前的数据读出动作与第五实施例相同，但进行过第n次读出之后的再写入动作与第五实施例不同。图14示出限制次数n次以内的最后读出动作与数据再写入动作。
如图14所示，读出动作结束后先使信号线LSAE从逻辑电压“H”变为逻辑电压“L”，再通过数据线DL以及数据线/DL将“H”强制性地写入存储单元电容。但此时MOS晶体管Qnd0、Qnd0B(Qnd1、Qnd1B)处于导通状态，因而存储单元写入“H”。然后使单元平板电极CP0从“H”变为“L”。
利用这种动作，引发状态迁移，即如图15所示，数据为“1”时，在滞后曲线上从点B经路径1→2→5→6→7(B→F→B’→A→B)返回至点B。在数据为“0”时，所引发的状态迁移是从点E经路径1’→2’→5’→6’→7’(E→H→D→H→E→A→B)过渡到点B。因而，全部的存储单元电容写入数据“1”，结果是存储单元内的数据被破坏，第n＋1次以后的读出过程当中正确的数据读不出。
作为用于破坏数据的不同方法，除强制性地向存储单元电容写入“H”外，还有强制性地写入“L”的方法。图16示出这时的动作定时，图17示出存储单元电容的状态。
如图16所示，读出动作结束后先使信号线LSAE从“H”变为“L”。再通过数据线DL以及数据线/DL向存储单元电容强制性地写入“L”。然后，使单元平板电极CP0从“H”变为“L”。
利用这种动作，引发状态迁移，即如图17所示，当数据为“1”时，在滞后曲线上从点B经路径1→2→8→9(B→F→B’→D→E)过渡到点E。数据为“0”时，所发生的状态迁移是从点E经路径1’→2’→8’→9’(E→H→D→H→E)返回至点E。因而，全部的存储单元电容都写入数据“0”，结果是存储单元内的数据被破坏。
(实施例7)
图18所示的本发明第七实施例是图13所示的第六实施例的变形例。本实施例与第六实施例的不同之处在于在第六实施例的数据线DL与数据线/DL之间增加数据翻转用电路6。
限制次数n次以前的数据读出动作与第六实施例的场合相同，但进行过第n次读出之后的再写入动作与第六实施例不同。图19示出限制次数n次以内的最后读出动作和数据再写入动作。
如图19所示，读出动作结束后，先使信号线LSAE从逻辑电压“H”变为逻辑电压“L”。接着由翻转用电路6使数据线DL以及数据线/DL的逻辑电压翻转。因此存储单元中写入与原来数据相反的数据。因此存储单元中写入与原来数据相反的数据。然后，使单元平板电极CP0从“H”变为“L”。
由上述动作引发状态迁移，即如图20所示，数据为“1”时，在滞后曲线上从点B经路径1→2→10→11→12(B→F→B’→D→E)过渡到点E。数据为“0”时，所发生的状态迁移是从点E经路径1’→2’→10’→11’→12’(E→H→D→H→E→A→B)过渡到点B。因而，全部的存储单元电容均替换为数据“1”和数据“0”。结果是存储单元内的数据被破坏，第n＋1次以后的读出过程中正确的数据读不出。
(实施例8)
本发明第八实施例的组成与图10所示的第五实施例的组成基本相同。但第八实施例中使其调整用电容的电容值比第五实施例中的调整用电容Cb00、Cb00B的电容值大。因而，位线电容值所决定的图22的直线LH6、LL6的倾斜度比图12的直线LH1、LL1的倾斜度大。
限制次数n次以前的数据读出动作基本上与第五实施例时相同，但进行过第n次读出之后的再写入动作与第五实施例不同。图21示出限制次数n次以内的最后读出动作与数据再写入动作。图22示出此时存储单元的状态变化。
第n次读出动作当中，读出的是相当于点R与点T的电场差的电位差Vr8。但点R是直线LH6与滞后曲线的交点，点T是直线LL6与滞后曲线的交点。此电位差Vr8是正常值。
通过比较图11与图12可知，第n次读出动作以后的再写入动作在字线WL0的逻辑电压从“H”变为“L”后，使单元平板电极的逻辑电压从“H”变为“L”。这样动作的话，就不向存储单元再写入数据。即如图22所示发生状态迁移：当数据为“1”时，从点B经路径13→14→15→1 6(B→R→B″)过渡到点B″。当数据为“0”时，所发生的状态迁移是从点E经路径13′→14′→15′→16′(E→T→D→T→E)返回至点E。
然后，进行第n＋1次读出动作，直线LH6就迁移到直线LH7，所以可读出相当于点S与点T电场之差的电位差Vr9。但点S为直线LH7与滞后曲线的交点。此电位差Vr9的值小得无法由读出放大器放大，无法正常读出。因此，存储单元内的数据被破坏，第n＋1次以后不能正常读出。
(实施例9)
本发明第九实施例的组成与图10所示的第五实施例的组成基本相同。但第9实施例中使其调整用电容的电容值比第五实施例的调整用电容Cb00、Cb00B的电容值小。因而，位线电容值所确定的图24的直线LHA1、LLA1的倾斜度比图12的直线LH1、LL1的倾斜度小。
限制次数n次以前的数据读出动作基本上与第五实施例时相同，但进行过第n次读出之后的再写入动作与第五实施例不同。图23示出超过限制次数n的读出动作和再写入动作。图24示出此时存储单元的状态变化。
第n次读出动作当中读出的是相当于点U1与点V电场差的电位差VrA1。但点U1是直线LHA1与滞后曲线的交点，点V是直线LLA1与滞后曲线的交点。此电位差VrA1是正常值。
通过比较图11与图23可知，第n次读出动作后的再写入动作在字线WL0的逻辑电压从“H”变为“L”之后，使平板电极的逻辑电压从“H”变为“L”。由这种动作引发状态迁移，即如图24所示，数据为“1”时，从点B经路径21→22→23→24(B→U1→B1)过渡到点B1。数据为“0”时，所发生的状态迁移是从点E经路径21′→22′→23′→24′(E→V→D→V→E)返回至点E。
接着，通过进行与第n次动作相同的第n＋1次动作，读出相当于点U2与点V电场差的电位差VrA2，而且点B1过渡到点B2。但点U2是直线LHA2与点D、B1间的滞后曲线的交点。
通过重复这样的读出再写入动作，点B1向点B2、点B3顺序过渡，第m次再写入后到达点Bm，而且给出读出电位差VrAm。于是，当电位差VrAm达到读出放大器可放大的最小电压时，第m＋1次以后的读出就不可能。因此，通过对用以调整位线电容的调整用电容的电容值作适当设定，可以在限制次数n次之后接下来m次之前进行读出再写入动作。在最初难以确定限制次数时，本实施例是有效的。
(实施例10)
图25所示的本发明第十实施例是图10所示的第五实施例的变形例。本实施例与第五实施例的不同之处在于增加了控制单元平板电极与读出放大器用的控制电路。
该控制电路包括以下组成：信号线LSRC、L/SRC；选择是否向存储单元区域提供控制信号的MOS晶体管Qnf0、Qnf1、Qnf2；使加在MOS晶体管Qnf0、Qnf1、Qnf2栅极上的控制信号反相的反相电路7；分别使单元平板电极CP0、CP1以及读出放大器SA0、SA1与接地线导通的MOS晶体管Qng0、Qng1、Qng2。
MOS晶体管Qnf0、Qnf1、Qnf2各自的栅极与信号线LSRC连接，MOS晶体管Qng0、Qng1、Qng2各自的栅极与信号线L/SRC连接。反相电路7连接在信号线LSRC与信号线L/SRC之间。还有数据比较用判定电路3、非易失存储装置4、减法电路5与信号线LSRC串联连接。
限制次数n次以前的数据读出动作与第五实施例时基本相同。即，MOS晶体管Qnf0、Qnf1、Qnf2的栅极所加的信号与MOS晶体管Qng0、Qng1、Qng2栅极所加的信号呈反相状态，MOS晶体管Qnf0、Qnf1、Qnf2处于导通状态时，MOS晶体管Qng0、Qng1、Qng2处于截止状态。因此正常地提供控制信号以控制单元平板电极CP0、CP1以及读出放大器SA0、SA1，半导体存储装置正常地动作。
当存储单元的读出次数超过非易失存储装置4存储的限制次数n次时，由判定电路9输出控制信号，使MOS晶体管Qnf0、Qnf1、Qnf2处于截止状态，MOS晶体管Qng0、Qng1、Qng2处于导通状态。因此，停止供给控制信号，且单元平板电极CP0、CP1以及信号线LSAE接地，存储单元不能读出和写入。这时存储单元电容Cs00、Cs00B、Cs01、Cs01B、Cs10、Cs10B、Cs11、Cs11B的电荷不迁移，虽处于存储有正确数据的状态，但无法读出和写入。
(实施例11)
图26所示的本发明第十一实施例的组成是图25所示的第十实施例的变形例。本实施例的组成与第十实施例组成的不同之处在于，不是增加用以控制单元平板电极与读出放大器的控制电路，而是增加用以控制字线与单元平板电极的控制电路。
字线WL0、WL1通过MOS晶体管Qnh0、Qnh1与信号线LSRC连接，并通过MOS晶体管Qni0、Qni1与信号线L/SRC连接。
限制次数n以前的数据读出动作与第十实施例时基本相同。即，MOS晶体管Qnf0、Qnf1、Qnh0、Qnh1栅极所加的信号与MOS晶体管Qng0、Qng1、Qni0、Qni1栅极所加的信号呈反相状态，MOS晶体管Qnf0、Qnf1、Qnh0、Qnh1处于导通状态时，MOS晶体管Qng0、Qng1、Qni0、Qni1处于截止状态。因此，正常地提供控制信号以控制字线WL0、/WL1以及单元平板电极CP0、CP1，半导体存储装置正常地动作。
当存储单元的读出次数超过非易失存储装置4存储的限制次数n次时，由判定电路3输出控制信号，使MOS晶体管Qnf0、Qnf1、Qnh0、Qnh1处于截止状态，MOS晶体管Qng0、Qng1、Qni0、Qni1处于导通状态。因此，停止提供控制信号，而且字线WL0、/WL1以及单元平板电极CP0、CP1接地，存储单元不能读出和写入。这时，存储单元电容Cs00、Cs00B、Cs01、Cs01B、Cs10、Cs10B、Cs11、Cs11B的电荷不迁移，虽处于存储有正确数据的状态，但无法读出和写入。
本发明不言而喻，除以上说明的实施例1—11以外还有种种变形例。例如，上述实施例中揭示的是每个存储单元由两个MOS晶体管与两个强电介质电容组成，但每个存储单元由一个MOS晶体管与一个强电介质电容组成的半导体存储装置也属于本发明的范围。而且，当超过预先设定的读出次数而设法使之无法读出的控制电路中，也可以采用对读出次数加以计数的计数电路，来代替上述实施例中揭示的减法电路。
因而，囿于本发明实质以及范围内的变形例都是为权利要求书所涵盖的方案。
Claims (17)
1. 一种半导体存储装置，其特征在于包括：
一对位线；
字线；
单元平板电极；
由MOS晶体管和强电介质电容组成，并与所述位线、所述字线以及所述单元平板电极连接的存储单元；
当超过预先设定的最大读出次数读出时，防止读出与所述最大读出次数以内读出时的读出数据相同的数据的防御装置。
2. 如权利要求1所述的半导体存储装置，其特征在于所述防御装置包括改变至少一根所述位线的位线电容值的变动装置。
3. 如权利要求2所述的半导体存储装置，其特征在于所述变动装置包括：与至少一根所述位线连接的限制次数用开关元件；与该限制次数用开关元件连接的限制次数用电容。
4. 如权利要求3所述的半导体存储装置，其特征在于当所述限制次数用开关元件处于导通状态时，一根所述位线的位线电容值与另一根所述位线的位线电容值不同。
5. 如权利要求3所述的半导体存储装置，其特征在于所述位线分别还连接有用以调整位线电容值的调整用电容，当所述限制次数用开关元件处于导通状态时，两根所述两根位线的位线电容值相等。
6. 如权利要求3所述的半导体存储装置，其特征在于两根所述位线分别连接有所述限制次数用开关元件，所述限制次数用开关元件处于导通状态时的位线电容值与所述限制次数用开关元件处于阻断状态时的位线电容值不同。
7. 如权利要求2所述的半导体存储装置，其特征在于增加与所述变动装置连接的控制装置，此控制装置包括以下组成：从所述最大读出次数减去实际读出次数的减法电路；存储所述减法电路所减出的读出次数的存储装置；判定由所述存储装置读出的减法运算后的读出次数的判定电路。
8. 如权利要求1所述的半导体存储装置，其特征在于所述防御装置包括信号反相装置，它使所述最大读出次数的读出结束以后写入时提供给所述存储单元的驱动信号中至少有一个其逻辑电压反相定时改变为最大读出次数的读出以前写入时驱动信号的逻辑电压反相定时。
9. 如权利要求8所述的半导体存储装置，其特征在于所述信号反相装置包括：使两根所述位线的逻辑电压相同后，再使所述单元平板电极的逻辑电压反相的装置。
10. 如权利要求9所述的半导体存储装置，其特征在于所述使位线逻辑电压相同的装置包括：由对所述位线预充电用的控制信号使一根所述位线的逻辑电压反相的装置。
11. 如权利要求9所述的半导体存储装置，其特征在于增加通过开关元件分别与所述位线连接的数据线，所述使位线逻辑电压相同的装置包括：由所述数据线向两根所述位线提供相同逻辑电压的装置。
12. 如权利要求8所述的半导体存储装置，其特征在于所述信号反相装置包括：分别使两根所述位线的逻辑电压反相后，再使单元平板电极的逻辑电压反相的装置。
13. 如权利要求8所述的半导体存储装置，其特征在于增加与所述信号反相装置连接的控制装置，此控制装置包括以下组成：从所述最大读出次数减去实际读出次数的减法电路；存储所述减法电路减出的读出次数的存储装置；判定由所述存储装置读出的减法运算后的读出次数的判定电路。
14. 如权利要求1所述的半导体存储装置，其特征在于所述防御装置包括：当所述最大读出次数的读出结束后再写入或读出时，停止向所述存储单元提供驱动信号的停止装置。
15. 如权利要求14所述的半导体存储装置，其特征在于还增加与所述位线连接的读出放大器，所述停止装置包括：分别与所述单元平板电极以及所述读出放大器连接的开关元件；分别使所述单元平板电极以及所述读出放大器通过所述开关元件接地的接地装置。
16. 如权利要求14所述的半导体存储装置，其特征在于所述停止装置包括以下组成：分别与所述字线以及所述单元平板电极连接的开关元件；使所述字线以及所述单元平板电极通过所述开关元件接地的接地装置。
17. 如权利要求14所述的半导体存储装置，其特征在于增加与所述停止装置连接的控制装置，该控制装置包括以下组成：从所述最大读出次数减去实际读出次数的减法电路；存储所述减法电路减出的读出次数的存储装置；判定由所述存储装置读出的减法运算后的读出次数的判定电路。
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