CN1658393A - 包括高压晶体管的非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种非易失性存储器件，其包括单元阵列，该单元阵列具有字线和位线。将行译码器连接到该字线并将其配置为向该字线施加字线电压。将第一高压晶体管连接到该行译码器并将配置其控制该字线电压。将读/写电路连接到该位线并配置其向位线施加位线电压。将第二高压晶体管连接到该读/写电路并配置其控制位线电压，使得当第一字线电压与第一位线电压相同时第二高压晶体管每一单位沟道宽度的饱和电流输出大于第一高压晶体管。本发明还提供了相关的制造非易失性存储器件的方法。

Description

包括高压晶体管的非易失性存储器件及其制造方法
优先权要求
本申请和2004年2月17日提交的韩国专利申请No.2004-10463有关并要求其优先权，在此将其公开引入以做参考，如同在此全文阐述一般。
技术领域
本发明涉及半导体器件及其制造方法，尤其涉及非易失性存储器件及其制造方法。
背景技术
非易失性存储器件，例如闪速存储器件，能够在半导体器件断电的时候存储数据。闪速存储器件的存储单元可以包括电隔离的浮置栅极、衬底上分别在浮置栅极的第一和第二侧的源极和漏极区域、以及被配置为控制该浮置栅极的控制栅极。典型地，闪速存储器存储单元的阈值电压取决于存储在该浮置栅极中的电荷量。通过感测因阈值电压差值引起的闪速存储器存储单元的单元电流的变化量可以检测出闪速存储器存储单元中存储的数据。
当向闪速存储器存储单元写和/或从其中擦除数据时，典型地使用相对于电源电压Vcc的高电压。在写和/或擦除操作中，通过隧穿环绕浮置栅极的绝缘层可以将电荷注入该浮置栅极或从该浮置栅极中抽出。
典型地，闪速存储器存储单元的控制栅极电连接至字线且闪速存储器存储单元的漏极区域电连接至位线。该字线电连接至行译码器且该位线电连接至读/写电路。可以配置行译码器以选择多条字线中的一条且可以向被选择的字线施加字线电压。字线电压为施加到字线用于执行写、读和/或擦除操作的电压。配置读/写电路使之选择多条位线中的一条并可以向被选择的位线施加位线电压。位线电压为施加到位线用于执行写、擦除和/或读操作的电压。此外，该读/写电路同样电连接至被选择的字线和被选择的位线，可以通过被选择的位线输出闪速存储器存储单元的数据。该行译码器典型地包括至少一个第一高压晶体管，其被配置为控制字线电压，而读/写电路典型地包括至少一个第二高压晶体管，其被配置为控制位线电压。
在传统闪速存储器件中，第一高压晶体管能够承受字线电压。换言之，第一高压晶体管应具有能够承受该字线电压的击穿特性。与此类似，第二高压晶体管能够承受位线电压。此外，为了保证闪速存储器件的读出裕量，第二高压晶体管可以具有充分高的输出电流。通过向选定的位线提供充分大的电流，就有可能感测到提供给选定的位线的电流随存储在选定单元中的数据的变化量。
随着半导体器件的速度持续增大，第二高压晶体管的输出电流量可能变得更加难以保持。此外，随着半导体器件集成度更高，非易失性存储器件也获得了更高度的集成。
发明内容
本发明的一些实施例提供了包括具有字线和位线的单元阵列的非易失性存储器件。将行译码器连接到该字线并将其配置为向该字线施加字线电压。将第一高压晶体管连接到该行译码器并配置其控制该字线电压。将读/写电路连接到该位线并配置其向位线施加位线电压。将第二高压晶体管连接到该读/写电路并配置其控制位线电压，使得当第一字线电压与第一位线电压相同时第二高压晶体管每一单位沟道宽度的饱和电流输出大于第一高压晶体管。
在本发明的另外的实施例中，可以进一步配置该行译码器使其在写、擦除与/和读模式中向字线施加字线电压。可以进一步配置该读/写电路使其在写、擦除和/或读模式中向位线施加位线电压。在本发明的某些实施例中，位线电压的绝对值的最大值可以小于字线电压的绝对值的最大值且位线电压的绝对值的最大值可以大于电源电压。
在本发明的进一步的实施例中，可以提供集成电路衬底。第一高压晶体管可以包括依次堆叠在所述集成电路衬底上的第一高压栅极绝缘层和第一高压栅极。第一源极区域可以在该集成电路衬底上在第一高压栅极的第一侧，而第一漏极区域可以在该集成电路衬底上在第一高压栅极的第二侧提供。第一源极区域和第一漏极区域可以具有第一低浓度扩散层和第一高浓度扩散层。第二高压晶体管可以包括依次堆叠在所述集成电路衬底上的第二高压栅极绝缘层和第二高压栅极。第二源极区域可以在该集成电路衬底上在第二高压栅极的第一侧提供。第二漏极区域可以在该集成电路衬底上在第二高压栅极的第二侧提供。第二源极区域和第二漏极区域可以具有第二低浓度扩散层和第二高浓度扩散层。第二低浓度扩散层的宽度可以比第一低浓度扩散层的宽度窄。
在本发明的有些实施例中，可以在第一高压栅极的侧壁上提供第一间隔器。可以在第二高压栅极的侧壁上提供第二间隔器。第一和第二低浓度扩散层的宽度可以比第一和第二间隔器的宽度宽。
在本发明的另一些实施例中，可以在第一高压栅极的侧壁上提供第一间隔器，且在第二高压栅极的侧壁上提供第二间隔器。第一低浓度扩散层的宽度可以比第一间隔器的下表面的宽度宽。第二低浓度扩散层可以与第二间隔器的下表面对准。
在本发明的另外一些实施例中，可以在第一高压栅极的侧壁上提供第一间隔器，且在第二高压栅极的侧壁上提供第二间隔器。第一间隔器的下表面的宽度可以比第二间隔器的下表面的宽度宽。第一和第二低浓度扩散层可以和第一和第二间隔器的下表面对准。
在本发明的有些实施例中，第二高压栅极绝缘层可以比第一高压栅极绝缘层薄。本发明的某些实施例进一步包括依次堆叠在该集成电路衬底上的低压栅极绝缘层和低压栅极。第三源极区域可以在该集成电路衬底上在低压栅极的第一侧提供。第三漏极区域可以在该集成电路衬底上在低压栅极的第二侧提供。第三源极区域和第三漏极区域可以具有第三低浓度扩散层和第三高浓度扩散层。第二低浓度扩散层的宽度可以比第三低浓度扩散层的宽度宽。第一高压晶体管可以包括依次堆叠在所述集成电路衬底上的第一高压栅极绝缘层和第一高压栅极。第二高压晶体管可以包括依次堆叠在所述集成电路衬底上的第二高压栅极绝缘层和第二高压栅极。第二高压栅极绝缘层可以比第一高压栅极绝缘层薄。
尽管以上主要参照非易失性存储器件对本发明进行了描述，本说明书还提供了制造非易失性存储器件的方法。
附图说明
图1为依据本发明的某些实施例的非易失性存储器件的电路图。
图2A为示出依据本发明另外一些实施例的非易失性存储器件的截面图。
图2B为示出依据本发明另外一些实施例的非易失性存储器件的截面图。
图2C为示出依据本发明的一些实施例的非易失性存储器件的截面图。
图3A到3C为示出图2A所示的非易失性存储器件的制作过程中的处理步骤的截面图。
图4A到4C为示出图2B所示的非易失性存储器件的制作过程中的处理步骤的截面图。
图5A到5C为示出图2C所示的非易失性存储器件的制作过程中的处理步骤的截面图。
图6为示出依据本发明的一些实施例的非易失性存储器件的截面图。
图7A到7B为示出图6所示的非易失性存储器件的制作过程中的处理步骤的截面图。
具体实施方式
下文参照附图对本发明做更为充分的介绍，附图中示出了本发明的示范性实施例。然而，本发明可以以多种不同形式实施，不应被解释为仅限于此处所述的实施例。相反，提供这些实施例是为了使本说明书透彻和完整，并且充分将本发明的范围传达给本领域的普通技术人员。附图中，为清晰起见可能会放大层和区域的尺寸和相对大小。应当理解，当称一个元件或一层在另一元件或层“上”、“连接到”或“耦合到”其上时，它可以直接在、连接到或耦合到另一元件上或层上，或者还可能有中间元件或层。相反，当称一个元件“直接在”、“直接连接到”或“直接耦合到”另一个元件或层上时，不存在中间元件或层。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。整个说明书中相同的数字指代相同的元件。
应当理解，虽然这里使用术语“第一”和“第二”描述各种区域、层和/或部分，这些区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个区域、层或部分与另一个区域、层或部分区别开。因此，在不背离本发明的精神的前提下，下面讨论的第一区域、层或部分可以被称为第二区域、层或部分，同样，第二区域、层或部分可以被称为第一区域、层或部分。
此外，此处可以使用相对性术语，例如“下”或“底部”和“上”或“顶部”描述一个元件和另一个元件之间的关系，如附图所示。应当理解，相对性术语是用来概括除附图所示方向之外的器件的不同方向的。例如，如果将附图中的器件反过来，被描述为在其他元件“下”侧的元件将会朝向其他元件的“上”侧。因此，依据附图的特定方向，示范性术语“下”能够概括“下”和“上”两种方向。类似地，如果一副附图中的器件翻转过来，被描述为“在”其他元件“之下”或“下面”的元件将会在其他元件的“上方”。因此，示范性术语“在之下”或“在下面”能够概括上方和下方两种方向。
这里参照截面图描述本发明的实施例，这些图为本发明理想化实施例的示意图。因而，举例来说，由制造技术和/或公差引起的插图形状的变化是可能发生的。因此，本发明的实施例不应被解释为仅限于此处示出的区域的特定形状，而是包括由，例如制造引起的形状偏差在内。例如，典型地，被展示为长方形的注入区域在其边缘处将具有圆的或曲线的特点和/或注入浓度的梯度，而不是从注入区域到非注入区域的双态变化。同样，通过注入形成的掩埋区域可能会在该掩埋区域和经由其进行注入的表面之间的区域中带来一些注入。因此，附图所示的区域实质上是示意性的，它们的形状并非要展示器件区域的精确形状，并非要限制本发明的范围。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，单数形式“一(a)”、“一(an)”和“该(the)”均同时旨在包括复数形式。需要进一步理解的是，术语“包括(comprise)”，当在本说明书中使用时，指定了所述特性、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特性、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
除非另行定义，此处使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。进一步应当理解的是，诸如通用词典中所定义的术语，除非此处加以了明确定义，应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
现在将参照图1到7B讨论本发明的实施例。现在参照图1，下面将讨论依据本发明的某些实施例的非易失性存储器件的等效电路。依据本发明的某些实施例的非易失性存储器件可能是，例如NOR型非易失性存储器件，如图1所示。
如图1所示，依据本发明的某些实施例的非易失性存储器件包括单元阵列区域200、行译码器210、读/写电路220和低压电路230。该单元阵列区域200包括多个非易失性存储单元150，非易失性存储单元150以行列矩阵的形式排列。如图1进一步示出的，在单元阵列区域200中排列了多条字线WL和多条位线BL。该多条字线WL和多条位线BL分别沿着行方向和列方向排列成直线。该非易失性存储单元150包括控制栅极CG、存储节点SN、源极区域S和漏极区域D。
存储节点可以是电隔离的，电荷可以存储其中。在本发明的某些实施例中，存储节点SN可以是，例如，浮置栅极，因此所存储的电荷可以是自由电荷。在本发明的另一些实施例中，该存储节点SN可以是，例如，含有大量深能级陷阱的陷阱绝缘层。电荷可以存储在该深能级陷阱中。此外，在本发明的某些实施例中，该非易失性存储单元150可以是，举例来说，能够存储几个比特数据的多级存储单元。在本发明的这些实施例中，该非易失性存储单元150能够根据存储在存储节点SN中的电荷量存储几个比特的数据。
如图1进一步所示，该非易失性存储单元150的控制栅极CG电连接至字线WL，漏极区域D电连接至位线BL而源极区域S连接至源极线SL。源极线SL可以大体上与字线WL平行。排列在每一行方向中的每一非易失性存储单元150可以共接到一条字线WL和一条源极线上，而排列在每一列方向中的每一非易失性存储单元150可以共接到一条位线BL上。
行译码器210电连接至字线WL。行译码器210选择字线WL中的一条并向选定的字线WL施加字线电压。字线WL的电压被定义为在非易失性存储单元150中执行的写、擦除和/或读闪速存储器件的操作中向选定的字线施加的电压。根据本发明的某些实施例，用于写和擦除操作的字线电压的绝对值至少大于非易失性存储器件的电源电压。如图1所示，行译码器210包括第一高压晶体管160a，该第一高压晶体管160a经配置用于控制具有高电压的字线电压。在本发明的某些实施例中，行译码器210可以包括多个第一高压晶体管160a。第一高压晶体管160a的一部分连接到字线WL。
读/写电路220连接至位线BL并经配置使之选择位线BL中的一条并向被选择的位线BL施加位线电压。位线电压被定义为在非易失性存储单元150中执行的写、擦除和/或读非易失性存储器件的操作中向选定的位线BL施加的电压。在本发明的某些实施例中，在写和擦除操作中使用的位线电压的绝对值至少大于非易失性存储器件的电源电压。如图1所示，读/写电路220包括第二高压晶体管160b，其被配置以控制位线电压。
在本发明的某些实施例中，用于控制第二高压晶体管160b的位线电压的绝对值的最大值低于用于控制第一高压晶体管160a的字线电压的绝对值的最大值。因此，当向第一和第二高压晶体管160a和160b施加同样的栅极电压时，第二高压晶体管160b的每一单位沟道宽度的饱和电流输出可能会比第一高压晶体管160a的每一单位沟道宽度的饱和电流大。
如图1所进一步示出的，读/写电路220可以包括多个第二高压晶体管160b。读/写电路220可以进一步包括连接到位线BL的通道栅极PG、经配置用以选择通道栅极PG的列译码器CD、经配置用以放大由通道栅极PG输出的数据的读出放大器SA、以及经配置用以施加用于位线BL的写操作的位线电压的写驱动电路WD。通道栅极PG包括第二高压晶体管160b。不过，在本发明的某些实施例中，第二高压晶体管160b可以包含在列译码器CD或写驱动电路WD中。
低压电路230包括低压晶体管160c。在本发明的某些实施例中，行译码器210和读/写电路220二者都可以包括低压晶体管160c。在本发明的某些实施例中，低压晶体管160c可以由非易失性存储器件的电源电压驱动。在本发明的另一些实施例中，低压晶体管160c可以由低于非易失性存储器件的电源电压的电压驱动。
现在将要讨论该非易失性存储器件的工作。特别地，在非易失性存储器件的写操作期间，行译码器210选择字线WL中的一条并向选定的字线WL施加写字线电压。该写字线电压的绝对值大于非易失性存储器件的电源电压的绝对值。在本发明的某些实施例中，该写字线电压可以为大约10V或者任何相对于电源电压高的电压。读/写电路220选择位线BL中的一条并向选定的位线BL施加写位线电压。该写位线电压的绝对值大于电源电压的绝对值。该写位线电压可以为约5V，该值低于写字线电压。写位线电压大于电源电压，还可以为任何低于写字线电压的高压。分别向非易失性存储器的井状区域和源极区域施加编程反向偏压和地电压，这两个区域被连接至选定的字线WL和选定的位线BL。编程反向偏压可以为约0.5V。数据存储在由选定的字线WL和选定的位线BL所选择的存储单元中。此时，可以通过，例如热载流子注入法将数据存储在选定的存储单元150中。换言之，由于写位线电压的原因，在选定的存储单元150的漏极区域D的周围由热载流子产生电荷。电荷通过写字线电压建立起选定的存储单元150的隧道绝缘层并被注入到存储节点SN中。
在选定的存储单元150的擦除操作期间，行译码器210向选定的字线WL施加擦除字线电压。选定的存储单元150的井区被施加以擦除反向偏压。此时，选定的存储单元150的选定的位线BL和源极区域是浮动的。该擦除字线电压具有大于非易失性存储器件的电源电压的绝对值。例如，擦除字线电压可以为约11V。该擦除反向偏压也具有大于非易失性存储器件的电源电压的绝对值。在本发明的某些实施例中，擦除偏压的绝对值低于擦除字线电压的擦除偏压的绝对值。例如，擦除反向偏压可以为约6V。既然选定的位线BL是浮动的，就可以通过擦除偏压对其升压。这样，选定的存储单元150的存储节点SN中的电荷创建了隧道绝缘层以便将存储节点SN的电荷排入井区。从而，电荷能够利用，例如Fowler-Nordheim方法建立起隧道绝缘层。
在选定的存储单元150的读操作期间，行译码器210向选定的字线WL施加读字线电压。读/写电路220施加读位线电压以向选定的位线BL提供参考电流。读字线电压的数值介于释放存储节点SN中的电荷时选定的存储单元150的阈值电压和存储存储节点SN的电荷时选定的存储单元150的阈值电压之间。在本发明的某些实施例中，读位线电压低于字线电压的绝对值的最大值。例如，读位线电压可以是，例如等于电源电压或者电源电压的一半。因此，根据是否存储了选定的存储单元150的数据，读出放大器SA感测提供给选定的位线BL的参考电流的变化量以便读出选定的存储单元150的数据。
如上所述，在图1的非易失性存储器件中，受第二高压晶体管160b控制的位线电压的绝对值的最大值大于电源电压的绝对值的最大值且低于第一高压晶体管160a的绝对值的最大值。当向位线和字线施加同样的栅极电压时，第二高压晶体管160b的每一单位沟道宽度的饱和电流输出比第一高压晶体管160a的每一单位沟道宽度的饱和电流输出大。因此，依据本发明的实施例的存储器件的读操作的读出裕量和速度就可能得到改善。换言之，当施加比字线电压的最大值相对较低的栅极电压时，第二高压晶体管160b与第一高压晶体管160a相比，能够输出大量的饱和电流。因此，依据本发明的某些实施例的读/写电路220能够在读操作中提供充足的参考电流，从而能够改善存储器件的读出裕量。尤其是，在非易失性存储单元150为多级存储单元的本发明的实施例中，读出裕量的改善效果是明显的。此外，由于读/写电路220能够因第二高压晶体管160b的大量的饱和电流而迅速生成参考电流，因而有可能提供高速非易失性存储器件。第一和第二高压晶体管160a和160b具有能够承受字线电压和位线电压的绝对值的最大值的结构。此外，由于第二高压晶体管160b相对高的饱和电流的原因，第二高压晶体管160b可以具有相对第一高压晶体管160a有着较小平面面积的结构。这样一来，有可能改善非易失性存储单元的读出裕量并有可能提供能够高速工作的高度集成的非易失性存储器件。
现在参考图2A，下面将讨论示出依据本发明的某些实施例的非易失性存储器件的横截面。第一高压区域、第二高压区域和低压区域分别用附图标记“a”、“b”和“c”表示。如图1和2A所示，衬底100包括第一高压区域(a)、第二高压区域(b)和低压区域(c)。第一高压晶体管160a设于第一高压区域(a)中，第二高压晶体管160b设于第二高压区域(b)中，而低压晶体管160c设于低压区域(c)中。在本发明的某些实施例中，第一高压区域(a)设于行译码器210中，第二高压区域(b)设于读/写电路220中，而低压区域(c)可以设于行译码器210或读/写电路220中。
晶体管160a、160b和160c可以是，例如，负沟道金属氧化物半导体(NMOS)晶体管或者正沟道金属氧化物半导体(PMOS)晶体管。此外，行译码器210可以包括NMOS型第一高压晶体管160a和PMOS型第二高压晶体管160b。与此类似，读/写电路220可以包括NMOS型第二高压晶体管160b和PMOS型第二高压晶体管160b。低压电路230也可以包括NMOS型低压晶体管160c和PMOS型低压晶体管160c。
第一高压晶体管160a包括第一高压栅极图案110a和第一源/漏极区域120a。第一高压栅极图案110a设于第一高压区域(a)的衬底100上，第一源/漏极区域120a设于衬底100上第一高压栅极图案110a的两侧上。高压栅极图案110a包括依次堆叠的第一高压栅极绝缘层105a、第一高压栅极107a和第一覆盖图案109a。第一源/漏极区域120a包括第一低浓度扩散层112a和第一高浓度扩散层118a。第一源/漏极区域120a可以具有轻掺杂漏极(LDD)结构。当开启第一高压晶体管160a时，第一低浓度扩散层112a被连接至第一高压栅极图案160a下的第一高压沟道区域。第一高浓度扩散层118a从第一高压栅极图案110a隔离开，隔离宽度为位于第一高压栅极图案110a和第一高浓度扩散层118a之间的第一低浓度扩散层的第一宽度W1。
如图2A所进一步示出的，第二高压晶体管160b包括设在第二高压区域(b)的衬底100上的第二高压栅极图案110b和设在衬底100上在第二高压栅极图案110b两侧的第二源/漏极区域120b。第二高压栅极图案110b包括依次堆叠的第二高压栅极绝缘层105b、第二高压栅极107b和第二覆盖图案109b。第二源/漏极区域120b包括第二低浓度扩散层112b和第二高浓度扩散层118b。第二源极和漏极区域120b可以具有LDD结构。当开启第二高压晶体管160b时，第二低浓度扩散层112b被电连接至第二高压栅极图案110b之下的第二高压沟道区域。第二高压沟道区域的长度可以与第一高压沟道区域相同。第二高浓度扩散层118b与第二高压栅极图案110b隔离开，隔离宽度最多达位于第二高压栅极图案110b和第二高浓度扩散层118b之间的第二低浓度扩散层的第二宽度W2。
在本发明的某些实施例中，第一高压栅极绝缘层105a的厚度可以与第二高压栅极绝缘层105b的厚度相同。第一和第二高压栅极绝缘层105a和105b可以比低压栅极绝缘层103a厚。
第一低浓度扩散层112a和第二低浓度扩散层112b掺有同种类型的杂质。第一和第二低浓度扩散层112a和112b的杂质浓度也可以是相同的。与此类似，第一和第二高浓度扩散层118a和118b掺有同种类型的杂质且第一高浓度扩散层的浓度也可以与第二高浓度扩散层118b的浓度相同。
在本发明的某些实施例中，第二低浓度扩散层112b的宽度W2可以比第一低浓度扩散层112a的宽度窄。因此，第二高压晶体管160b的每一单位沟道宽度的饱和电流可以比第一高压晶体管160a的每一单位沟道宽度的饱和电流大。第一低浓度扩散层112a在第一高压沟道区域和第一高浓度扩散层118b之间起到了电阻的作用，而第二低浓度扩散层在第二高压沟道区域和第二高浓度扩散层118b之间起到了电阻的作用。第二低浓度扩散层112b的宽度W2比第一低浓度扩散层112a的宽度窄，因此，有可能输出比第一高压晶体管160a大的饱和电流。结果，可以改善非易失性存储器件的读出裕量。
由于第二低浓度扩散层112b的宽度W2可以较窄，因此可以减少第二高压晶体管160b的平面面积。由于大的饱和电流的缘故，第二高压沟道区域的宽度可以比第一高压沟道区域的宽度窄。因此，有可能通过减小依据本发明某些实施例的非易失性存储器件的读/写电路220的平面面积提供高度集成的非易失性存储器件。
由于第二低浓度扩散层112b的宽度W2减小了，第二源/漏极区域120b之间的击穿电压可以比第一源/漏极区域120a的击穿电压低。不过，能够施加到第二高压晶体管160b上的位线电压的绝对值的最大值比第一高压晶体管低，因此第二高压晶体管160b可以承受较高的位线电压。击穿电压可能相当于施加到漏极区域且在关闭的晶体管的源/漏极区域之间引起击穿现象的电压。
如图2A所进一步示出的，低压晶体管160c包括低压区域(c)的衬底100上的低压栅极图案110c和形成在衬底100上的低压栅极图案110c两侧的第三源/漏极区域120c。低压栅极图案110c包括依次堆叠在衬底上的低压栅极绝缘层103a、低压栅极107c和第三覆盖图案109c。第三源/漏极区域第三源/漏极区域120c包括第三低浓度扩散层112c和第三高浓度扩散层118c，按照从低压栅极图案110c的侧壁开始的顺序安排它们。第三高浓度扩散层118c从低压栅极图案110c隔离开多达第三宽度W3的距离。可以将第三宽度W3定义为位于低压栅极图案110c和第三高浓度扩散层118c之间的第三低浓度扩散层112c的宽度。在本发明的某些实施例中，第一和第二低浓度扩散层112a和112b的第一和第二宽度W1和W2可以分别比第三低浓度扩散层112c的宽度W3宽。换言之，第二低浓度扩散层的第二宽度W2可以比第三低浓度扩散层112c的第三宽度W3宽，而可以比第一低浓度扩散层112a的第一宽度W1窄。低压栅极图案110c之下的低压沟道区域的长度可以比第一和第二高压沟道区域的长度短。
第一、第二和第三间隔器117a、117b和117c分别设在第一高压栅极图案110a、第二高压栅极图案110b和低压栅极图案110c的两个侧壁上。第一、第二和第三间隔器117a、117b和117c的邻近衬底100的下表面的宽度可以基本上相等。此时，第三低浓度扩散层112c对准第三间隔器117c的下表面。因此，第一和第二低浓度扩散层112a和112b的第一宽度和第二宽度W1和W2分别比第一和第二间隔器117a和117b的下表面的宽度宽。
现在参考图2B，下面将讨论示出依据本发明的另一些实施例的非易失性存储器件的横截面。同样的标记指代关于图2A所讨论的同样的元件，因此，不会在此详细讨论其。如图2B所示，第一、第二和第三间隔器122a、122b和122c分别设在第一高压栅极图案110a、第二高压栅极图案110b和低压栅极图案110c的两个侧壁上。第一低浓度扩散层112a的第一宽度W1比第一间隔器122a的下表面的宽度宽。此外，第二低浓度扩散层112b对准第二间隔器122b的下表面，且第三低浓度扩散层112c对准第三间隔器122c的下表面。第一和第二间隔器122a和122b的下表面的宽度相等，且第一和第二间隔器122a和122b的下表面的宽度比第三间隔器122c的下表面的宽度宽。
现在参考图2C，下面将讨论示出依据本发明的另一些实施例的非易失性存储器件的横截面。同样的标记指代关于图2A所讨论的同样的元件，因此，不会在此详细讨论其。如图2C所示，第一、第二和第三间隔器136a、136b和136c分别设在第一高压栅极图案110a、第二高压栅极图案110b和低压栅极图案110c的两个侧壁上。此时，第一、第二和第三低浓度扩散层112a、112b和112c对准第一、第二和第三间隔器136a、136b和136c的下表面。第一间隔器136a的下表面的宽度比第二和第三间隔器136b和136c的下表面的宽度宽。第二间隔器136b的下表面的宽度比第一间隔器136a的窄且比第三间隔器136c的下表面的宽度宽。
图3A到3C为示出图2A所示的依据本发明的实施例的非易失性存储器件的制作过程中的处理步骤的截面图。现在参考图3A，在包括第一高压区域(a)、第二高压区域(b)和低压区域(c)的衬底100上形成第一绝缘层102。第一绝缘层102可以包括，例如氧化硅层，如热氧化层。在形成第一绝缘层102之前，在衬底100上形成限定有源区域的器件隔离层(未示出)。
有选择地除去第一绝缘层102以暴露低压区域(c)的衬底100。第一绝缘层102可以保留在第一和第二高压区域(a)和(b)的衬底100上。
在衬底100的表面上形成第二绝缘层103。在第一和第二高压区域(a)和(b)的衬底100上形成第一和第二绝缘层102和103。第一和第二绝缘层102和103可以为高压绝缘层105。形成在低压区域(c)的衬底100上的第二绝缘层103可以是低压绝缘层。第二绝缘层103可以包括，例如氧化硅层。第二绝缘层103可以包括，例如热氧化层103。
在包括第二绝缘层103的衬底100的表面上依次形成栅极导电层107和覆盖层109。该栅极导电层107可以包括用于形成图1的非易失性存储单元的存储节点SN的下导电层和用于形成图1的非易失性存储单元的控制栅极CG的上导电层。栅极导电层107可以包括，例如，掺杂的多晶硅材料后者含有金属的导电材料。该含有金属的导电材料可以包括，例如，金属，如钨，导电的氮化物金属，如氮化物钛、氮化物钽或氮化物钨，或金属硅化物，如硅化钨或硅化钛。覆盖层109包括绝缘层。覆盖层109可以包括，例如，氧化硅层、氮化硅层或氮氧化硅层。
现在参考图3B和3C，依次构图覆盖层109、栅极导电层107和高压绝缘层105以在第一高压区域(a)中形成第一高压栅极图案110a和在第二高压区域(b)中形成第二高压栅极图案110b。依次构图覆盖层109、栅极导电层107和第二绝缘层103以在低压区域(c)中形成低压栅极图案110c。可以在不背离本发明的范围的条件下依次或同时形成第一高压栅极图案110a、第二高压栅极图案110b和低压栅极图案110c。
高压栅极图案110a包括依次堆叠的第一高压栅极绝缘层105a、第一高压栅极107a和第一覆盖图案109a。第二高压栅极图案110b包括依次堆叠的第二高压栅极绝缘层105b、第二高压栅极107b和第二覆盖图案109b。低压栅极图案110c包括依次堆叠的低压栅极绝缘层103a、低压栅极107c和第三覆盖图案109c。
在本发明的某些实施例中，第一高压栅极图案110a的第一线宽111a和第二高压栅极图案110b的第二线宽111b比低压栅极图案110a的第三线宽111c宽。在本发明的某些实施例中，第一和第二线宽111a和111b可以基本上相等。
利用第一高压栅极图案110a作为掩模注入杂质离子以在衬底100上在第一高压栅极图案110a的两侧形成第一低浓度扩散层112a。利用第二高压栅极图案110b作为掩模注入杂质离子以在衬底100上在第二高压栅极图案110b的两侧形成第二低浓度扩散层112b。与此类似，在衬底100上在低压栅极图案110c的两侧形成第三低浓度扩散层112c。在不背离本发明范围的前提下，可以依次或者同时形成第一、第二和第三低浓度扩散层112a、112b和112c。在本发明的某些实施例中，第一、第二和第三低浓度扩散层112a、112b和112c可以具有相同的杂质浓度。在本发明的另一些实施例中，第一和第二低浓度扩散层112a和112b可以具有相同的杂质浓度，而第三低浓度扩散层118c可以具有与第一和第二低浓度扩散层112a和112b不同的杂质浓度。
第一、第二和第三间隔器117a、117b和117c分别形成在栅极图案110a、110b和110c的两个侧壁上。第一、第二和第三间隔器117a、117b和117c的下表面116a、116b和116c的宽度可以分别基本上相等。间隔器117a、117b和117c可以包括，例如，绝缘层，如氧化硅层、氮化硅层或氮氧化硅层。
可以在第一高压区域(a)中的第一高压栅极图案110a和第一间隔器117a上形成第一感光图案114a。可以在第二高压区域(b)中的第二高压栅极图案110b和第二间隔器117b上形成第二感光图案114b。在本发明的某些实施例中，第一感光图案114a的宽度115a比第一高压栅极图案110a的第一线宽111a和第一间隔器117a的线宽116a之和宽。在本发明的某些实施例中，第二感光图案114b的宽度115b比第二高压栅极图案110b的第二线宽111b和第二间隔器117b的线宽116b之和宽。在本发明的这些实施例中，第二感光图案114a的宽度116b比第一感光图案114a的宽度115a窄。
利用第一感光图案114a作为掩模注入杂质离子以在第一高压栅极图案110a的两侧形成第一高浓度扩散层118a。与此类似，利用第二感光图案114b注入杂质离子以第二高压栅极图案110b的两侧形成第二高浓度扩散层118b并且利用低压栅极图案110c和第三间隔器117c作为掩模注入杂质离子以在低压栅极图案110c的两侧形成第三高浓度扩散层118c。在不背离本发明范围的前提下，可以依次或者同时形成第一、第二和第三高浓度扩散层118a、118b和118c。在本发明的某些实施例中，高浓度扩散层118a、118b和118c可以具有同样的杂质浓度。在本发明的另一些实施例中，第一和第二高浓度扩散层118a和118b具有同样的杂质浓度，而第三高浓度扩散层118c可以具有不同于第一和第二高浓度扩散层118a和118b的杂质浓度。可以利用，例如灰化工艺，除去第一和第二感光图案114a和114b。
图4A到4C为示出图2B所示的依据本发明的实施例的非易失性存储器件的制作过程中的处理步骤的截面图。用于形成栅极图案110a、110b和110c，和低浓度扩散层112a、112b和112c的处理步骤可以如针对图3A和3B所讨论的进行，因此此处不再进一步讨论。
现在参考图2B和4A，在具有栅极图案110a、110b和110c，以及低浓度扩散层112a、112b和112c的衬底100的表面上形成间隔器绝缘层122。间隔器绝缘层122可以包括，例如绝缘层，如氧化硅层、氮化硅层或氮氧化硅层。
现在参考图4B和4C，在间隔器绝缘层122上形成至少暴露出间隔器绝缘层122在低压区域(c)中的一部分的第一感光图案124。第一感光图案124形成在第一和第二高压区域(a)和(b)中的间隔器绝缘层122上。利用第一感光图案124作为掩模使暴露出的间隔器绝缘层122的一部分凹下。可以利用，如各向同性蚀刻工艺使暴露的间隔器绝缘层122凹下。因此，凹下的间隔器绝缘层122′可以比高压区域(a)和(b)中的间隔器绝缘层122薄，如图4B所示。可以利用，例如灰化工艺除去第一感光图案124以暴露间隔器绝缘层122在高压区域(a)和(b)中的至少一部分。
可以各向异性蚀刻暴露的间隔器绝缘层122和凹下的间隔器绝缘层122′的表面以分别在第一高压栅极图案110a、第二高压栅极图案110b和低压栅极图案110c的两个侧壁上形成第一、第二和第三间隔器122a、122b和122c。如图4C所示，第一和第二间隔器122a和122b的下表面的宽度比第三间隔器122c的下表面的宽度宽。
在第一高压栅极图案110a和第一间隔器122a上形成第二感光图案126。在本发明的某些实施例中，第二高压栅极图案100b、第二间隔器122b、低压栅极图案110c和第三间隔器122c至少暴露一部分。第二感光图案126的宽度可以比第一高压栅极图案110的线宽和第二间隔器122b的下表面的宽度之和宽。
使用第一感光图案126作为掩模注入杂质离子以在衬底100上在第一高压栅极图案110a的两侧上形成第一高浓度扩散层118a。与此类似，使用第二高压栅极图案110b和第二间隔器122b作为掩模注入杂质离子以在衬底上在第二高压栅极图案100b的两侧上形成第二高浓度扩散层118b，且使用低压栅极图案110c和第三间隔器122c作为掩模注入杂质离子以在衬底100上在低压栅极图案110c的两侧上形成第三高浓度扩散层118c。在不背离本发明范围的前提下，可以依次或同时形成第一、第二和第三高浓度扩散层118a、118b和118c。
图5A到5C为示出图2C所示的依据本发明的实施例的非易失性存储器件的制作过程中的处理步骤的截面图。用于制作栅极图案110a、110b和110c，和低浓度扩散层112a、112b和112c的处理步骤类似于针对图3A到3C所讨论的，因此此处不再进一步讨论。
现在参考图3B和5A，在包括栅极图案110a、110b和110c，以及低浓度扩散层112a、112b和112c的衬底100上形成间隔器绝缘层130。间隔器绝缘层130可以包括，例如，氧化硅层、氮化硅层或氮氧化硅层。如图5A所示，该间隔器绝缘层130比图4A所示的间隔器绝缘层122厚。
在该间隔器绝缘层130上形成暴露出低压区域(c)的间隔器绝缘层130的至少一部分的第一感光图案132。第一感光图案132形成在高压区域(a)和(b)上形成的间隔器绝缘层130上。利用第一感光图案132作为掩模进行第一凹下工序以使暴露的间隔器绝缘层130的一部分凹下。可以利用，例如各向同性蚀刻工艺进行第一凹下工序。第一凹下间隔器绝缘层130a比间隔器绝缘层130薄。
现在参考图5B和5C，使用，例如灰化工艺除去第一感光图案132以暴露出间隔器绝缘层130至少在高压区域(a)和(b)中的一部分。在衬底100上形成第一凹下间隔器绝缘层130a和暴露出第二高压区域(b)中的间隔器绝缘层130的第二感光图案134。第二感光图案134设在第一高压区域(a)的间隔器绝缘层130上。
利用例如第二感光图案134作为掩模执行第二凹下工序以使第二高压区域(b)的间隔器绝缘层130的一部分和第一凹下间隔器绝缘层130a凹下。第二凹下工序可以是，例如各向同性蚀刻工艺。这样，最厚的间隔器绝缘层130保留在第一高压区域(a)中，第二凹下间隔器绝缘层130b保留在第二高压区域(b)中，且凹下的间隔器绝缘层130a′保留在低压区域(c)中。
可以利用例如灰化工艺除去第二感光图案134以暴露间隔器绝缘层130在第一高压区域(a)中的至少一部分。可以各向异性蚀刻所得结构的表面以分别在栅极图案110a、110b和110c的两个侧壁上形成第一、第二和第三间隔器136a、136b和136c。第一间隔器136a的下表面的宽度比第二和第三间隔器136b和136c的下表面的宽度宽。第二间隔器136b的下表面的宽度比第一间隔器的窄且比第三间隔器136c的宽。
利用第一高压栅极图案110a和第一间隔器136a作为掩模注入杂质离子以形成图2C的第一高浓度扩散层118a。与此类似，利用第二高压栅极图案110b和第二间隔器136b作为掩模注入杂质离子以形成图2C的第二高浓度扩散层118b，且利用低压栅极图案110c和第三间隔器136c作为掩模注入杂质离子以形成图2C的第三高浓度扩散层118c。在不背离本发明范围的前提下，可以依次或者同时形成第一、第二和第三高浓度扩散层118a、118b和118c。
现在参考图6，下面将讨论示出依据本发明的另一些实施例的非易失性存储器件的横截面。相同的附图标记指代针对图2A到2C所示的本发明的实施例所讨论的相同元件。
如图6所示，第一高压晶体管160a′包括设在第一高压区域(a)的衬底100上的第一高压栅极图案110a′和设在衬底100上在第一高压栅极图案110a′两侧的第一源/漏极区域270a。该高压栅极图案110a′包括依次堆叠的第一高压栅极绝缘层260a、第一高压栅极107a和第一覆盖图案110a′。第一源/漏极区域270a包括第一低浓度扩散层262a和第一高浓度扩散层264a。第一间隔器264a设在第一高压栅极图案110a′的两个侧壁上。
第二高压晶体管160b′包括设在第二高压区域(b)的衬底100上的第二高压栅极图案110b和形成在衬底100上在第二高压栅极图案110b′两侧的第二源/漏极区域270b。第二高压栅极图案110b′包括依次堆叠的第二高压栅极绝缘层260b、第二高压栅极107b和第二覆盖图案109b。第二源/漏极区域270b包括第二低浓度扩散层262b和第二高浓度扩散层268b。在本发明的某些实施例中，第一和第二低浓度扩散层262a和262b可以具有同样的宽度。第二间隔器264b设在第二高压栅极图案110b′的两个侧壁上。
低压晶体管160c′包括设在低压区域(c)的衬底100上的低压栅极图案110c′和设在衬底100上的低压栅极图案110c′两侧的第三源/漏极区域270c。低压栅极图案110c’包括依次堆叠的低压栅极绝缘层253c、低压栅极107c和第三覆盖图案109c。第三源/漏极区域270c包括第三低浓度扩散层262c和第三高浓度扩散层268c。第三间隔器264c设在低压栅极图案110c′的两个侧壁上。
在本发明的有些实施例中，第二高压栅极绝缘层260b比第一高压栅极绝缘层260a薄。此外，第二高压栅极绝缘层260b可以比低压栅极绝缘层253a厚。这样，第二高压晶体管160b′的阈值电压可以比第一高压晶体管160a′的阈值电压低。因此，第二高压晶体管160b′的每一单位沟道宽度的饱和电流输出可以比第一高压晶体管160a′的大。此外，由于第二高压晶体管160b′的沟道区域的宽度更窄，有可能减少第二高压晶体管160b′的平面面积。这样一来，具有第一和第二高压晶体管160a′和160b′的非易失性存储器件可以被高度集成起来。
此外，第二高压栅极绝缘层260b可以比低压栅极绝缘层253a厚。因此，即使向第二高压晶体管160b′施加具有高电压的位线电压，第二高压栅极绝缘层160b也可以承受该高压。
图7A和7B为示出图6所示的依据本发明的实施例的集成电路的制作过程的处理步骤的截面图。现在参考图7A和7B，在第一和第二高压区域(a)和(b)，以及低压区域(c)的表面形成第一绝缘层251。第一绝缘层251可以包括，例如氧化硅层。
有选择地蚀刻第一绝缘层251以暴露出低压区域(c)的衬底100和第二高压区域(b)的衬底100的至少一部分。在衬底100的表面上形成第二绝缘层252。第二绝缘层252可以包括氧化硅层。
有选择地蚀刻第二绝缘层252以暴露出低压区域(c)的衬底100的至少一部分。第二绝缘层252保留在第一和第二高压区域(a)和(b)的衬底100上，如图7A所示。在所得的结构的表面上形成第三绝缘层253。因此，在第一高压区域(a)的衬底100上形成了包括第一、第二和第三绝缘层251、252和253的第一高压晶体管255a，在第二高压区域(b)的衬底100上形成了包括第二和第三绝缘层252和253的第二高压绝缘层255b，而只有第三绝缘层253保留在了低压区域(c)的衬底100上。第三绝缘层253可以包括，例如氧化硅层。
在所得结构的表面上形成栅极导电层107和覆盖层109。栅极导电层107和覆盖层109可以包括类似于以上针对图2A到2C所示的本发明的实施例讨论的材料的材料。依次构图覆盖层109、栅极导电层107和第一高压绝缘层255a以形成包括依次堆叠的第一高压栅极绝缘层260a、第一高压栅极107a和第一覆盖图案109a的第一高压栅极图案110a′。依次构图覆盖层109、栅极导电层107和第二高压绝缘层255b以形成包括依次堆叠的第二高压栅极绝缘层260b、第二高压栅极107b和第二覆盖图案109b的第二高压栅极绝缘层110b′。依次构图覆盖层109、栅极导电层107和第三绝缘层253以形成依次堆叠的低压栅极绝缘层260c、低压栅极107c和第三覆盖图案109c。可以在不背离本发明的范围的条件下依次或同时形成第一和第二高压栅极图案110a′和110b′以及低压栅极图案110c′。
在衬底100上在第一高压栅极图案110a′的两侧形成第一低浓度扩散层262a。在衬底100上在第二高压栅极图案110b′的两侧形成第二低浓度扩散层262b。在衬底100上在低压栅极图案110c′的两侧形成第三低浓度扩散层262c。可以在不背离本发明范围的前提下依次或同时形成低浓度扩散层262a、262b和262c。
第一、第二和第三间隔器264a、264b和264c分别形成在栅极图案110a′、110b′和110c′的两个侧壁上。在本发明的某些实施例中，间隔器264a、264b和264c的下表面的宽度可以相等。第一感光图案266a形成在第一高压栅极图案110a′和第一间隔器264a上，且具有比第一高压栅极图案110a′和第一间隔器264a的线宽之和宽的线宽。第二感光图案266b形成在第二高压栅极图案110b′和第二间隔器264b上，且具有比第二高压栅极图案110b′和第二间隔器264b的线宽之和宽的线宽。在本发明的某些实施例中，第二感光图案266b的线宽可以比第一感光图案266a的窄。
利用第一感光图案266a作为掩模注入杂质离子以形成图6的第一高浓度扩散层268a。与此类似，利用第二感光图案266b作为掩模注入杂质离子以形成第二高浓度扩散层268b且利用低压栅极图案110c′和第三间隔器264c作为掩模注入杂质离子以形成图6的第三高浓度扩散层268c。可以在不背离本发明范围的前提下依次或同时形成高浓度扩散层268a、268b和268c。可以利用，例如灰化工艺，除去第一和第二感光图案266a和266b。
尽管上文针对NOR型非易失性存储器件讨论了本发明的实施例，但本发明的实施例并不限于这种配置。例如，在不背离本发明的范围的前提下，可以将本发明的有些实施例用在NAND型非易失性存储器件中。此外，可以组合本发明的实施例的诸方面以获得此处未特别讨论的其他实施例。例如，第二高压栅极绝缘层105b可以比第一高压栅极绝缘层105a薄。这样，第二高压栅极绝缘层105b可以比低压栅极绝缘层103a厚。
如以上针对图1到图7B所简述的，依据本发明一些实施例的非易失性存储器件包括经配置以控制字线电压的第一高压晶体管和经配置以控制位线电压的第二高压晶体管。在向第一和第二高压晶体管施加同样的栅极电压时，第二高压晶体管的每一单位沟道宽度的饱和电流输出可以比第一高压晶体管的大。这样，根据本发明的一些实施例，可以提供具有改善的读出裕量和高速读操作能力的非易失性存储器件。此外，由于可以减小第二高压晶体管的平面面积，本发明的有些实施例能够实现非易失性存储器件的进一步集成。
在附图和说明书中，已经公开了本发明的典型优选实施例，尽管使用了特定的术语，但它们仅是在一般性和描述性意义下使用的，并非出于限制权利要求书所述的本发明的范围的目的。

Claims (28)

1.一种非易失性存储器件，其包括：
单元阵列，其包括字线和位线；
行译码器，其被连接到所述字线并被配置为向所述字线施加字线电压；
第一高压晶体管，其被连接到所述行译码器，被配置为控制所述字线电压；
读/写电路，其被连接到所述位线并被配置为向所述位线施加位线电压；以及
第二高压晶体管，其被连接到所述读/写电路，被配置为控制所述位线电压，使得当所述第一字线电压与所述第一位线电压相同时所述第二高压晶体管的每一单位沟道宽度的饱和电流输出大于所述第一高压晶体管。
2.如权利要求1所述的器件，其中所述行译码器进一步被配置为在写、擦除和/或读模式下向所述字线施加所述字线电压，其中所述读/写电路进一步被配置为在所述写、所述擦除和/或所述读模式下向所述位线施加所述位线电压。
3.如权利要求2所述的器件，其中所述位线电压的绝对值的最大值小于所述字线电压的绝对值的最大值且其中所述位线电压的所述绝对值的最大值大于电源电压。
4.如权利要求1所述的器件，其进一步包括集成电路衬底，其中所述第一高压晶体管包括：
第一高压栅极绝缘层和第一高压栅极，其依次堆叠在所述集成电路衬底上；
所述集成电路衬底上的第一源极区域，其位于所述第一高压栅极的第一侧；以及
所述集成电路衬底上的第一漏极区域，其位于所述第一高压栅极的第二侧，其中所述第一源极区域和所述第一漏极区域具有第一低浓度扩散层和第一高浓度扩散层；以及
其中所述第二高压晶体管包括：
第二高压栅极绝缘层和第二高压栅极，其依次堆叠在所述集成电路衬底上；
所述集成电路衬底上的第二源极区域，其位于所述第二高压栅极的第一侧；以及
所述集成电路衬底上的第二漏极区域，其位于所述第二高压栅极的第二侧，其中所述第二源极区域和所述第二漏极区域具有第二低浓度扩散层和第二高浓度扩散层，其中所述第二低浓度扩散层的宽度比所述第一低浓度扩散层的宽度窄。
5.如权利要求4所述的器件，其进一步包括：
所述第一高压栅极的侧壁上的第一间隔器；以及
所述第二高压栅极的侧壁上的第二间隔器，其中所述第一和第二低浓度扩散层的宽度比所述第一和第二间隔器的下表面的宽度宽。
6.如权利要求4所述的器件，其进一步包括：
所述第一高压栅极的侧壁上的第一间隔器；以及
所述第二高压栅极的侧壁上的第二间隔器，其中所述第一低浓度扩散层的宽度比所述第一间隔器的下表面的宽度宽且其中第二低浓度扩散层与所述第二间隔器的下表面对准。
7.如权利要求4所述的器件，其进一步包括：
所述第一高压栅极的侧壁上的第一间隔器；以及
所述第二高压栅极的侧壁上的第二间隔器，其中所述第一间隔器的下表面的宽度比所述第二间隔器的下表面的宽度宽且其中所述第一和第二低浓度扩散层与所述第一和第二间隔器的下表面对准。
8.如权利要求4所述的器件，其中所述第二高压栅极绝缘层比所述第一高压栅极绝缘层薄。
9.如权利要求4所述的器件，其进一步包括：
低压栅极绝缘层和低压栅极，其依次堆叠在所述集成电路衬底上；
所述集成电路衬底上的第三源极区域，其位于所述低压栅极的第一侧；以及
所述集成电路衬底上的第三漏极区域，其位于所述低压栅极的第二侧，其中所述第三源极区域和所述第三漏极区域具有第三低浓度扩散层和第三高浓度扩散层，其中所述第二低浓度扩散层的宽度比所述第三低浓度扩散层的宽度宽。
10.如权利要求1所述的器件，其进一步包括集成电路衬底，其中所述第一高压晶体管包括依次堆叠在所述集成电路衬底上的第一高压栅极绝缘层和第一高压栅极，其中所述第二高压晶体管包括依次堆叠在所述集成电路衬底上的第二高压栅极绝缘层和第二高压栅极，且其中所述第二高压栅极绝缘层比所述第一高压栅极绝缘层薄。
11.一种或非(NOR)型非易失性存储器件，其包括：
集成电路衬底；
所述集成电路衬底上的单元阵列，其包括字线和位线；
第一高压晶体管，其被配置为控制提供给所述字线的字线电压，所述第一高压晶体管包括：
第一高压栅极绝缘层和第一高压栅极，其依次堆叠在所述集成电路衬底上；以及
所述集成电路衬底上的第一源极区域，其位于所述第一高压栅极的第一侧，以及所述集成电路衬底上的第一漏极区域，其位于所述第一高压栅极的第二侧，其中所述第一源极区域和所述第一漏极区域具有第一低浓度扩散层和第一高浓度扩散层；以及
第二高压晶体管，其被配置为控制提供给所述位线的位线电压，所述第二高压晶体管包括：
第二高压栅极绝缘层和第二高压栅极，其依次堆叠在所述集成电路衬底上；以及
所述集成电路衬底上的第二源极区域，其位于所述第二高压栅极的第一侧，以及所述集成电路衬底上的第二漏极区域，其位于所述第二高压栅极的第二侧，其中所述第二源极区域和所述第二漏极区域具有第二低浓度扩散层和第二高浓度扩散层，
其中所述第二低浓度扩散层的宽度比所述第一低浓度扩散层的宽度窄。
12.如权利要求11所述的器件，其进一步包括：
行译码器，其被配置为向所述字线施加所述字线电压；以及
读/写电路，其被配置为向所述位线施加位线电压，其中所述第一高压晶体管包括在所述行译码器中且其中第二高压晶体管包括在所述读/写电路中。
13.如权利要求12所述的器件，其中所述行译码器进一步被配置为在写、擦除和/或读模式下向所述字线施加所述字线电压，其中所述读/写电路进一步被配置为在所述写、所述擦除和/或所述读模式下向所述位线施加所述位线电压。
14.如权利要求13所述的器件，其中所述位线电压的绝对值的最大值小于所述字线电压的绝对值的最大值且其中所述位线电压的所述绝对值的最大值大于电源电压。
15.如权利要求11所述的器件，其进一步包括：
所述第一高压栅极的侧壁上的第一间隔器；以及
所述第二高压栅极的侧壁上的第二间隔器，其中所述第一和第二低浓度扩散层的宽度比所述第一和第二间隔器的下表面的宽度宽。
16.如权利要求11所述的器件，其进一步包括：
所述第一高压栅极的侧壁上的第一间隔器；以及
所述第二高压栅极的侧壁上的第二间隔器，其中所述第一低浓度扩散层的宽度比所述第一间隔器的下表面的宽度宽且其中第二低浓度扩散层与所述第二间隔器的下表面对准。
17.如权利要求11所述的器件，其进一步包括：
所述第一高压栅极的侧壁上的第一间隔器；以及
所述第二高压栅极的侧壁上的第二间隔器，其中所述第一间隔器的下表面的宽度比所述第二间隔器的下表面的宽度宽且其中所述第一和第二低浓度扩散层分别与所述第一和第二间隔器的下表面对准。
18.如权利要求11所述的器件，其中所述第二高压栅极绝缘层比所述第一高压栅极绝缘层薄。
19.如权利要求11所述的器件，其进一步包括：
低压晶体管，其具有低压栅极绝缘层和低压栅极，其依次堆叠在所述集成电路衬底上；以及
所述集成电路衬底上的第三源极区域，其位于所述低压栅极的第一侧，以及所述集成电路衬底上的漏极区域，其位于所述低压栅极的第二侧，其中所述第三源极区域和所述第三漏极区域具有第三低浓度扩散层和第三高浓度扩散层，其中所述第二低浓度扩散层的宽度比所述第三低浓度扩散层的宽度宽。
20.一种或非(NOR)型非易失性存储器件，其包括：
集成电路衬底；
所述集成电路衬底上的单元阵列，其包括字线和位线；
第一高压晶体管，其被配置为控制向所述字线提供的字线电压，所述第一高压晶体管包括依次堆叠在所述集成电路衬底上的第一高压栅极绝缘层和第一高压栅极；以及
第二高压晶体管，其被配置为控制向所述位线提供的位线电压，所述第二高压晶体管包括依次堆叠在所述集成电路衬底上的第二高压栅极绝缘层和第二高压栅极，其中所述第二高压栅极绝缘层比所述第一高压栅极绝缘层薄。
21.一种制造非易失性存储器件的方法，其包括：
形成单元阵列，其包括字线和位线；
形成行译码器，其连接到所述字线并被配置为向所述字线施加字线电压；
形成第一高压晶体管，其被连接到所述行译码器并被配置为控制所述字线电压；
形成读/写电路，其被连接到所述位线并被配置为向所述位线施加位线电压；以及
形成第二高压晶体管，其被连接到所述读/写电路并被配置为控制所述位线电压，使得当所述第一字线电压与所述第一位线电压相同时所述第二高压晶体管的每一单位沟道宽度的饱和电流输出大于所述第一高压晶体管。
22.如权利要求21所述的方法：
其中形成所述第一高压晶体管包括：
在所述集成电路衬底上形成第一高压栅极绝缘层；
在所述第一高压栅极绝缘层上形成第一高压栅极；
在所述集成电路衬底上在所述第一高压栅极的第一侧形成具有第一低浓度扩散层和第一高浓度扩散层的第一源极区域；以及
在所述集成电路衬底上在所述第一高压栅极的第二侧形成具有第一低浓度扩散层和第一高浓度扩散层的第一漏极区域；以及
其中形成所述第二高压晶体管包括：
在所述集成电路衬底上形成第二高压栅极绝缘层；
在所述第二高压栅极绝缘层上形成第二高压栅极；
在所述集成电路衬底上在所述第二高压栅极的第一侧形成具有第二低浓度扩散层和第二高浓度扩散层的第二源极区域；以及
在所述集成电路衬底上在所述第二高压栅极的第二侧形成具有第二低浓度扩散层和第二高浓度扩散层的第二漏极区域，其中所述第二低浓度扩散层的宽度比所述第一低浓度扩散层的宽度窄。
23.如权利要求22所述的方法，其中所述第一和第二源极和漏极区域的形成包括：
在所述第一高压栅极的两侧形成所述第一低浓度扩散层；
在所述衬底上在所述第二高压栅极的两侧形成所述第二低浓度扩散层；
分别在所述第一和第二高压栅极的侧壁上形成第一和第二间隔器；
在所述第一高压栅极和第一间隔器上形成第一感光图案，所述第一感光图案具有比所述第一高压栅极和所述第一间隔器的宽度之和更宽的宽度；
在所述第二高压栅极和第二间隔器上形成第二感光图案，所述第二感光图案具有比所述第一高压栅极和所述第二间隔器的宽度之和更宽的宽度；以及
使用所述第一和第二感光图案作为掩模注入杂质离子，其中所述第二感光图案的宽度比所述第一感光图案的宽度窄。
24.如权利要求22所述的方法，其中所述第一和第二源极和漏极区域的形成包括：
在所述衬底上在第一高压栅极的两侧形成所述第一低浓度扩散层；
在所述衬底上在所述第二高压栅极的两侧形成所述第二低浓度扩散层；
分别在所述第一和第二高压栅极的侧壁上形成第一和第二间隔器；
在所述第一高压栅极和第一间隔器上形成感光图案，所述感光图案具有比所述第一高压栅极和所述第一间隔器的宽度之和更宽的宽度；以及
使用所述感光图案、所述第二高压栅极和所述第二间隔器作为掩模注入杂质离子，以形成所述第一和第二高浓度扩散层。
25.如权利要求22所述的方法，其中所述第一和第二源极和漏极区域的形成包括：
在所述衬底上在所述第一高压栅极的两侧形成第一低浓度扩散层；
在所述衬底上在所述第二高压栅极的两侧形成第二低浓度扩散层；
分别在所述第一和第二高压栅极的侧壁上形成第一和第二间隔器，其中所述第一间隔器的下表面的宽度比所述第二间隔器的下表面的宽度宽；以及
使用所述第一高压栅极和所述第一间隔器，以及所述第二高压栅极和所述第二间隔器作为掩模注入杂质离子，以分别形成所述第一和第二高浓度扩散层。
26.如权利要求22所述的方法，其中所述第二高压栅极绝缘层比所述第一高压栅极绝缘层薄。
27.如权利要求22所述的方法，其进一步包括：
在所述集成电路衬底上形成低压栅极绝缘层；
在所述低压栅极绝缘层上形成低压栅极；
在所述衬底上在所述低压栅极的第一侧形成具有第三低浓度扩散层和第三高浓度扩散层的第三源极区域；以及
在所述衬底上在所述低压栅极的第二侧形成具有第三低浓度扩散层和第三高浓度扩散层的第三漏极区域，其中所述第二低浓度扩散层比所述第三低浓度扩散层宽。
28.如权利要求21所述的方法，其中所述第一和第二高压晶体管的形成包括：
在所述集成电路衬底上形成第一高压栅极绝缘层；
在所述第一高压栅极绝缘层上形成第一高压栅极；
在所述集成电路衬底上形成第二高压栅极绝缘层；
在所述第二高压栅极绝缘层上形成第二高压栅极；
在所述衬底上在所述第一高压栅极的相应的第一和第二侧形成第一源极和漏极区域；以及
在所述衬底上在所述第二高压栅极的相应的第一和第二侧形成第二源极和漏极区域，其中所述第二高压栅极绝缘层比所述第一高压栅极绝缘层薄。
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