KR100553706B1 - 비휘발성 기억 소자 및 그 제조 방법 - Google Patents

비휘발성 기억 소자 및 그 제조 방법 Download PDF

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Abstract

비휘발성 기억 소자 및 그 제조 방법을 제공한다. 이 소자는 워드라인 전압들을 제어하는 제1 고전압 트랜지스터 및, 비트라인 전압들을 제어하는 제2 고전압 트랜지스터를 포함한다. 제1 및 제2 고전압 트랜지스터들에 동일한 게이트 전압들이 인가될 때, 제2 고전압 트랜지스터의 단위채널폭당 출력되는 포화전류량은 제1 고전압 트랜지스터의 그것에 비하여 많다. 이에 따라, 비휘발성 기억 소자의 센싱 마진을 향상시킬 수 있으며, 고속의 읽기 동작을 구현할 수 있다. 또한, 제2 고전압 트랜지스터의 평면적을 제1 고전압 트랜지스터에 비하여 작게 형성할 수 있다.

Description

비휘발성 기억 소자 및 그 제조 방법{NON-VOLATILE MEMORY DEVICES AND METHODS OF FBBRICATING THE SAME}
도 1은 본 발명의 실시예들에 따른 비휘발성 기억 소자의 회로도이다.
도 2a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 나타낸 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 일 변형예를 나타낸 단면도이다.
도 2c는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 다른 변형예를 나타낸 단면도이다.
도 3a 내지 도 3c는 도 2a에 도시된 비휘발성 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 도 2b에 도시된 비휘발성 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 도 2c에 도시된 비휘발성 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타낸 단면도이다.
도 7a 및 도 7b는 도 6에 도시된 비휘발성 기억 소자의 제조 방법을 설명하기 위한 단면도이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 비휘발성 기억 소자 및 그 제조 방법에 관한 것이다.
반도체 소자들 중, 비휘발성 기억 소자는 전원 공급이 중단될지라도, 저장된 데이터들을 그대로 유지하는 특성을 갖는다. 비휘발성 기억 소자의 대표적인 예로서 플래쉬 기억 소자가 있다. 상기 플래쉬 기억 소자의 단위 셀은 전기적으로 격리된 플로팅 게이트, 상기 플로팅 게이트 양측의 기판에 형성된 소오스/드레인 영역 및, 상기 플로팅 게이트를 제어하는 제어 게이트 전극을 포함할 수 있다. 상기 플로팅 게이트 내에 저장된 전하량에 따라, 상기 플래쉬 기억 셀의 문턱전압이 달라진다. 문턱전압의 차이에 따른 상기 플래쉬 기억 셀의 셀 전류량의 변화를 감지함으로써, 상기 플래쉬 기억 셀에 저장된 데이터를 판별할 수 있다.
널리 공지된 바와 같이, 상기 플래쉬 기억 셀에 데이터를 기입 또는 소거할 때, 전원전압에 비하여 높은 고전압들이 요구된다. 기입 또는 소거 동작시, 전하들은 상기 플로팅 게이트를 둘러싸는 산화막을 터널링하여 상기 플로팅 게이트내로 주입되거나, 상기 플로팅 게이트로부터 방출된다. 이때, 상기 전하들이 상기 산화막을 터널링하기 위해서는 고전압들이 요구된다.
일반적으로, 플래쉬 기억 셀의 제어 게이트 전극은 워드라인에 연결되고, 상기 플래쉬 기억 셀의 드레인 영역은 비트라인에 연결된다. 상기 워드라인은 로우 디코더(row decoder)에 연결되고, 상기 비트라인은 읽기/쓰기 회로(reading/writing circuit)에 연결된다. 상기 로우 디코더는 복수개의 워드라인들 중에 하나를 선택하고, 상기 선택된 워드라인에 워드라인 전압들을 인가할 수 있다. 상기 워드라인 전압들은 기입, 소거 또는 읽기 동작들을 위하여 워드라인에 인가되는 전압들을 말한다. 상기 읽기/쓰기 회로는 복수개의 비트라인들 중에 하나를 선택하고, 상기 선택된 비트라인에 비트라인 전압들을 인가할 수 있다. 상기 비트라인 전압들은 기입, 소거 또는 읽기 동작들을 위하여 상기 비트라인에 인가되는 전압들을 말한다. 또한, 상기 읽기/쓰기 회로는 상기 선택된 워드라인 및 상기 선택된 비트라인에 동시에 연결된 플래쉬 기억 셀의 데이터를 상기 선택된 비트라인을 통하여 출력할 수도 있다. 상기 워드라인 전압들을 컨트롤하기 위하여 상기 로우 디코더는 적어도 하나의 제1 고전압 트랜지스터를 포함하고, 상기 비트라인 전압들을 컨트롤하기 위하여 상기 읽기/쓰기 회로는 적어도 하나의 제2 고전압 트랜지스터를 포함한다.
상술한 구조의 플래쉬 기억 소자에 있어서, 상기 제1 고전압 트랜지스터는 상기 워드라인 전압들에 견딜수 있는 내구성이 요구된다. 예컨대, 상기 제1 고전압 트랜지스터는 상기 워드라인 전압들에 견딜수 있는 펀치스루 특성이 요구된다. 이와 마찬가지로, 상기 제2 고전압 트랜지스터는 상기 비트라인 전압들에 견딜수 있는 내구성이 요구된다. 또한, 플래쉬 기억 소자의 센싱 마진을 확보하기 위하여, 상기 제2 고전압 트랜지스터는 충분한 출력 전류량을 갖는 것이 요구된다. 상기 선택된 비트라인에 충분한 량의 전류가 공급됨으로써, 상기 선택된 셀에 저장된 데이터에 따라 상기 선택된 비트라인에 공급된 전류의 변화량을 보다 용이하게 감지할수 있다. 반도체 소자의 고속화가 심화되고 있는 현시점에서, 상기 제2 고전압 트랜지스터의 출력 전류량은 매우 중요한 요소에 작용할 수 있다.
이에 더하여, 반도체 소자의 고집적화 경향에 따라, 보다 고직접화될 수 있는 비휘발성 기억 소자가 요구되고 있다.
본 발명은 상술한 제반의 요구사항들을 충족시키기 위하여 제안된 것으로, 본 발명의 기술적 과제는 센싱 마진을 향상시킬 수 있는 비휘발성 기억 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 동작속도를 향상시킬 수 있는 비휘발성 기억 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고집적화에 적합한 비휘발성 기억 소자 및 그 제조 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 소자는 워드라인 및 비트라인을 포함하는 셀 어레이, 상기 워드라인에 공급되는 워드라인 전압들을 제어하는 제1 고전압 트랜지스터 및, 상기 비트라인에 공급되는 비트라인 전압들을 제어하는 제2 고전압 트랜지스터를 포함한다. 동일한 게이트 전압이 인가될 때, 상기 제2 고전압 트랜지스터의 단위채널폭당 출력되는 포화전류량은 상기 제1 고전압 트랜지스터의 그것에 비하여 많다.
구체적으로, 상기 워드라인 전압들은 기입, 소거 및 읽기 동작시 상기 워드라인에 인가되는 전압들이고, 상기 비트라인 전압들은 기입, 소거 및 읽기 동작시 상기 비트라인에 인가되는 전압들인 것이 바람직하다. 이때, 상기 비트라인 전압들의 절대값들의 최대치는 상기 워드라인 전압들의 절대값들의 최대치에 비하여 낮고, 전원전압에 비하여 높은 것이 바람직하다. 상기 소자는 상기 워드라인에 연결된 로우 디코더 및, 상기 비트라인에 연결된 읽기/쓰기 회로를 더 포함할 수 있다. 상기 제1 고전압 트랜지스터는 상기 로우 디코더에 포함되고, 상기 제2 트랜지스터는 상기 읽기/쓰기 회로에 포함되는 것이 바람직하다. 상기 제1 고전압 트랜지스터는 기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극과, 상기 제1 고전압 게이트 전극 양측의 기판에 형성된 제1 소오스/드레인 영역을 포함할 수 있다. 상기 제1 소오스/드레인 영역은 제1 저농도 및 제1 고농도 확산층들을 포함한다. 상기 제2 고전압 트랜지스터는 기판 상에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극과, 상기 제2 고전압 게이트 전극 양측의 기판에 형성된 제2 소오스/드레인 영역을 포함할 수 있다. 상기 제2 소오스/드레인 영역은 제2 저농도 및 제2 고농도 확산층들을 포함한다. 상기 제2 고전압 게이트 전극과 상기 제2 고농도 확산층 사이에 위치한 상기 제2 저농도 확산층의 폭은 상기 제1 저농도 확산층의 그것에 비하여 작은 것이 바람직하다. 상기 소자는 상기 제1 고전압 게이트 전극의 양측벽들에 형성된 제1 스페이서 및 상기 제2 고전압 게이트 전극의 양측벽들에 형성된 제2 스페이서를 더 포함할 수 있다. 이 경우에, 상기 제1 및 제2 저농도 확산층들의 폭은 각각 상기 제1 및 제2 스페이서들의 하부면들의 폭들에 비하여 클 수 있다. 이와는 달리, 상기 제1 저농도 확산층의 폭은 상기 제1 스페이서의 하부면의 폭에 비하여 크고, 상기 제2 저농도 확산층은 상기 제2 스페이서의 하부면에 정렬될 수 있다. 이와는 또 다르게, 상기 제1 스페이서의 하부면의 폭은 상기 제2 스페이서의 그것에 비하여 크고, 상기 제1 및 제2 저농도 확산층들은 각각 상기 제1 및 제2 스페이서들의 하부면들에 정렬될 수 있다. 상기 제2 고전압 게이트 절연막은 상기 제1 고전압 게이트 절연막에 비하여 얇은 두께를 가질 수 있다. 상기 소자는 저전압 트랜지스터를 더 포함할 수 있다. 상기 저전압 트랜지스터는 기판 상에 차례로 적층된 저전압 게이트 절연막 및 저전압 게이트 전극 및, 상기 저전압 게이트 전극 양측의 기판에 형성된 제3 소오스/드레인 영역을 포함할 수 있다. 상기 제3 소오스/드레인 영역은 제3 저농도 및 제3 고농도 확산층들을 포함한다. 이때, 상기 제2 저농도 확산층의 폭은 상기 제3 저농도 확산층의 그것에 비하여 넓은 것이 바람직하다. 일 실시예에 있어서, 상기 제1 고전압 트랜지스터는 기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극을 포함하고, 상기 제2 고전압 트랜지스터는 기판에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극을 포함할 수 있다. 이때, 상기 제2 고전압 게이트 절연막은 상기 제1 고전압 게이트 절연막에 비하여 얇은 두께를 가질 수 있다.
본 발명의 일실시예에 따른 노아형 비휘발성 기억 소자는 워드라인 및 비트라인을 포함하는 셀 어레이, 상기 워드라인에 공급되는 워드라인 전압을 제어하는 제1 고전압 트랜지스터 및 상기 비트라인에 공급되는 비트라인 전압을 제어하는 제2 고전압 트랜지스터를 포함할 수 있다. 상기 제1 고전압 트랜지스터는 기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극과, 상기 제1 고전압 게이트 전극 양측의 기판에 형성된 제1 소오스/드레인 영역을 포함한다. 상기 제1 소오스/드레인 영역은 제1 저농도 및 제1 고농도 확산층들을 포함한다. 상기 제2 고전압 트랜지스터는 기판 상에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극과, 상기 제2 고전압 게이트 전극 양측의 기판에 형성된 제2 소오스/드레인 영역을 포함한다. 상기 제2 소오스/드레인 영역은 제2 저농도 및 제2 고농도 확산층들을 포함한다. 이때, 상기 제2 고전압 게이트 전극과 상기 제2 고농도 확산층 사이의 상기 제2 저농도 확산층의 폭은 상기 제1 저농도 확산층의 그것에 비하여 작은 것이 바람직하다.
본 발명의 다른 실시예에 따른 노아형 비휘발성 소자는 워드라인 및 비트라인을 포함하는 셀 어레이, 상기 워드라인에 공급되는 워드라인 전압들을 제어하는 제1 고전압 트랜지스터 및, 상기 비트라인에 공급되는 비트라인 전압들을 제어하는 제2 고전압 트랜지스터를 포함할 수 있다. 상기 제1 고전압 트랜지스터는 기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극을 포함하고, 상기 제2 고전압 트랜지스터는 기판 상에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극을 포함한다. 이때, 상기 제2 고전압 게이트 절연막은 상기 제1 고전압 게이트 절연막에 비하여 얇은 두께를 갖는 것이 바람직하다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자의 제조 방법을 제공한다. 이 방법에 따르면, 워드라인 및 비트라인을 포함하는 셀 어레이를 형성한다. 상기 워드라인에 공급되는 워드라인 전압들을 제어하는 제1 고전압 트랜지스터를 형성한다. 상기 비트라인에 공급되는 비트라인 전압들을 제어하는 제2 고전압 트랜지스터를 형성한다. 동일한 게이트 전압이 인가될 때, 상기 제2 고전압 트랜지스터은 상기 제1 고전압 트랜지스터에 비하여 단위채널폭당 출력되는 포화전류량이 많도록 형성한다.
일 실시예에 있어서, 상기 제1 및 제2 고전압 트랜지스터를 형성하는 단계는 다음의 단계들을 포함할 수 있다. 기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극을 형성한다. 상기 기판 상에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극을 형성한다. 상기 제1 고전압 게이트 전극 양측의 기판에 제1 저농도 및 제2 고농도 확산층들을 갖는 제1 소오스/드레인 영역을 형성한다. 상기 제2 고전압 게이트 전극 양측의 기판에 제2 저농도 및 제2 고농도 확산층들을 갖는 제2 소오스/드레인 영역을 형성한다. 이때, 상기 제2 고전압 게이트 전극과 상기 제2 고농도 확산층 사이의 상기 제2 저농도 확산층의 폭은 상기 제1 저농도 확산층의 그것에 비하여 작게 형성하는 것이 바람직하다.
일 실시예에 있어서, 상기 제1 및 제2 고전압 트랜지스터들을 형성하는 단계는 다음의 단계들을 포함할 수 있다. 기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극을 형성한다. 기판에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극을 형성한다. 상기 제1 고전압 게이트 전극 양측의 기판에 제1 소오스/드레인 영역을 형성한다. 상기 제2 고전압 게이트 전극 양측의 기판에 제2 소오스/드레인 영역을 형성한다. 이때, 상기 제2 고전압 게이트 절연막은 상기 제1 고전압 게이트 절연막에 비하여 얇게 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 “상”에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 실시예들에 따른 비휘발성 기억 소자의 등가회로도이다. 본 발명의 실시예들에 따른 비휘발성 기억 소자는 노아형 비휘발성 기억 소자일 수 있다. 도 1에서는, 노아형 비휘발성 기억 소자의 등가회로를 도시하였다.
도 1을 참조하면, 비휘발성 기억 소자는 복수개의 비휘발성 기억 셀들(150)이 행방향들 및 열방향들을 따라 2차원적으로 배열된 셀 어레이(200)를 포함한다. 상기 셀 어레이(200)에 상기 행방향들을 따라 나란히 배열된 복수개의 워드라인들(WL)이 배치되고, 상기 열방향들을 따라 나란히 배열된 복수개의 비트라인들(BL)이 배치된다. 상기 비휘발성 기억 셀(150)은 제어 게이트 전극(CG), 스토리지 노드(SN) 및 소오스/드레인 영역들(S,D)을 포함한다. 상기 스토리지 노드(SN)는 전기적으로 격리되어 전하들을 저장하는 장소이다. 상기 스토리지 노드(SN)는 전하들이 자유전하 형태로 저장되는 플로팅 게이트일 수 있다. 이와는 달리, 상기 스토리지 노드(SN)는 깊은 준위의 트랩들(deep level traps)을 다량 함유하는 트랩절연막일 수 있다. 전하들은 상기 깊은 준위의 트랩에 저장된다. 상기 비휘발성 기억 셀(150)은 여러 개의 데이터들을 저장할 수 있는 멀티-레벨 셀(multi-level cell)일 수 있다. 이 경우에, 상기 스토리지 노드(SN)에 저장된 전하들의 량에 따라 상기 비휘발성 기억 셀(150)은 여러 개의 데이터들을 저장할 수 있다.
상기 제어 게이트 전극(CG)은 상기 워드라인(WL)에 접속되고, 상기 드레인 영역(D)은 상기 비트라인(BL)에 접속된다. 상기 소오스 영역(S)은 소오스 라인(SL)에 접속된다. 상기 소오스 라인(SL)은 상기 워드라인(WL)과 평행할 수 있다. 상기 각 행방향들을 따라 배열된 비휘발성 기억 셀들(150)은 하나의 상기 워드라인(WL)에 공통으로 접속되고, 상기 각 열방향들을 따라 배열된 비휘발성 기억 셀들(150)은 하나의 비트라인(BL)에 공통으로 접속된다. 상기 각 행방향들을 따라 배열된 비휘발성 기억 셀들(150)은 하나의 소오스 라인(SL)에 공통으로 접속될 수 있다.
상기 셀 어레이(200)의 일측에 로우 디코더(210)가 배치된다. 상기 로우 디코더(210)는 상기 워드라인들(WL)과 연결된다. 상기 로우디 디코더(210)는 상기 워드라인들(WL) 중에 하나를 선택하여 워드라인 전압들을 인가할 수 있다. 상기 워드라인 전압들은 상기 비휘발성 기억 셀(150)에 수행되는 기입, 소거 또는 읽기 동작시, 상기 선택된 워드라인(WL)에 인가되는 전압들로 정의된다. 적어도 기입 또는 소거 동작시 사용되는 상기 워드라인 전압들의 절대값들은 전원 전압에 비하여 높다. 이에 따라, 상기 로우 디코더(210)는 고전압의 상기 워드라인 전압들을 제어하는 제1 고전압 트랜지스터(160a)를 포함한다. 상기 로우 디코더(210)는 복수개의 제1 고전압 트랜지스터들(160a)을 포함할 수 있다. 상기 제1 고전압 트랜지스터들(160a) 중에 일부는 상기 워드라인들(WL)과 직접 연결된다.
상기 셀 어레이(220)의 또 다른 일측에 상기 비트라인들(BL)과 연결된 읽기/쓰기 회로(220)가 배치된다. 상기 읽기/쓰기 회로(220)는 상기 비트라인들(BL) 중에 하나를 선택하여 비트라인 전압들을 인가할 수 있다. 상기 비트라인 전압들은 상기 비휘발성 기억 셀(150)에 수행되는 기입, 소거 또는 읽기 동작시, 상기 선택된 비트라인(BL)에 인가되는 전압들로 정의된다. 적어도 기입 또는 소거 동작시에 사용되는 상기 비트라인 전압들의 절대값들은 전원 전압에 비하여 높다. 이에 따라, 상기 읽기/쓰기 회로(220)는 고전압의 상기 비트라인 전압들을 제어하는 제2 고전압 트랜지스터(160b)을 포함한다.
상기 제2 고전압 트랜지스터(160b)가 제어하는 비트라인 전압들의 절대값들의 최대치는 상기 제1 고전압 트랜지스터(160a)가 제어하는 워드라인 전압들의 절대값들의 최대치에 비하여 낮은 것이 바람직하다. 이때, 상기 제1 및 제2 고전압 트랜지스터들(160a,160b)에 동일한 게이트 전압이 인가될 때, 상기 제2 고전압 트랜지스터(160b)의 단위채널폭당 출력되는 포화전류량은 상기 제1 고전압 트랜지스터(160a)의 그것에 비하여 많은 것이 바람직하다.
상기 읽기/쓰기 회로(220)는 복수개의 상기 제2 고전압 트랜지스터(160b)를 포함할 수 있다. 상기 읽기/쓰기 회로(220)는 상기 비트라인(WL)에 직접 연결된 패스 게이트(PG), 상기 패스 게이트(PG)를 선택하는 역할을 수행하는 칼럼 디코더(CD), 상기 패스 게이트(PG)를 통하여 출력되는 데이터를 증폭시키는 감지증폭기(SA) 및, 상기 비트라인(BL)에 기입 동작에 요구되는 상기 비트라인 전압들을 인가하는 쓰기 구동회로(WD, Writing Driver circuit)을 포함할 수 있다. 상기 패스 게이트(PG)는 상기 제2 고전압 트랜지스터(160b)로 이루어진다. 이에 더하여, 상기 칼럼 디코더(CD) 또는 상기 쓰기 구동 회로(WD)도 상기 제2 고전압 트랜지스터(160b)를 포함할 수 있다.
상기 비휘발성 기억 소자의 주변회로에는 저전압 회로(230)가 배치될 수 있다. 상기 저전압 회로(230)는 저전압 트랜지스터(160c)를 갖는 회로이다. 경우에 따라, 상기 로우 디코더(210) 및 읽기/쓰기 회로(220)도 상기 저전압 트랜지스터(160c)를 포함할 수 있다. 상기 저전압 트랜지스터(160c)는 전원 전압으로 구동될 수 있다. 이에 더하여, 상기 저전압 트랜지스터(160c)는 전원 전압에 비하여 낮은 전압으로 구동될 수도 있다.
상술한 비휘발성 기억 소자의 기입, 소거 및 읽기 동작 방법들을 차례로 설명한다. 먼저, 상기 비휘발성 기억 소자에 대한 기입 동작시, 상기 로우 디코더(210)는 상기 워드라인들(WL) 중에 하나를 선택하고, 상기 선택된 워드라인(WL)에 기입 워드라인 전압을 인가한다. 상기 기입 워드라인 전압은 그것의 절대값이 전원전압에 비하여 높은 고전압이다. 예컨대, 상기 기입 워드라인 전압은 대략 10V일 수 있다. 물론, 상기 기입 워드라인 전압은 10V 이외의 고전압일 수도 있다. 상기 읽기/쓰기 회로(220)는 상기 비트라인들(BL) 중에 하나를 선택하고, 상기 선택된 비트라인(BL)에 기입 비트라인 전압을 인가한다. 상기 기입 비트라인 전압은 그것의 절대값이 전원전압에 비하여 높은 고전압이다. 이에 더하여, 상기 기입 비트라인 전압은 상기 기입 워드라인 전압에 비하여 낮은 것이 바람직하다. 예컨대, 상기 기입 비트라인 전압은 약 5V일 수 있다. 물론, 상기 기입 비트라인 전압은 상기 전원전압에 비하여 높고, 상기 기입 워드라인 전압에 비하여 낮은 다른 고전압일 수도 있다. 상기 선택된 워드라인(WL) 및 선택된 비트라인(BL)에 동시에 접속된 비휘발성 기억 셀(150)의 웰(well) 및 소오스 영역(S)에는 각각 기입 백바이어스 전압(programming back bias voltage) 및 접지전압이 인가된다. 상기 기입 백바이어스 전압은 약 -0.5V가 인가될수 있다. 결과적으로, 상기 선택된 워드라인(WL) 및 선택된 비트라인(BL)에 의해 선택된 셀(150)에 데이터가 저장된다. 이때, 상기 선택된 셀(150)은 핫캐리어 주입 방식에 의해 데이터가 저장될 수 있다. 즉, 상기 기입 비트라인 전압에 의하여, 상기 선택된 셀(150)의 드레인 영역(D) 부근에서 핫캐리어들에 의한 전하들이 발생되고, 상기 발생된 전하들은 상기 기입 워드라인 전압에 의하여 상기 선택된 셀(150)의 터널절연막을 터널링하여 상기 스토리지 노드(SN)로 주입된다.
다음으로, 상기 선택된 셀(150)의 데이터를 소거하는 방법을 설명한다. 상기 로우 디코더(210)는 상기 선택된 워드라인(WL)에 소거 워드라인 전압을 인가한다. 상기 선택된 셀(150)의 웰에는 소거 백바이어스 전압(erasing back bias voltage)이 인가된다. 이때, 상기 선택된 비트라인(BL) 및 상기 선택된 셀(150)의 소오스 영역(S)은 플로팅 시킨다. 상기 소거 워드라인 전압은 그것의 절대값이 전원전압에 비하여 높은 고전압을 인가한다. 예컨대, 상기 소거 워드라인 전압은 -11V일 수 있다. 상기 소거 백바이어스 전압도 그것의 절대값이 전원전압에 비하여 높은 고전압을 인가한다. 이에 더하여, 상기 소거 백바이어스 전압의 절대값은 상기 소거 워드라인 전압의 절대값에 비하여 낮은 것이 바람직하다. 예컨대, 상기 소거 백바이어스 전압은 6V일 수 있다. 물론, 상기 소거 백바이어스는 다른 고전압일 수도 있다. 상기 선택된 비트라인(BL)은 플로팅되어 있음으로, 상기 소거 백바이어스 전압에 의해 부스팅(boosting)될 수 있다. 결과적으로, 상기 선택된 셀(150)의 스토리지 노드(SN) 내의 전하들은 터널절연막을 터널링하여 상기 웰로 방출된다. 이때, 상기 전하들은 Fowler-Nordheim 터널링 방식에 의해 상기 터널절연막을 터널링할 수 있다.
다음으로, 상기 선택된 셀(150)의 데이터를 읽는 방법을 설명한다. 상기 로우 디코더(210)는 상기 선택된 워드라인(WL)에 읽기 워드라인 전압을 인가하고, 상기 읽기/쓰기 회로(220)는 상기 선택된 비트라인(BL)에 레퍼런스 전류를 공급하기 위한 읽기 비트라인 전압을 인가한다. 상기 읽기 워드라인 전압은 상기 스토리지 노드(SN)내에 전하들이 방출된 상태의 상기 선택된 셀(150)의 문턱전압과, 상기 스토리지 노드(SN) 내에 전하들이 저장된 상태의 상기 선택된 셀(150)의 문턱전압 사이의 값이다. 상기 읽기 비트라인 전압은 상기 워드라인 전압들의 절대값들의 최대치에 비하여 낮은 전압이다. 예컨대, 상기 읽기 비트라인 전압은 전원전압 또는 전원전압의 1/2값일 수 있다. 결과적으로, 상기 선택된 셀(150)의 데이터 저장 유무에 따라, 상기 선택된 비트라인(BL)에 공급된 레퍼런스 전류량의 변화량을 상기 감지증폭기(SA)가 감지하여 상기 선택된 셀(150)의 데이터를 읽는다.
상술한 비휘발성 기억 소자에 있어서, 상기 제2 고전압 트랜지스터(160b)가 제어하는 비트라인 전압들의 절대값의 최대치는 전원전압의 그것에 비하여 높고, 상기 제1 고전압 트랜지스터(160a)의 그것에 비하여 낮다. 또한, 동일한 게이트 전압이 인가될 때, 상기 제2 고전압 트랜지스터(160b)의 단위채널폭당 출력되는 포화전류량은 상기 제1 고전압 트랜지스터(160a)의 그것에 비하여 많다. 이에 따라, 상기 비휘발성 기억 소자의 센싱 마진이 향상되며, 읽기 동작의 속도가 향상된다. 다시 말해서, 상기 워드라인 전압들의 최대치에 비하여 낮은 게이트 전압이 인가될 때, 상기 제2 고전압 트랜지스터(160b)는 상기 제1 고전압 트랜지스터(106a)에 비하여 많은 포화전류량을 출력할 수 있다. 이에 따라, 읽기 동작시, 상기 읽기/쓰기 회로(220)는 상기 선택된 비트라인(BL)에 충분한 레퍼런스 전류량을 공급하여 센싱 마진을 향상시킬 수 있다. 특히, 상기 비휘발성 기억 셀(150)이 멀티-레벨 셀일 경우, 상기 향상된 센싱 마진의 효과가 두드러지게 나타날 수 있다. 또한, 상기 읽기/쓰기 회로(220)는 상기 제2 고전압 트랜지스터(160b)의 많은 포화전류량으로 인해, 보다 빠르게 상기 레퍼런스 전류량을 공급할 수 있음으로, 고속의 비휘발성 기억 소자를 구현할 수 있다. 상기 제1 및 제2 고전압 트랜지스터들(160a,160b)은 각각 상기 워드라인 전압들의 절대값의 최대치 및, 상기 비트라인 전압들의 절대값의 최대치를 견딜수 있는 내구성을 갖는 구조들로 이루어진다.
이에 더하여, 상기 제2 고전압 트랜지스터(160b)는 상기 제1 고전압 트랜지스터(160a)에 비하여 작은 평면적을 갖는 구조를 가질 수 있다. 이는, 상기 제2 고전압 트랜지스터(160b)의 높은 포화전류량에 기인한다.
결과적으로, 상기 비휘발성 기억 소자의 센싱 마진이 향상되며, 고속 및 고집적화의 비휘발성 기억소자를 구현할 수 있다.
구체적으로, 상기 제1 및 제2 고전압 트랜지스터들(160a,160b)의 구조적인 특징을 도 2a를 참조하여 설명한다.
도 2a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 나타낸 단면도이다. 도면에 있어서, 참조부호 “a”, “b”및 “c”는 각각 제1 고전압 영역, 제2 고전압 영역 및 저전압 영역을 나타낸다.
도 1 및 도 2a를 참조하면, 기판(100)은 제1 고전압 영역(a), 제2 고전압 영역(b) 및 저전압 영역(c)을 포함한다. 상기 제1 고전압 영역(a) 내에 제1 고전압 트랜지스터(160a)가 배치되고, 상기 제2 고전압 영역(b) 내에 제2 고전압 트랜지스터(160b)가 배치되며, 상기 저전압 영역(c) 내에 저전압 트랜지스터(160c)가 배치된다. 상기 제1 고전압 영역(a)은 로우 디코더(210) 내에 배치되는 것이 바람직하다. 상기 제2 고전압 영역(b)은 읽기/쓰기 회로(220) 내에 배치되는 것이 바람직하다. 상기 저전압 영역(c)은 저전압 회로(230)내에 배치될 수 있다. 이에 더하여, 상기 저전압 영역(c)은 상기 로우 디코더(210) 또는 읽기/쓰기 회로(220) 내에 배치될 수도 있다.
상기 트랜지스터들(160a,160b,160c)은 엔모스 트랜지스터들일 수 있다. 물론, 상기 트랜지스터들(160a,160b,160c)은 피모스 트랜지스터들일 수 있다. 이에 더하여, 상기 로우 디코더(210)는 엔모스형의 제1 고전압 트랜지스터(160a) 및 피모스형의 제2 고전압 트랜지스터(160a)를 동시에 포함할 수 있다. 이와 마찬가지로, 상기 읽기/쓰기 회로(220)는 엔모스형의 제2 고전압 트랜지스터(160b) 및 피모스형의 제2 고전압 트랜지스터(160b)를 동시에 포함할 수 있다. 상기 저전압 회로(230) 역시 엔모스형의 저전압 트랜지스터(160c) 및 피모스형의 저전압 트랜지스터(160c)를 동시에 포함할 수 있다.
상기 제1 고전압 트랜지스터(160a)는 상기 제1 고전압 영역(a)의 기판(100) 상에 배치된 제1 고전압 게이트 패턴(110a) 및, 상기 제1 고전압 게이트 패턴(110a) 양측의 기판(100)에 형성된 제1 소오스/드레인 영역(120a)을 포함한다. 상기 제1 고전압 게이트 패턴(110a)은 차례로 적층된 제1 고전압 게이트 절연막(105a), 제1 고전압 게이트 전극(107a) 및 제1 캐핑 패턴(109a)을 포함한다. 상기 제1 소오스/드레인 영역(120a)은 상기 제1 고전압 게이트 패턴(110a)의 일측벽으로부터 순차적으로 배열된 제1 저농도 확산층(112a) 및 제1 고농도 확산층(118a)을 포함한다. 상기 제1 소오스/드레인 영역(120a)은 엘디디 구조일 수 있다. 상기 제1 고전압 트랜지스터(160a)가 턴온될 때, 상기 제1 저농도 확산층(112a)은 상기 제1 고전압 게이트 패턴(110a) 아래의 제1 고전압 채널 영역과 접속된다. 상기 제1 고농도 확산층(118a)은 상기 제1 고전압 게이트 패턴(110a)으로부터 제1 폭(W1)으로 이격되어 있다. 상기 제1 폭(W1)은 상기 제1 고전압 게이트 패턴(110a)과 상기 제1 고농도 확산층(118a) 사이에 위치한 상기 제1 저농도 확산층(112a)의 폭으로 정의될수 있다.
상기 제2 고전압 트랜지스터(160b)는 상기 제2 고전압 영역(b)의 기판(100) 상에 배치된 제2 고전압 게이트 패턴(110b) 및 상기 제2 고전압 게이트 패턴(110b) 양측의 기판(100)에 형성된 제2 소오스/드레인 영역(120b)을 포함한다. 상기 제2 고전압 게이트 패턴(110b)은 차례로 적층된 제2 고전압 게이트 절연막(105b), 제2 고전압 게이트 전극(107b) 및 제2 캐핑 패턴(109b)을 포함한다. 상기 제2 소오스/드레인 영역(120b)은 상기 제2 고전압 게이트 패턴(110b)의 일측벽으로부터 순차적으로 배열된 제2 저농도 확산층(112b) 및 제2 고농도 확산층(118b)을 포함한다. 상기 제2 소오스/드레인 영역(120b)도 엘디디 구조일 수 있다. 상기 제2 고전압 트랜지스터(160b)가 턴온될 때, 상기 제2 저농도 확산층(112b)은 상기 제2 고전압 게이트 패턴(110b) 아래의 제2 고전압 채널 영역과 전기적으로 접속된다. 상기 제2 고전압 채널 영역의 길이는 상기 제1 고전압 챈널 영역의 길이와 동일할 수 있다. 상기 제2 고농도 확산층(118b)은 상기 제2 고전압 게이트 패턴(110b)으로부터 제2 폭(W2)으로 이격되어 있다. 상기 제2 폭(W2)은 상기 제2 고전압 게이트 패턴(110b)과 상기 제2 고농도 확산층(118b) 사이에 위치한 상기 제2 저농도 확산층(112b)의 폭으로 정의될 수 있다.
상기 제1 및 제2 고전압 게이트 절연막들(105a,105b)은 서로 동일한 두께를 가질 수 있다. 상기 제1 및 제2 고전압 절연막들(105a,105b)은 상기 저전압 게이트 절연막(103a)에 비하여 두꺼운 두께를 가질 수 있다.
상기 제1 저농도 확산층(112a)과 상기 제2 저농도 확산층(112b)은 동일한 타입의 불순물들로 도핑된다. 상기 제1 및 제2 저농도 확산층들(112a,112b)의 불순물 농도들은 서로 동일할 수 있다. 이와 마찬가지로, 상기 제1 및 제2 고농도 확산층들(118a,118b)은 서로 동일한 타입의 불순물들로 도핑된다. 상기 제1 및 제2 고농도 확산층들(118a,118b)의 불순물 농도들은 서로 동일할 수 있다.
상기 제2 저농도 확산층(112b)의 폭(W2)은 상기 제1 저농도 확산층(112a)의 폭(W1)에 비하여 작은 것이 바람직하다. 이에 따라, 상기 제2 고전압 트랜지스터(160b)의 단위채널폭당 출력되는 포화전류량은 상기 제1 고전압 트랜지스터(160a)의 그것에 비하여 많게 된다. 상기 제1 저농도 확산층(112a)은 상기 제1 고전압 채널 영역과 상기 제1 고농도 확산층(118a) 간의 저항으로 작용하며, 상기 제2 저농도 확산층(112b)은 상기 제2 고전압 채널 영역과 상기 제2 고농도 확산층(118b) 간의 저항으로 작용된다. 상기 제2 저농도 확산층(112b)의 폭(W2)이 상기 제1 저농도 확산층(112a)의 폭(W1)에 비하여 작음으로써, 상기 제2 고전압 트랜지스터(160b)은 상기 제1 고전압 트랜지스터(160a)에 비하여 많은 포화전류량을 출력할 수 있다. 그 결과, 비휘발성 기억 소자의 센싱 마진이 향상된다.
또한, 상기 제2 저농도 확산층(112b)의 폭(W2)이 작아짐으로써, 상기 제2 고전압 트랜지스터(160b)의 평면적이 감소된다. 이에 더하여, 높은 포화전류량으로 인해, 상기 제2 고전압 채널 영역의 폭도 상기 제1 고전압 채널 영역의 폭보다 작을 수 있다. 따라서, 상기 제2 고전압 트랜지스터의 평면적은 더욱 감소될수 있다. 그 결과, 상기 비휘발성 기억 소자의 읽기/쓰기 회로(220)의 평면적을 감소시켜 고집적화된 비휘발성 기억 소자를 구현할 수 있다.
상기 제2 저농도 확산층(112b)의 폭(W2)이 감소됨으로써, 상기 제2 소오스/드레인 영역들(120b)간의 펀치스루 전압이 상기 제1 소오스/드레인 영역들간(120a)의 펀치스루 전압에 비하여 낮을 수 있다. 하지만, 상기 제2 고전압 트랜지스터(160b)에 인가될 수 있는 비트라인 전압들의 절대값들의 최대치는 상기 제1 고전압 트랜지스터(160a)의 그것에 비하여 낮음으로, 상기 제2 고저압 트랜지스터(160b)은 고전압의 상기 비트라인 전압들에 견딜수 있는 내구성을 갖는다. 상기 펀치스루 전압은 턴오프된 트랜지스터의 드레인 영역에 인가되어 상기 턴오프된 트랜지스터의 소오스/드레인 영역들간에 펀치스루 현상을 발생시키는 전압을 말한다.
한편, 상기 저전압 트랜지스터(160c)는 상기 저전압 영역(c)의 기판(100) 상에 배치된 저전압 게이트 패턴(110c) 및 상기 저전압 게이트 패턴(110c) 양측의 기판(100)에 형성된 제3 소오스/드레인 영역(120c)을 포함한다. 상기 저전압 게이트 패턴(110c)은 차례로 적층된 저전압 게이트 절연막(103a), 저전압 게이트 전극(107c) 및 제3 캐핑 패턴(109c)을 포함한다. 상기 제3 소오스/드레인 영역(120c)은 상기 저전압 게이트 패턴(110c)의 일측벽으로부터 순차적으로 배열된 제3 저농도 확산층(112c) 및 제3 고농도 확산층(118c)을 포함한다. 상기 제3 고농도 확산층(118c)은 상기 저전압 게이트 패턴(110c)으로부터 제3 폭(W3)으로 이격되어 있다. 상기 제3 폭(W3)은 상기 저전압 게이트 패턴(110c)과 상기 제3 고농도 확산층(118c) 사이에 위치한 상기 제3 저농도 확산층(112c)의 폭으로 정의될 수 있다. 상기 제1 및 제2 저농도 확산층들(112a,112b)의 폭들(W1,W2)은 상기 제3 저농도 확산층(112c)의 폭(W3)에 비하여 큰 것이 바람직하다. 다시 말해서, 상기 제2 저농도 확산층(112b)의 폭(W2)은 상기 제3 저농도 확산층(112c)의 폭(W3)에 비하여 크고, 상기 제1 저농도 확산층(112a)의 폭(W1)에 비하여 작은 것이 바람직하다.
상기 저전압 게이트 패턴(110c) 아래의 저전압 채널 영역의 길이는 상기 제1 및 제2 고전압 채널 영역의 길이에 비하여 짧을 수 있다.
상기 제1 고전압 게이트 패턴(110a), 제2 고전압 게이트 패턴(110b) 및 저전압 게이트 패턴(110c)의 양측벽들에는 각각 제1, 제2 및 제3 스페이서들(117a, 117b, 117c)이 배치된다. 상기 제1, 제2 및 제3 스페이서들(117a,117b,117c)의 하부면폭들은 서로 동일할 수 있다. 이때, 상기 제3 저농도 확산층(112c)은 상기 제3 스페이서(117c)의 하부면에 정렬된다. 따라서, 상기 제1 및 제2 저농도 확산층들(112a,112b)의 폭들(W1,W2)은 각각 제1 및 제2 스페이서들(117a,117b)의 하부면폭들에 비하여 크다.
이와는 다르게, 상기 트랜지스터들(160a,160b,160c)은 다른 형태의 스페이서들을 가질수도 있다. 이를 도 2b 및 도 2c를 참조하여 설명한다.
도 2b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 일 변형예를 나타낸 단면도이다.
도 2b를 참조하면, 제1 고전압 게이트 패턴(110a), 제2 고전압 게이트 패턴(110b) 및 저전압 게이트 패턴(110c)의 양측벽들에 각각 제1, 제2 및 제3 스페이서들(122a,122b,122c)이 배치된다. 상기 제1 저농도 확산층(112a)의 폭(W1)은 상기 제1 스페이서(122a)의 하부면 폭에 비하여 넓다. 이와는 달리, 상기 제2 저농도 확산층(112b)은 상기 제2 스페이서(122b)의 하부면에 정렬되고, 상기 제3 저농도 확산층(112c)은 상기 제3 스페이서(122c)의 하부면에 정렬된다. 상기 제1 및 제2 스페이서들(122a,122b)의 하부면폭들은 서로 동일하며, 상기 제1 및 제2 스페이서들(122a,122b)의 하부면의 폭들은 상기 제3 스페이서(122c)의 하부면의 폭에 비하여 크다.
이와는 다르게, 상기 트랜지스터들(160a,160b,160c)은 저농도 확산층들(112a,112b,112c)이 각각 정렬된 제1, 제2 및 제3 스페이서들을 가질 수도 있다. 이를 도 2c를 참조하여 설명한다.
도 2c는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 다른 변형예를 나타낸 단면도이다.
도 2c를 참조하면, 제1 고전압 게이트 패턴(110a), 제2 고전압 게이트 패턴(110b) 및 저전압 게이트 패턴(110c)의 양측벽들에 각각 제1, 제2 및 제3 스페이서들(136a,136b,136c)이 배치된다. 이때, 상기 제1, 제2 및 제3 저농도 확산층들(112a,112b,112c)은 각각 상기 제1, 제2 및 제3 스페이서들(136a,136b,136c)의 하부면들에 정렬된다. 상기 제1 스페이서(136a)의 하부면의 폭이 상기 제2 및 제3 스페이서들(136b,136c)에 비하여 넓다. 상기 제2 스페이서(136b)의 하부면의 폭은 상기 제1 스페이서(136a)의 그것에 비하여 작고, 상기 제3 스페이서(136c)의 그것에 비하여 넓다.
다음으로, 상기 비휘발성 기억 소자의 제조 방법을 본 발명의 특징인 제1 및 제2 고전압 트랜지스터들을 중심으로 설명한다.
도 3a 내지 도 3c는 도 2a에 도시된 비휘발성 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 제1 고전압 영역(a), 제2 고전압 영역(b) 및 저전압 영역(c)을 갖는 기판(100) 상에 제1 절연막(102)을 형성한다. 상기 제1 절연막(102)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 제1 절연막(102)을 형성하기 전에, 상기 기판(100)에 활성영역들을 정의하는 소자분리막(미도시함)을 형성한다.
상기 제1 절연막(102)을 선택적으로 제거하여 상기 저전압 영역(c)의 기판(100)을 노출시킨다. 이때, 상기 제1 및 제2 고전압 영역들(a,b)의 기판(100) 상에는 상기 제1 절연막(102)이 잔존한다.
이어서, 상기 기판(100) 전면에 제2 절연막(103)을 형성한다. 상기 제1 및 제2 고전압 영역들(a,b)의 기판(100) 상에 형성된 제1 및 제2 절연막들(102,103)은 고전압 절연막(105)을 구성한다. 상기 저전압 영역(c)의 기판(103) 상에 형성된 제2 절연막(103)은 저전압 절연막에 해당한다. 상기 제2 절연막(103)은 실리콘 산화막으로 형성할 수 있다. 상기 제2 절연막(103)은 열산화막으로 형성할 수 있다.
상기 제2 절연막(103)을 갖는 기판(100) 전면에 게이트 도전막(107) 및 캐핑막(109)을 차례로 형성한다. 상기 게이트 도전막(107)은 도 1의 비휘발성 기억 셀(150)의 스토리지 노드(SN)를 형성하기 위한 하부 도전막 및, 상기 비휘발성 기억 셀(150)의 제어 게이트 전극(CG)을 형성하기 위한 상부 도전막을 포함할 수 있다. 상기 게이트 도전막(107)은 도전막인 도핑된 폴리실리콘 또는 도전성 금속 함유 물질을 포함할 수 있다. 상기 도전성 금속 함유 물질은 텅스텐과 같은 금속, 질화티타늄, 질화탄탈늄 또는 질화텅스텐과 같은 도전성 질화금속 또는, 텅스텐실리사이드, 티타늄실리사이드 또는 텅스텐실리사이드와 같은 금속실리사이드들 중에 적어도 하나일 수 있다.
상기 캐핑막(109)은 절연막으로 형성한다. 예컨대, 상기 캐핑막(109)은 실리콘산화막, 실리콘질화막 또는 실리콘산화질화막으로 형성할 수 있다.
도 3b 및 도 3c를 참조하면, 상기 캐핑막(109), 게이트 도전막(107) 및 고전아 절연막(105)을 연속적으로 패터닝하여 상기 제1 고전압 영역(a) 내에 제1 고전압 게이트 패턴(110a) 및, 상기 제2 고전압 영역(b)내에 제2 고전압 게이트 패턴(110b)을 형성한다. 상기 캐핑막(109), 게이트 도전막(107) 및 제2 절연막(103)을 연속적으로 패터닝하여 상기 저전압 영역(c) 내에 저전압 게이트 패턴(110c)을 형성한다. 상기 제1 고전압 게이트 패턴(110a), 제2 고전압 게이트 패턴(110b) 및 저전압 게이트 패턴(110c)은 순차적으로 형성되거나, 동시에 형성될 수 있다.
상기 제1 고전압 게이트 패턴(110a)은 차례로 적층된 제1 고전압 게이트 절연막(105a), 제1 고전압 게이트 전극(107a) 및 제1 캐핑 패턴(109a)을 포함한다. 상기 제2 고전압 게이트 패턴(110b)은 차례로 적층된 제2 고전압 게이트 절연막(105b), 제2 고전압 게이트 전극(107b) 및 제2 캐핑 패턴(109b)을 포함한다. 상기 저전압 게이트 패턴(110c)은 차례로 적층된 저전압 게이트 절연막(103a), 저전압 게이트 전극(107c) 및 제3 캐핑 패턴(109c)을 포함한다.
상기 제1 고전압 게이트 패턴(110a)의 제1 선폭(111a) 및 상기 제2 고전압 게이트 패턴(110b)의 제2 선폭(111b)은 상기 저전압 게이트 패턴(110a)의 제3 선폭(111c) 보다 큰 것이 바람직하다. 상기 제1 선폭(111a) 및 상기 제2 선폭(111b)은 서로 동일한 선폭일 수 있다.
상기 제1 고전압 게이트 패턴(110a)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제1 고전압 게이트 패턴(110a) 양측의 기판(100) 내에 제1 저농도 확산층(112a)을 형성한다. 상기 제2 고전압 게이트 패턴(110b)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제2 고전압 게이트 패턴(110b) 양측의 기판(100) 내에 제2 저농도 확산층(112b)을 형성한다. 상기 저전압 게이트 패턴(110c)을 마스크로 사용하여 상기 저전압 게이트 패턴(110c) 양측의 기판(100) 내에 제3 저농도 확산층(112c)을 형성한다. 상기 제1, 제2 및 제3 저농도 확산층(112a,112b,112c)은 순차적으로 형성되거나, 동시에 형성될 수 있다. 상기 제1, 제2 및 제3 저농도 확산층(112a,112b,112c)은 서로 동일한 불순물 농도를 가질 수 있다. 이와는 다르게, 상기 제1 및 제2 저농도 확산층들(112a,112b)은 서로 동일한 불순물 농도를 갖고, 상기 제3 저농도 확산층(118c)은 상기 제1 및 제2 저농도 확산층(112a,112b)과 다른 불순물 농도를 가질수도 있다.
상기 게이트 패턴들(110a,110b,110c)의 양측벽들에 각각 제1, 제2 및 제3 스페이서들(117a,117b,117c)을 형성한다. 상기 제1, 제2 및 제3 스페이서들(117a,117b,117c)의 하부면폭들(116a,116b,116c)은 서로 동일할 수 있다. 상기 스페이서들(117a,117b,117c)은 절연막인, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성할 수 있다.
이어서, 상기 제1 고전압 영역(a) 내에 상기 제1 고전압 게이트 패턴(110a) 및 제1 스페이서들(117a)를 덮는 제1 감광막 패턴(114a)을 형성하고, 상기 제2 고전압 영역(b) 내에 상기 제2 고전압 게이트 패턴(110b) 및 제2 스페이서들(117b)을 덮는 제2 감광막 패턴(114b)을 형성한다. 상기 제1 감광막 패턴(114a)의 폭(115a)은 상기 제1 고전압 게이트 패턴(110a)의 제1 선폭(111a) 및, 상기 제1 스페이서들(117a)의 선폭들(116a)의 합에 비하여 큰 것이 바람직하다. 상기 제2 감광막 패턴(114a)의 폭(115b)은 상기 제2 고전압 게이트 패턴(110a)의 제2 선폭(111b) 및, 상기 제2 스페이서들(117b)의 선폭들(116b)의 합에 비하여 큰 것이 바람직하다. 이때, 상기 제2 감광막 패턴(114a)의 폭(115b)은 상기 제1 감광막 패턴(114a)의 폭(115a)에 비하여 작은 것이 바람직하다.
상기 제1 감광막 패턴(114a)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제1 고전압 게이트 패턴(110a) 양측에 제1 고농도 확산층(118a)을 형성하고, 상기 제2 감광막 패턴(114b)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제2 고전압 게이트 패턴(110b) 양측에 제2 고농도 확산층(118b)을 형성한다. 상기 저전압 게이트 패턴(110c) 및 제3 스페이서들(117c)를 마스크로 사용하여 불순물 이온들을 주입하여 상기 저전압 게이트 패턴(110c) 양측에 제3 고농도 확산층(118c)을 형성한다. 상기 제1, 제2 및 제3 고농도 확산층들(118a,118b,118c)은 순차적으로 형성되거나, 동시에 형성될 수 있다. 상기 고농도 확산층들(118a,118b,118c)은 서로 동일한 불순물 농도를 가질 수 있다. 이와는 다르게, 상기 제1 및 제2 고농도 확산층들(118a,118b)은 서로 동일한 불순물 농도를 가지고, 상기 제3 고농도 확산층(118c)은 상기 제1 및 제2 고농도 확산층들(118a,118c)과 다른 불순물 농도를 가질수도 있다.
상기 제1 및 제2 감광막 패턴들(114a,114b)을 애슁 공정등으로 제거하여 도 2a의 비휘발성 기억 소자를 구현할 수 있다.
다음으로, 도 2b에 도시된 비휘발성 기억 소자의 제조 방법을 도 4a 내지 도 4c를 참조하여 설명한다. 도 2b에 도시된 비휘발성 기억 소자의 제조 방법에 있어서, 게이트 패턴들(110a,110b,110c) 및 저농도 확산층들(112a,112b,112c)을 형성하는 방법은 도 3a 및 도 3b를 참조하여 설명한 방법과 동일하게 수행할 수 있다.
도 4a 내지 도 4c는 도 2b에 도시된 비휘발성 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3b 및 도 4a를 참조하면, 게이트 패턴들(110a,110b,110c) 및 저농도 확산층들(112a,112b,112c)을 갖는 기판(100) 전면에 스페이서 절연막(122)을 형성한다. 상기 스페이서 절연막(122)은 절연막으로 형성한다. 예컨대, 상기 스페이서 절연막(122)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성할 수 있다.
도 4b 및 도 4c를 참조하면, 상기 스페이서 절연막(122) 상에 상기 저전압 영역(c)내의 상기 스페이서 절연막(122)을 노출시키는 제1 감광막 패턴(124)을 형성한다. 상기 제1 감광막 패턴(124)은 상기 제1 및 제2 고전압 영역들(a,b)내의 상기 스페이서 절연막(122)을 덮는다. 상기 제1 감광막 패턴(124)을 마스크로 사용하여 상기 노출된 스페이서 절연막(122)의 일부를 리세스한다. 이때, 상기 노출된 스페이서 절연막(122)은 등방성 식각에 의해 리세스될 수 있다. 이에 따라, 상기 리세스된 스페이서 절연막(122’)의 두께는 상기 고전압 영역들(a,b) 내의 스페이서 절연막(122)의 두께에 비하여 얇아진다.
이어서, 상기 제1 감광막 패턴(124)을 애슁공정등으로 제거하여 상기 고전압 영역들(a,b) 내의 스페이서 절연막(122)을 노출시킨다.
상기 노출된 스페이서 절연막(122) 및 리세스된 스페이서 절연막(122’)을 전면 이방성 식각하여 상기 제1 고전압 게이트 패턴(110a), 제2 고전압 게이트 패턴(110b) 및 저전압 게이트 패턴(110c)의 양측벽들에 각각 제1, 제2 및 제3 스페이서들(122a,122b,122c)을 형성한다. 이때, 상기 제1 및 제2 스페이서들(122a,122b)의 하부면들의 폭들은 상기 제3 스페이서(122c)의 그것에 비하여 크게 형성된다.
상기 제1 고전압 게이트 패턴(110a) 및 제1 스페이서들(122a)을 덮는 제2 감광막 패턴(126)을 형성한다. 이때, 상기 제2 고전압 게이트 패턴(110b), 제2 스페이서들(122b), 저전압 게이트 패턴(110c) 및 제3 스페이서들(122c)은 노출되어 있다. 상기 제2 감광막 패턴(126)의 폭은 상기 제1 고전압 게이트 패턴(110)의 선폭과, 상기 제2 스페이서들(122a)의 하부면들의 폭들을 합한 것에 비하여 큰 것이 바람직하다.
상기 제1 감광막 패턴(126)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제1 고전압 게이트 패턴(110a) 양측의 기판(100)에 제2 고농도 확산층들(118a)을 형성한다. 상기 제2 고전압 게이트 패턴(110b) 및 제2 스페이서들(122b)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제2 고전압 게이트 패턴(110b) 양측의 기판(100)에 제2 고농도 확산층들(118b)을 형성한다. 상기 저전압 게이트 패턴(110c) 및 제3 스페이서들(122c)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 저전압 게이트 패턴(110c) 양측의 기판(100)에 제3 고농도 확산층들(118c)을 형성한다. 상기 제1, 제2 및 제3 고농도 확산층들(118a,118b,118c)은 순차적으로 형성되거나, 동시에 형성될 수 있다.
다음으로, 도 2c에 도시된 비휘발성 기억 소자의 제조 방법을 도 5a 내지 도 5c를 참조하여 설명한다. 도 2c에 도시된 비휘발성 기억 소자의 제조 방법에 있어서, 게이트 패턴들(110a,110b,110c) 및 저농도 확산층들(112a,112b,112c)을 형성하는 방법은 도 3a 및 도 3b를 참조하여 설명한 방법과 동일하게 수행할 수 있다.
도 5a 내지 도 5c는 도 2c에 도시된 비휘발성 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3b 및 도 5a를 참조하면, 게이트 패턴들(110a,110b,110c) 및 저농도 확산층들(112a,112b,112c)을 갖는 기판(100) 전면에 스페이서 절연막(130)을 형성한다. 상기 스페이서 절연막(130)은 실리콘산화막, 실리콘질화막 또는 실리콘산화질화막으로 형성할 수 있다. 상기 스페이서 절연막(130)은 도 4a에 도시된 스페이서 절연막(122)에 비하여 두꺼운 두께를 갖는다.
상기 스페이서 절연막(130)에 상에 저전압 영역(c)의 스페이서 절연막(130)을 노출시키는 제1 감광막 패턴(132)을 형성한다. 상기 제1 감광막 패턴(132)은 고전압 영역들(a,b) 상에 형성된 스페이서 절연막(130)을 덮는다.
상기 제1 감광막 패턴(132)을 마스크로 사용하여 제1 리세스 공정을 수행하여 상기 노출된 스페이서 절연막(130)의 일부를 리세스한다. 상기 제1 리세스 공정은 등방성 식각일 수 있다. 제1 리세스된 스페이서 절연막(130a)은 상기 스페이서 절연막(130)의 두께에 비하여 얇다.
도 5b 및 도 5c를 참조하면, 상기 제1 감광막 패턴(132)을 애슁 공정등으로 제거하여 고전압 영역들(a,b)내의 스페이서 절연막(130)을 노출시킨다.
이어서, 상기 기판(100) 상에 상기 제1 리세스된 스페이서 절연막(130a) 및, 상기 제2 고전압 영역(b)내의 스페이서 절연막(130)을 노출시키는 제2 감광막 패턴(134)을 형성한다. 상기 제2 감광막 패턴(134)은 상기 제1 고전압 영역(a)의 스페이서 절연막(130)을 덮는다.
상기 제2 감광막 패턴(134)을 마스크로 사용하여 제2 리세스 공정을 수행하여 상기 제2 고전압 영역(b)의 스페이서 절연막(130)의 일부 및, 상기 제1 리세스된 스페이서 절연막(130a)의 일부를 리세스시킨다. 상기 제2 리세스 공정도 등방성 식각일 수 있다.
결과적으로, 상기 제1 고전압 영역(a) 내에는 가장 두꺼운 상기 스페이서 절연막(130)이 잔존하고, 상기 제2 고전압 영역(b) 내에는 제2 리세스된 스페이서 절연막(130b)이 잔존하며, 상기 저전압 영역(c) 내에는 가장 얇은 두께의 제1 및 제2 리스세된 스페이서 절연막(130a’)이 잔존한다.
상기 제2 감광막 패턴(134)을 애슁 공정등으로 제거하여 제1 고전압 영역(a)의 스페이서 절연막(130)을 노출시킨다.
상기 결과물에 전면 이방성 식각을 수행하여 상기 게이트 패턴들(110a,110b,110c)의 양측벽들에 각각 제1, 제2 및 제3 스페이서들(136a,136b,136c)를 형성한다. 상기 제1 스페이서(136a)의 하부면의 폭은 상기 제2 및 제3 스페이서들(136b,136c)에 비하여 넓다. 상기 제2 스페이서(136b)의 하부면의 폭은 상기 제1 스페이서(136a)의 그것에 비하여 작고, 상기 제3 스페이서(136c)의 그것에 비하여 크다.
이어서, 상기 제1 고전압 게이트 패턴(110a) 및 제1 스페이서들(136a)을 마스크로 사용하여 불순물 이온들을 주입하여 도 2c의 제1 고농도 확산층들(118a)을 형성한다. 상기 제2 고전압 게이트 패턴(110b) 및 제2 스페이서들(136b)을 마스크로 사용하여 불순물 이온들을 주입하여 도 2c의 제2 고농도 확산층들(118b)을 형성한다. 상기 저전압 게이트 패턴(110c) 및 제3 스페이서들(136c)을 마스크로 사용하여 불순물 이온들을 주입하여 도 2c의 제3 고농도 확산층들(118c)을 형성한다. 물론, 상기 제1, 제2 및 제3 고농도 확산층들(118a,118b,118c)은 순차적으로 형성되거나, 동시에 형성될 수 있다.
(제2 실시예)
본 발명의 다른 실시예에서는, 포화전류량이 증가된 제2 고전압 트랜지스터의 다른 형태를 개시한다. 본 실시예에 있어서, 상술한 제1 실시예와 동일한 구성요소들은 동일한 참조부호를 사용하였다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타낸 단면도이다.
도 6을 참조하면, 제1 고전압 트랜지스터(160a’)는 제1 고전압 영역(a)의 기판(100) 상에 배치된 제1 고전압 게이트 패턴(110a’) 및, 상기 제1 고전압 게이트 패턴(110a’) 양측의 기판(100)에 형성된 제1 소오스/드레인 영역(270a)을 포함한다. 상기 제1 고전압 게이트 패턴(110a’)은 차례로 적층된 제1 고전압 게이트 절연막(260a), 제1 고전압 게이트 전극(107a) 및 제1 캐핑 패턴(109a)을 포함한다. 상기 제1 소오스/드레인 영역(270a)은 상기 제1 고전압 게이트 패턴(110a’)의 일측벽으로부터 순차적으로 배열된 제1 저농도 확산층(262a) 및 제1 고농도 확산층(268a)을 포함한다. 상기 제1 고전압 게이트 패턴(110a’) 양측벽에는 제1 스페이서(264a)가 배치된다.
제2 고전압 트랜지스터(160b’)는 제2 고전압 영역(b)의 기판(100) 상에 배치된 제2 고전압 게이트 패턴(110b’) 및, 상기 제2 고전압 게이트 패턴(110b’) 양측의 기판(100)에 형성된 제2 소오스/드레인 영역(270b)을 포함한다. 상기 제2 고전압 게이트 패턴(110b’)은 차례로 적층된 제2 고전압 게이트 절연막(260b), 제2 고전압 게이트 전극(107b) 및 제2 캐핑 패턴(109b)을 포함한다. 상기 제2 소오스/드레인 영역(270b)은 상기 제2 고전압 게이트 패턴(110b’)의 일측벽으로부터 순차적으로 배열된 제2 저농도 확산층(262b) 및 제2 고농도 확산층(268b)을 포함한다. 상기 제1 및 제2 저농도 확산층들(262a,262b)은 서로 동일한 폭을 갖을수 있다. 상기 제2 고전압 게이트 패턴(110b’)의 양측벽에 제2 스페이서(264b)가 배치된다.
저전압 트랜지스터(160c’)는 저전압 영역(c)의 기판(100) 상에 배치된 저전압 게이트 패턴(110c’) 및 상기 저전압 게이트 패턴(110c’) 양측의 기판(100)에 형성된 제3 소오스/드레인 영역(270c)을 포함한다. 상기 저전압 게이트 패턴(110c’)은 차례로 적층된 저전압 게이트 절연막(253c), 저전압 게이트 전극(107c) 및 제3 캐핑 패턴(109c)을 포함하고, 상기 제3 소오스/드레인 영역(270c)은 상기 저전압 게이트 패턴(110c’)의 일측벽으로부터 순차적으로 배열된 제3 저농도 확산층(262c) 및 제3 고농도 확산층(268c)을 포함한다. 상기 저전압 게이트 패턴(110c’) 양측벽에는 제3 스페이서(264c)가 배치된다.
상기 제2 고전압 게이트 절연막(260b)은 상기 제1 고전압 게이트 절연막(260a)에 비하여 얇은 두께를 갖는 것이 바람직하다. 이에 더하여, 상기 제2 고전압 게이트 절연막(260b)은 상기 저전압 게이트 절연막(253a)에 비하여 두꺼운 두께를 갖는 것이 바람직하다. 이로써, 상기 제2 고전압 트랜지스터(160b’)의 문턱전압이 상기 제1 고전압 트랜지스터(160a’)에 비하여 감소된다. 그 결과, 상기 제2 고전압 트랜지스터(160b’)의 단위채널폭당 출력되는 포화전류량은 상기 제1 고전압 트랜지스터(160a’)의 그것에 비하여 많다. 이에 따른 효과는, 상술한 제1 실시예와 동일할 수 있다. 특히, 상기 제2 고전압 트랜지스터(160b’)는 증가된 포화전류량에 의해 그것의 채널 영역의 폭을 감소시킬 수 있음으로, 상기 제2 고전압 트랜지스터(160b’)의 평면적을 감소시킬 수 있다. 따라서, 상기 제1 및 제2 고전압 트랜지스터들(160a’, 160b’)을 갖는 비휘발성 기억 소자는 고직접화에 적합하다.
이에 더하여, 상기 제2 고전압 게이트 절연막(260b)은 상기 저전압 게이트 절연막(253a)에 비하여 두꺼운 두께를 갖는다. 따라서, 고전압의 비트라인 전압들이 상기 제2 고전압 트랜지스터(160b’)에 인가될지라도, 상기 제2 고전압 게이트 절연막(260b)의 내구성은 충분히 확보할 수 있다.
도 7a 및 도 7b는 도 6에 도시된 비휘발성 기억 소자의 제조 방법을 설명하기 위한 단면도이다.
도 7a 및 도 7b를 참조하면, 제1 및 제2 고전압 영역들(a,b) 및 저전압 영역들(c)을 갖는 기판(100) 전면에 제1 절연막(251)을 형성한다. 상기 제1 절연막(251)은 실리콘 산화막으로 형성할 수 있다.
상기 제1 절연막(251)을 선택적으로 식각하여 상기 저전압 영역(c)의 기판(100) 및 상기 제2 고전압 영역(b)의 기판(100)을 노출시킨다. 이때, 상기 제1 절연막(251)은 상기 제1 고전압 영역(a)의 기판(100) 상에 잔존한다.
이어서, 상기 기판(100) 전면에 제2 절연막(252)을 형성한다. 상기 제2 절연막(252)도 실리콘 산화막으로 형성할 수 있다.
상기 제2 절연막(252)을 선택적으로 식각하여 상기 저전압 영역(c)의 기판(100)을 노출시킨다. 이때, 상기 제2 절연막(252)은 상기 제1 및 제2 고전압 영역들(a,b)의 기판(100) 상에 잔존한다.
상기 결과물 전면에 제3 절연막(253)을 형성한다. 이에 따라, 상기 제1 고전압 영역(a)의 기판(100) 상에는 제1, 제2 및 제3 절연막들(251,252,253)로 구성된 제1 고전압 절연막(255a)이 형성되고, 상기 제2 고전압 영역(b)의 기판(100) 상에는 상기 제2 및 제3 절연막들(252,253)로 구성된 제2 고전압 절연막(255b)이 형성된다. 상기 저전압 영역(c) 상에는 상기 제3 절연막(253)만 잔존한다. 상기 제3 절연막(253)도 실리콘 산화막으로 형성할 수 있다.
상기 결과물 전면 상에 게이트 도전막(107) 및 캐핑막(109)을 차례로 형성한다. 상기 게이트 도전막(107) 및 캐핑막(109)은 상술한 제1 실시예와 동일한 물질 및 동일한 방법으로 형성할 수 있다.
상기 캐핑막(109), 게이트 도전막(107) 및 제1 고전압 절연막(255a)을 연속적으로 패터닝하여 차례로 적층된 제1 고전압 게이트 절연막(260a), 제1 고전압 게이트 전극(107a) 및 제1 캐핑 패턴(109a)을 포함하는 제1 고전압 게이트 패턴(110a’)을 형성한다. 상기 캐핑막(109), 게이트 도전막(107) 및 제2 고전압 절연막(255b)을 연속적으로 패터닝하여 차례로 적층된 제2 고전압 게이트 절연막(260b), 제2 고전압 게이트 전극(107b) 및 제2 캐핑 패턴(109b)을 포함하는 제2 고전압 게이트 패턴(110b’)을 형성한다. 상기 캐핑막(109), 게이트 도전막(107) 및 제3 절연막(253)을 연속적으로 패터닝하여 차례로 적층된 저전압 게이트 절연막(260c), 저전압 게이트 전극(107c) 및 제3 캐핑 패턴(109c)을 포함하는 저전압 게이트 패턴(110c’)을 형성한다.
상기 제1 및 제2 고전압 게이트 패턴들(110a’,110b’) 및 저전압 게이트 패턴(110c’)은 순차적으로 형성되거나, 동시에 형성될 수 있다.
상기 제1 고전압 게이트 패턴(110a’) 양측의 기판(100)에 제1 저농도 확산층(262a)을 형성하고, 상기 제2 고전압 게이트 패턴(110b’) 양측의 기판(100)에 제2 저농도 확산층(262b)을 형성하며, 상기 저전압 게이트 패턴(110c’) 양측의 기판(100)에 제3 저농도 확산층(262c)을 형성한다. 저농도 확산층들(262a,262b,262c)도 순차적으로 형성되거나, 동시에 형성될 수 있다.
상기 게이트 패턴들(110a’,110b’,110c’)의 양측벽들에 각각 제1, 제2 및 제3 스페이서들(264a,264b,264c)을 형성한다. 상기 스페이서들(264a,264b,264c)의 하부면들의 폭들은 서로 동일할 수 있다.
상기 제1 고전압 게이트 패턴(110a’) 및 제1 스페이서들(264a)을 덮되, 그들의 선폭들의 합에 비하여 큰 선폭을 갖는 제1 감광막 패턴(266a)을 형성하고, 상기 제2 고전압 게이트 패턴(110b’) 및 제2 스페이서들(264b)을 덮되, 그들의 선폭들의 합에 비하여 큰 선폭을 갖는 제2 감광막 패턴(266b)을 형성한다. 상기 제1 및 제2 감광막 패턴들(266a,266b)의 선폭들(267a,267b)은 서로 동일할 수 있다. 물론, 경우에 따라, 상기 제2 감광막 패턴(266b)의 선폭(267b)이 상기 제1 감광막 패턴(266a)의 선폭(267a)에 비하여 작을 수도 있다.
상기 제1 감광막 패턴(266a)을 마스크로 사용하여 불순물 이온들을 주입하여 도 6의 제1 고농도 확산층(268a)을 형성한다. 상기 제2 감광막 패턴(266b)을 마스크로 사용하여 불순물 이온들을 주입하여 도 6의 제2 고농도 확산층(268b)을 형성한다. 상기 저전압 게이트 패턴(110c’) 및 제3 스페이서들(264c)을 마스크로 사용하여 불순물 이온들을 주입하여 도 6의 제3 고농도 확산층(268c)을 형성한다. 상기 고농도 확산층(268a,268b,268c)도 순차적으로 형성되거나, 동시에 형성될 수 있다.
상기 제1 및 제2 감광막 패턴들(266a,266b)을 애슁공정등으로 제거하여 도 6의 비휘발성 기억 소자를 구현할 수 있다.
한편, 상기 제1 및 제2 실시예들에 의한 비휘발성 기억 소자들은 각각 독립적인 형태에 한정되지 않는다. 다시 말해서, 상기 제1 및 제2 실시예들의 비휘발성 기억 소자들이 서로 조합된 형태의 비휘발성 기억 소자들이 구현될 수 있다. 구체적으로, 도 2a, 도 2b 및 도 2c에 도시된 비휘발성 기억 소자들에 있어서, 제2 고전압 게이트 절연막(105b)은 제1 고전압 게이트 절연막(105a)에 비하여 얇은 두께를 가질 수도 있다. 이 경우에, 상기 제2 고전압 게이트 절연막(105b)은 저전압 게이트 절연막(103a)에 비하여 두꺼운 것이 바람직하다.
또한, 상술한 실시예들에 있어서, 노아형 비휘발성 기억 소자에 대해 기술하였으나, 본 발명의 사상은 낸드형 비휘발성 기억 소자에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따른 비휘발성 기억 소자는 워드라인 전압들을 제어하는 제1 고전압 트랜지스터 및, 비트라인 전압들을 제어하는 제2 고전압 트랜지스터를 포함한다. 상기 제1 및 제2 고전압 트랜지스터들에 동일한 게이트 전압들이 인가될 때, 상기 제2 고전압 트랜지스터의 단위채널폭당 출력되는 포화전류량은 상기 제1 고전압 트랜지스터의 그것에 비하여 많다. 이에 따라, 상기 비휘발성 기억 소자의 센싱 마진을 향상시킬 수 있으며, 고속의 읽기 동작을 구현할 수 있다. 또한, 제2 고전압 트랜지스터의 평면적을 상기 제1 고전압 트랜지스터에 비하여 감소시켜 고집적화된 비휘발성 기억 소자를 구현할 수 있다.

Claims (27)

  1. 워드라인 및 비트라인을 포함하는 셀 어레이;
    상기 워드라인에 공급되는 워드라인 전압들을 제어하는 제1 고전압 트랜지스터; 및
    상기 비트라인에 공급되는 비트라인 전압들을 제어하는 제2 고전압 트랜지스터을 포함하되, 동일한 게이트 전압이 인가될 때, 상기 제2 고전압 트랜지스터의 단위채널폭당 출력되는 포화전류량은 상기 제1 고전압 트랜지스터의 그것에 비하여 많은 것을 특징으로 하는 비휘발성 기억 소자.
  2. 제 1 항에 있어서,
    상기 워드라인 전압들은 기입, 소거 및 읽기 동작시 상기 워드라인에 인가되는 전압들이고, 상기 비트라인 전압들은 기입, 소거 및 읽기 동작시 상기 비트라인에 인가되는 전압들이되, 상기 비트라인 전압들의 절대값들의 최대치는 상기 워드라인 전압들의 절대값들의 최대치에 비하여 낮고, 전원전압에 비하여 높은 것을 특징으로 하는 비휘발성 기억 소자.
  3. 제 1 항에 있어서,
    상기 워드라인에 연결된 로우 디코더; 및
    상기 비트라인에 연결된 읽기/쓰기 회로를 더 포함하되, 상기 제1 고전압 트랜지스터는 상기 로우 디코더에 포함되고, 상기 제2 고전압 트랜지스터는 상기 읽기/쓰기 회로에 포함되는 것을 특징으로 하는 비휘발성 기억 소자.
  4. 제 1 항에 있어서,
    상기 제1 고전압 트랜지스터는,
    기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극 및, 상기 제1 고전압 게이트 전극 양측의 기판에 형성되되, 제1 저농도 및 제1 고농도 확산층들을 갖는 제1 소오스/드레인 영역을 포함하고,
    상기 제2 고전압 트랜지스터는,
    상기 기판 상에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극; 및, 상기 제2 고전압 게이트 전극 양측의 기판에 형성되되, 제2 저농도 및 제2 고농도 확산층들을 갖는 제2 소오스/드레인 영역을 포함하되,
    상기 제2 고전압 게이트 전극과 상기 제2 고농도 확산층 사이에 위치한 상기 제2 저농도 확산층의 폭은 상기 제1 저농도 확산층의 그것에 비하여 작은 것을 특징으로 하는 비휘발성 기억 소자.
  5. 제 4 항에 있어서,
    상기 제1 고전압 게이트 전극의 양측벽에 형성된 제1 스페이서; 및
    상기 제2 고전압 게이트 전극의 양측벽에 형성된 제2 스페이서를 더 포함하되, 상기 제1 및 제2 저농도 확산층들의 폭들은 각각 상기 제1 및 제2 스페이서들의 하부면들의 폭들에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자.
  6. 제 4 항에 있어서,
    상기 제1 고전압 게이트 전극의 양측벽에 형성된 제1 스페이서; 및
    상기 제2 고전압 게이트 전극의 양측벽에 형성된 제2 스페이서를 더 포함하되, 상기 제1 저농도 확산층의 폭은 상기 제1 스페이서의 하부면의 폭에 비하여 크고, 상기 제2 저농도 확산층은 상기 제2 스페이서의 하부면에 정렬되는 것을 특징으로 하는 비휘발성 기억 소자.
  7. 제 4 항에 있어서,
    상기 제1 고전압 게이트 전극의 양측벽에 형성된 제1 스페이서; 및
    상기 제2 고전압 게이트 전극의 양측벽에 형성된 제2 스페이서를 더 포함하되, 상기 제1 스페이서의 하부면의 폭은 상기 제2 스페이서의 그것에 비하여 넓고, 상기 제1 및 제2 저농도 확산층들은 각각 상기 제1 및 제2 스페이서들의 하부면들에 정렬된 것을 특징으로 하는 비휘발성 기억 소자.
  8. 제 4 항에 있어서,
    상기 제2 고전압 게이트 절연막은 상기 제1 고전압 게이트 절연막에 비하여 얇은 두께를 갖는 것을 특징으로 하는 비휘발성 기억 소자.
  9. 제 4 항에 있어서,
    상기 기판 상에 차례로 적층된 저전압 게이트 절연막 및 저전압 게이트 전극 및, 상기 저전압 게이트 전극 양측의 기판에 형성되되, 제3 저농도 및 제3 고농도 확산층을 갖는 제3 소오스/드레인 영역을 포함하는 저전압 트랜지스터를 더 포함하되, 상기 제2 저농도 확산층의 폭은 상기 제3 저농도 확산층의 그것에 비하여 넓은 것을 특징으로 하는 비휘발성 기억 소자.
  10. 제 1 항에 있어서,
    상기 제1 고전압 트랜지스터는 기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극을 포함하고, 상기 제2 고전압 트랜지스터는 상기 기판 상에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극을 포함하되, 상기 제2 고전압 게이트 절연막은 상기 제1 고전압 게이트 절연막에 비하여 얇은 두께를 갖는 것을 특징으로 하는 비휘발성 기억 소자.
  11. 워드라인 및 비트라인을 포함하는 셀 어레이;
    상기 워드라인에 공급되는 워드라인 전압들을 제어하되, 기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극과, 상기 제1 고전압 게이트 전극 양측의 기판에 형성되되, 제1 저농도 및 제1 고농도 확산층들을 갖는 제1 소오스/드레인 영역을 포함하는 제1 고전압 트랜지스터; 및
    상기 비트라인에 공급되는 비트라인 전압들을 제어하되, 기판 상에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극과, 상기 제2 고전압 게이트 전극 양측의 기판에 형성되되, 제2 저농도 및 제2 고농도 확산층들을 갖는 제2 소오스/드레인 영역을 포함하는 제2 고전압 트랜지스터를 포함하되,
    상기 제2 고전압 게이트 전극과 상기 제2 고농도 확산층 사이의 상기 제2 저농도 확산층의 폭은 상기 제1 저농도 확산층의 그것에 비하여 작은 것을 특징으로 하는 노아형 비휘발성 기억 소자.
  12. 제 11 항에 있어서,
    상기 워드라인 전압들은 기입, 소거 및 읽기 동작시 상기 워드라인에 인가되는 전압들이고, 상기 비트라인 전압들은 기입, 소거 및 읽기 동작시 상기 비트라인에 인가되는 전압들이되, 상기 비트라인 전압들의 절대값들의 최대치는 상기 워드라인 전압들의 절대값들의 최대치에 비하여 낮고, 전원전압에 비하여 높은 것을 특징으로 하는 비휘발성 기억 소자.
  13. 제 11 항에 있어서,
    상기 워드라인과 연결된 로우 디코더; 및
    상기 비트라인과 연결된 읽기/쓰기 회로를 더 포함하되, 상기 제1 고전압 트랜지스터는 상기 로우 디코더에 포함되고, 상기 제2 고전압 트랜지스터는 상기 읽기/쓰기 회로에 포함되는 것을 특징으로 하는 노아형 비휘발성 기억 소자.
  14. 제 11 항에 있어서,
    상기 제1 고전압 게이트 전극의 양측벽에 형성된 제1 스페이서; 및
    상기 제2 고전압 게이트 전극의 양측벽에 형성된 제2 스페이서를 더 포함하되,
    상기 제1 및 제2 저농도 확산층들의 폭들은 각각 상기 제1 및 제2 스페이서들의 하부면들의 폭들에 비하여 큰 것을 특징으로 하는 노아형 비휘발성 기억 소자.
  15. 제 11 항에 있어서,
    상기 제1 고전압 게이트 전극의 양측벽에 형성된 제1 스페이서; 및
    상기 제2 고전압 게이트 전극의 양측벽에 형성된 제2 스페이서를 더 포함하되, 상기 제1 저농도 확산층의 폭은 상기 제1 스페이서의 하부면 폭에 비하여 크고, 상기 제2 저농도 확산층은 상기 제2 스페이서의 하부면에 정렬된 것을 특징으로 하는 노아형 비휘발성 기억 소자.
  16. 제 11 항에 있어서,
    상기 제1 고전압 게이트 전극의 양측벽에 형성된 제1 스페이서; 및
    상기 제2 고전압 게이트 전극의 양측벽에 형성된 제2 스페이서를 더 포함하되, 상기 제1 스페이서의 하부면의 폭은 상기 제2 스페이서의 그것에 비하여 크고, 상기 제1 및 제2 저농도 확산층들은 각각 상기 상기 제1 및 제2 스페이서들의 하부면들에 정렬된 것을 특징으로 하는 노아형 비휘발성 기억 소자.
  17. 제 11 항에 있어서,
    상기 제2 고전압 게이트 절연막은 상기 제1 고전압 게이트 절연막에 비하여 얇은 두께를 갖는 것을 특징으로 하는 노아형 비휘발성 기억 소자.
  18. 제 11 항에 있어서,
    상기 기판 상에 차례로 적층된 저전압 게이트 절연막 및 저전압 게이트 전극 및, 상기 저전압 게이트 전극 양측의 기판에 형성되되, 제3 저농도 및 제3 고농도 확산층들을 갖는 제3 소오스/드레인 영역을 갖는 저전압 트랜지스터를 더 포함하되, 상기 제2 저농도 확산층의 폭은 상기 제3 저농도 확산층의 그것에 비하여 큰 것을 특징으로 하는 노아형 비휘발성 기억 소자.
  19. 워드라인 및 비트라인을 포함하는 셀 어레이;
    상기 워드라인에 공급되는 워드라인 전압들을 제어하되, 기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극을 포함하는 제1 고전압 트랜지스터; 및
    상기 비트라인에 공급되는 비트라인 전압들을 제어하되, 상기 기판 상에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극을 포함하는 제2 고전압 트랜지스터를 포함하되, 상기 제2 고전압 게이트 절연막은 상기 제1 고전압 게이트 절연막에 비하여 얇은 두께를 갖는 것을 특징으로 하는 노아형 비휘발성 기억 소자.
  20. 워드라인 및 비트라인을 포함하는 셀 어레이를 형성하는 단계;
    상기 워드라인에 공급되는 워드라인 전압들을 제어하는 제1 고전압 트랜지스터를 형성하는 단계; 및
    상기 비트라인에 공급되는 비트라인 전압들을 제어하는 제2 고전압 트랜지스터를 형성하는 단계를 포함하되, 동일한 게이트 전압이 인가될 때, 상기 제2 고전압 트랜지스터은 상기 제1 고전압 트랜지스터에 비하여 단위채널폭당 출력되는 포화전류량이 많도록 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 제조 방법.
  21. 제 20 항에 있어서,
    상기 제1 및 제2 고전압 트랜지스터를 형성하는 단계는,
    기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극을 형성하는 단계;
    상기 기판 상에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극을 형성하는 단계;
    상기 제1 고전압 게이트 전극 양측의 기판에 제1 저농도 및 제2 고농도 확산층들을 갖는 제1 소오스/드레인 영역을 형성하는 단계; 및
    상기 제2 고전압 게이트 전극 양측의 기판에 제2 저농도 및 제2 고농도 확산층들을 갖는 제2 소오스/드레인 영역을 형성하는 단계를 포함하되, 상기 제2 고전압 게이트 전극과 상기 제2 고농도 확산층 사이의 상기 제2 저농도 확산층의 폭은 상기 제1 저농도 확산층의 그것에 비하여 작게 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 제1 및 제2 소오스/드레인 영역들을 형성하는 단계는,
    상기 제1 고전압 게이트 전극 양측 기판 내의 제1 저농도 확산층 및, 상기 제2 고전압 게이트 전극 양측 기판 내의 제2 저농도 확산층을 형성하는 단계;
    상기 제1 및 제2 고전압 게이트 전극들의 양측벽들에 각각 제1 및 제2 스페이서들을 형성하는 단계;
    상기 제1 고전압 게이트 전극 및 제1 스페이서들을 덮되, 상기 제1 고전압 게이트 전극 및 제1 스페이서들의 폭들의 합보다 큰 폭을 갖는 제1 감광막 패턴 및, 상기 제2 고전압 게이트 전극 및 제2 스페이서들을 덮되, 상기 제1 고전압 게이트 전극 및 제2 스페이서들의 폭들의 합보다 큰 폭을 갖는 제2 감광막 패턴을 형성하는 단계; 및
    상기 제1 및 제2 감광막 패턴들을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제1 및 제2 고농도 확산층들을 형성하는 단계를 포함하되, 상기 제2 감광막 패턴의 폭은 상기 제1 감광막 패턴의 폭보다 작은 것을 특징으로 하는 비휘발성 기억 소자의 제조 방법.
  23. 제 21 항에 있어서,
    상기 제1 및 제2 소오스/드레인 영역들을 형성하는 단계는,
    상기 제1 고전압 게이트 전극 양측의 기판 내의 제1 저농도 확산층 및, 상기 제2 고전압 게이트 전극 양측의 기판 내의 제2 저농도 확산층을 형성하는 단계;
    상기 제1 및 제2 고전압 게이트 전극들의 양측벽들에 각각 제1 및 제2 스페이서를 형성하는 단계;
    상기 제1 고전압 게이트 전극 및 제1 스페이서들을 덮되, 상기 제1 고전압 게이트 전극 및 제1 스페이서들의 폭들의 합보다 큰 폭을 갖는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴 및 상기 제2 고전압 게이트 전극 및 제2 스페이서를 마스크로 사용하여 각각 상기 제1 및 제2 고농도 확산층들을 형성하는 단계를 포함하는 비휘발성 기억 소자의 제조 방법.
  24. 제 21 항에 있어서,
    상기 제1 고전압 게이트 전극 양측의 기판 내의 제1 저농도 확산층 및, 상기 제2 고전압 게이트 전극 양측의 기판 내의 제2 저농도 확산층을 형성하는 단계;
    상기 제1 및 제2 고전압 트랜지스터 양측벽들에 각각 제1 및 제2 스페이서들을 형성하되, 상기 제1 스페이서의 하부면의 폭이 상기 제2 스페이서의 그것에 비하여 크게 형성하는 단계; 및
    상기 제1 고전압 게이트 전극 및 제1 스페이서와, 상기 제2 고전압 게이트 전극 및 제2 스페이서를 마스크로 사용하여 불순물 이온들을 주입하여 각각 상기 제1 및 제2 고농도 확산층들을 형성하는 단계를 포함하는 비휘발성 기억 소자의 제조 방법.
  25. 제 21 항에 있어서,
    상기 제2 고전압 게이트 절연막은 상기 제1 고전압 게이트 절연막에 비하여 얇게 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 제조 방법.
  26. 제 21 항에 있어서,
    기판 상에 차례로 적층된 저전압 게이트 절연막 및 저전압 게이트 전극을 형성하는 단계; 및
    상기 저전압 게이트 전극 양측의 기판에 제3 저농도 및 제3 고농도 확산층들을 갖는 제3 소오스/드레인 영역을 형성하는 단계를 더 포함하되, 상기 제2 저농도 확산층의 폭은 상기 제3 저농도 확산층의 그것에 비하여 크게 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 제조 방법.
  27. 제 20 항에 있어서,
    상기 제1 및 제2 고전압 트랜지스터를 형성하는 단계는,
    기판 상에 차례로 적층된 제1 고전압 게이트 절연막 및 제1 고전압 게이트 전극을 형성하는 단계;
    기판에 차례로 적층된 제2 고전압 게이트 절연막 및 제2 고전압 게이트 전극을 형성하는 단계;
    상기 제1 고전압 게이트 전극 양측의 기판에 제1 소오스/드레인 영역을 형성하는 단계; 및
    상기 제2 고전압 게이트 전극 양측의 기판에 제2 소오스/드레인 영역을 형성하는 단계를 포함하되, 상기 제2 고전압 게이트 절연막은 상기 제1 고전압 게이트 절연막에 비하여 얇게 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 제조 방법.
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