CN106816369A - 间隔件结构及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种间隔件结构及其制造方法。所述方法包含下列操作。在衬底上方形成第一及第二导电结构。形成介电层，以覆盖所述第一及第二导电结构。在所述介电层上方形成硬掩模层。所述硬掩模层覆盖所述第一导电结构上方的所述介电层，且所述硬掩模层具有开口，其暴露所述第二导电结构上方的所述介电层。蚀刻所述硬掩模层所暴露的所述介电层，以减少所述介电层的厚度。移除所述硬掩模层。蚀刻所述介电层，以在所述第一导电结构的侧壁上形成第一主要间隔件以及在所述第二导电结构的侧壁上形成第二主要间隔件。所述第一主要间隔件的第一宽度大于所述第二主要间隔件的第二宽度。

Description

间隔件结构及其制造方法
技术领域
本发明实施例涉及一种间隔件结构及其制造方法。
背景技术
间隔件为形成在金属-氧化物-半导体场效晶体管(metal-oxide-semiconductorfield effect transistor，MOSFET)装置的栅极电极旁边的介电体。除了保护栅极电极，间隔件也经配置以允许源极/漏极区及/或轻掺杂漏极(lightly doped drain，LDD)的形成。
在MOSFET装置中，漏电流必须减少以节省功率消耗。MOSFET装置中漏电组件的一者为栅极诱导的漏极漏电(gate-induced drain leakage，GIDL)，其是由于在栅极电极与漏极区重迭的漏极区表面的缺陷辅助能带间穿隧所造成。GIDL对许多因数敏感，例如栅极介电体厚度、漏极区的掺杂物浓度以及所施加栅极电压，以及间隔件宽度。随着集成电路的复杂性及应用的增加，对于抑制不同MOSFET装置间的漏电流有更多挑战。
发明内容
在一个例示性方面中，提供了一种用于制造间隔件结构的方法。所述方法包含下列操作。接收衬底。在所述衬底上方形成第一导电结构以及第二导电结构。形成介电层，以覆盖所述第一导电结构以及所述第二导电结构。在所述介电层上方形成硬掩模层，其中所述硬掩模层覆盖所述第一导电结构上方的所述介电层，且所述硬掩模层具有开口，其暴露所述第二导电结构上方的所述介电层。蚀刻所述硬掩模层所暴露的所述介电层，以减少所述介电层的厚度。移除所述硬掩模层。蚀刻所述介电层，以在所述第一导电结构的侧壁上形成第一主要间隔件以及在所述第二导电结构的侧壁上形成第二主要间隔件。所述第一主要间隔件的第一宽度大于所述第二主要间隔件的第二宽度。
在另一个例示性方面中，提供了一种用于制造间隔件结构的方法。所述方法包含下列操作。在衬底上方形成第一导电结构、第二导电结构以及第三导电结构。形成介电层，以覆盖所述第一导电结构、所述第二导电结构以及所述第三导电结构。阻挡放置于所述第一导电结构以及所述第二导电结构上方的所述介电层，以及暴露放置于所述第三导电结构上方的所述介电层。蚀刻所述暴露的介电层，以减少放置于所述第三导电结构上方的所述暴露的介电层的厚度。阻挡放置于所述第一导电结构上方的所述介电层，以及暴露放置于所述第二导电结构以及所述第三导电结构上方的所述介电层。蚀刻所述暴露的介电层，以减少放置于所述第二导电结构以及所述第三导电结构上方的所述暴露的介电层的厚度。暴露放置于所述第一导电结构、所述第二导电结构以及所述第三导电结构上方的所述介电层。蚀刻所述介电层，以在所述第一导电结构的侧壁上形成第一主要间隔件、在所述第二导电结构的侧壁上形成第二主要间隔件以及在所述第三导电结构的侧壁上形成第三主要间隔件。所述第一主要间隔件的第一宽度大于所述第二主要间隔件的第二宽度，以及所述第二主要间隔件的所述第二宽度大于所述第三主要间隔件的第三宽度。
在又另一个方面中，提供了一种间隔件结构。所述间隔件结构包含衬底、第一导电结构、第一主要间隔件、第二导电结构以及第二主要间隔件。所述第一主要间隔件放置于所述第一导电结构的侧壁上，且所述第一主要间隔件具有第一宽度。所述第二主要间隔件放置于所述第二导电结构的侧壁上，且所述第二主要间隔件具有第二宽度。所述第一宽度大于所述第二宽度。
附图说明
本发明实施例的方面是在将其与随附图式一同阅读下，从下列详细说明被最佳理解。请注意为根据业界标准作法，各种结构未依比例绘制。事实上，为了使讨论内容清楚，各种结构的尺寸可刻意增大缩小。
图1为描绘根据本发明实施例各种方面的用于制造间隔件结构的方法的流程图。
图2A、2B、2C、2D、2E以及2F为根据本发明的一些实施例在制造间隔件结构的各种操作的一者的剖面图。
图3为描绘根据本发明实施例各种方面的用于制造间隔件结构的方法的流程图。
图4A、4B、4C、4D、4E、4F、4G以及4H为根据本发明的一些实施例在制造间隔件结构的各种操作的一者的剖面图。
图5A以及5B为根据本发明的一些实施例在制造间隔件结构的各种操作的一者的剖面图。
图6A以及6B为根据本发明的一些实施例在制造间隔件结构的各种操作的一者的剖面图。
符号说明
100、200 方法
110、120、130、140、150、160、170、210、220、230、240、250、260、270、
280 操作
10 衬底
12 第一导电结构
14 第二导电结构
16 第三导电结构
21 第一衬垫间隔件
22 第二衬垫间隔件
23 第三衬垫间隔件
30 介电层
32 硬掩模层
34 第一硬掩模层/第一掩模层
36 第二硬掩模层/第二掩模层
38 光致抗蚀剂层
32H、34H、
36H、38H 开口
42 第一主要间隔件
44 第二主要间隔件
46 第三主要间隔件
W1 第一宽度
W2 第二宽度
T1 第一厚度
T2 第二厚度
T1' 厚度
具体实施方式
下列揭露提供许多不同实施例或实例，以用于实施所提供的标的的不同特征。为了简化本发明实施例，于下说明元件及布置的具体实例。当然这些仅为实例而非意图具限制性。例如，在下面说明中，在第二特征上方或上形成第一特征可包含其中是形成直接接触的所述第一及第二特征的实施例，以及也可包含其中可在所述第一与第二特征之间形成额外特征而使得所述第一及第二特征不会直接接触的实施例。此外，本发明实施例可于各种实例中重复参考编号及/或字母。此重复是为了简单与清楚且其本身并不决定所讨论的各种实施例及/或布置之间的关系。
再者，空间相关词汇，例如“在…之下”、“下方”、“下”、“上方”、“上”、“於…上”和类似词汇，可能为了便于说明而于本文中使用，以描述如图式描绘的一个元件或特征与另一个(或多个)元件或特征的相对关系。除了图式中所画的方位外，这些空间相对词汇也意图用来涵盖装置在使用中或操作时的不同方位。所述设备可能以其它方式定向(旋转90度或于其它方位)，且据此在本文中所使用的这些空间相对说明符号可以类似方式加以解释。
如本文中所使用者，辞彚例如“第一”、“第二”以及“第三”是描述各种元件、组件、区、层及/或区段，但这些元件、组件、区、层及/或区段应不限于这些辞彚。这些辞彚可仅用于将一个元件、组件、区、层或区段与另一个元件、组件、区、层或区段区别。除非内文中明确指出，否则当于本文中使用辞彚例如“第一”、“第二”以及“第三”时，不意味顺序或次序。
在本发明实施例中，以相同的介电层制成具有不同宽度隔件隔件结构。本发明实施例的隔件结构是自对准、较不复杂且可与标准集成电路工艺相容。所述具有具不同宽度隔件隔件结构经配置作为装置的侧间隔件以满足不同应用的多元需求。
图1为描绘根据本发明实施例各种方面的用于制造间隔件结构的方法的流程图。方法100开始于操作110，其中接收衬底。方法100接着为操作120，其中在所述衬底上方形成第一导电结构以及第二导电结构。方法100继续为操作130，其中形成介电层，以覆盖所述第一导电结构以及所述第二导电结构。方法100接着为操作140，其中在所述介电层上方形成硬掩模层，其中所述硬掩模层覆盖所述第一导电结构上方的所述介电层，且所述硬掩模层具有开口，其暴露所述第二导电结构上方的所述介电层。方法100接着为操作150，其中蚀刻所述硬掩模层所暴露的所述介电层，以减少所述介电层的厚度。方法100继续为操作160，其中移除所述硬掩模层。方法100继续为操作170，其中蚀刻所述介电层，以在所述第一导电结构的侧壁上形成第一主要间隔件以及在所述第二导电结构的侧壁上形成第二主要间隔件，其中所述第一主要间隔件的第一宽度大于所述第二主要间隔件的第二宽度。
方法100仅为实例，且不意图限制本发明实施例超出权利要求书所明确记载者。额外操作可在方法100之前、期间及之后提供，且为了所述方法的额外实施例，可将所说明的一些操作置换、排除或搬动。
图2A、2B、2C、2D、2E以及2F为根据本发明的一些实施例在制造间隔件结构的各种操作的一者的剖面图。如图2A及图1中的操作110中所描绘，方法100开始于操作110，其中接收衬底10。衬底10包含待于其上方形成装置例如半导体装置或其它装置的晶片。在一些实施例中，衬底10包含半导体衬底，例如主体半导体衬底。所述主体半导体衬底包含元素半导体，例如硅或锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟或砷化铟；或其组合。在一些实施例中，衬底10包含多层衬底，例如绝缘体上硅(silicon-on-insulator，SOI)衬底，其包含底部半导体层、埋藏氧化物层(buried oxide layer，BOX)以及顶部半导体层。
如图2A中及图1中的操作120所描绘，方法100续行到操作120，其中在衬底10上方形成第一导电结构12以及第二导电结构14。在一些实施例中，第一导电结构12以及第二导电结构14为不同晶体管装置的栅极电极，例如MOSFET装置的栅极电极。第一导电结构12以及第二导电结构14可由金属或合金、经掺杂半导体材料，例如经掺杂多晶硅、其组合或任何其它合适的导电材料所形成。在一些替代性实施例中，第一导电结构12以及第二导电结构14可置换成介电结构。第一导电结构12以及第二导电结构14可以是单层结构或多层结构。第一导电结构12以及第二导电结构14在大小上可以相等或不同。
在一些实施例中，视需要地在第一导电结构12的侧壁上形成第一衬垫间隔件21，以及视需要地在第二导电结构14的侧壁上形成第二衬垫间隔件22。在一些实施例中，第一衬垫间隔件21以及第二衬垫间隔件22是由相同介电层所形成。举例来说，第一衬垫间隔件21以及第二衬垫间隔件22是由氧化硅所形成。然而，第一衬垫间隔件21以及第二衬垫间隔件22可由氮化硅、氧氮化硅或任何其它合适的介电材料所形成。在一些实施例中，第一衬垫间隔件21的宽度基本上等于第二衬垫间隔件22的宽度。在一些实施例中，第一衬垫间隔件21以及第二衬垫间隔件22是分别与第一导电结构12的侧壁以及第二导电结构14的侧壁基本上共形。
如图2B及图1中的操作130中所描绘，方法100接着为操作130，其中形成介电层30，以覆盖第一导电结构12以及第二导电结构14。在一些实施例中，介电层30覆盖第一导电结构12的顶部表面、第二导电结构14的顶部表面、第一衬垫间隔件21的侧表面以及第二衬垫间隔件22的侧表面。在一些替代性实施例中，第一衬垫间隔件21以及第二衬垫间隔件22不存在，且介电层30覆盖第一导电结构12的侧壁以及第二导电结构14的侧壁。在一些实施例中，介电层30包含氮化硅。然而，介电层30可由氧化硅、氧氮化硅或任何其它合适的介电材料所形成。
如图2C及图1中的操作140中所描绘，方法100接着为操作140，其中在介电层30上方形成硬掩模层32。硬掩模层32覆盖第一导电结构12上方的介电层30，且硬掩模层32具有开口32H，其暴露第二导电结构14上方的介电层30。硬掩模层32可通过任何合适的图案化技术图案化。例如，硬掩模层32可通过使用光致抗蚀剂层(未图示)的光刻来图案化以形成开口32H。硬掩模层32经配置作为硬掩模，以图案化介电层30。在一些实施例中，硬掩模层32包含氧化硅。接着，在图案化硬掩模层32之后，移除光致抗蚀剂层。硬掩模层32可由与介电层30所具者不同的任何合适材料所形成。在一些替代性实施例中，硬掩模层32可以是阻剂层例如光致抗蚀剂层，且可通过光刻或任何其它合适的图案化技术图案化。
如图2D及图1中的操作150中所描绘，方法100接着为操作150，其中蚀刻硬掩模层32所暴露的介电层30以减少介电层30的厚度，而硬掩模层32所阻挡的介电层30的厚度被保持。在操作150中，暴露的介电层30经部分蚀刻而不被贯穿蚀刻，且因此介电层30于第二导电结构14上方的厚度将小于介电层30于第一导电结构12上方的厚度。在一些实施例中，操作150是通过非等向性蚀刻例如干式蚀刻达成。在一些实施例中，操作150也可通过等向性蚀刻例如湿式蚀刻或非等向性蚀刻与等向性蚀刻的组合达成。在一些实施例中，湿式蚀刻是通过使用磷酸作为蚀刻溶液进行。非等向性蚀刻或等向性蚀刻可通过任何已知且合适的蚀刻技术实施。
如图2E及图1中的操作160中所描绘，方法100继续为操作160，其中移除硬掩模层32。
如图2F及图1中的操作170中所描绘，方法100继续为操作170，其中蚀刻介电层30，以在第一导电结构12的侧壁上形成第一主要间隔件42，以及在第二导电结构14的侧壁上形成第二主要间隔件44。在操作170中，蚀刻介电层30而没有被硬掩模层阻挡，且因此于第一导电结构12以及第二导电结构14二者上方的介电层30经蚀刻。如所述者，在操作150中，介电层30于第二导电结构14上方的厚度为减少到少于介电层30于第一导电结构12上方的厚度，且在于第一导电结构12上方的介电层30以及于第二导电结构14上方的介电层30为相等地经蚀刻的操作170之后，此厚度差异仍存在。据此，第一主要间隔件42的第一宽度W1大于所述第二主要间隔件44的第二宽度W2。在本实施例中，第一主要间隔件42及第二主要间隔件44分别放置在第一导电结构12及第二导电结构14的侧壁旁且具有形成在它们之间的第一衬垫间隔件21及第二衬垫间隔件22。在一些替代性实施例中，第一衬垫间隔件21及第二衬垫间隔件22可省略，且第一主要间隔件42及第二主要间隔件44可分别与第一导电结构12及第二导电结构14的侧壁接触。
在一些实施例中，放置于第一导电结构12上方的介电层30以及放置于第二导电结构14上方的介电层30也在操作170中被蚀刻掉，以暴露第一导电结构12的顶部表面以及第二导电结构14的顶部表面。在一些实施例中，放置于第一导电结构12上方的介电层30以及放置于第二导电结构14上方的介电层30是通过另一种蚀刻操作蚀刻掉。替代地，可保留放置于第一导电结构12上方的介电层30以及放置于第二导电结构14上方的介电层30。
本发明实施例的结构及制造方法不限于上述实施例，且可具有其它不同实施例。为简化说明以及方便将本发明实施例的各者之间作比较，在下列实施例的各者中的相同组件是以相同编号标出。为了使得更容易地比较实施例之间的差异，下列说明将详述不同实施例间的不相似处且相同特征将不赘述。
图3为描绘根据本发明实施例各种方面的用于制造间隔件结构的方法的流程图。方法200开始于操作210，其中在衬底上方形成第一导电结构、第二导电结构以及第三导电结构。方法200接着为操作220，其中形成介电层，以覆盖所述第一导电结构、所述第二导电结构以及所述第三导电结构。方法200继续为操作230，其中阻挡放置于所述第一导电结构以及所述第二导电结构上方的所述介电层，以及暴露放置于所述第三导电结构上方的所述介电层。方法200接着为操作240，其中蚀刻所述暴露的介电层，以减少放置于所述第三导电结构上方的所述暴露的介电层的厚度。方法200接着为操作250，其中阻挡放置于所述第一导电结构上方的所述介电层，以及暴露放置于所述第二导电结构以及所述第三导电结构上方的所述介电层。方法200继续为操作260，其中蚀刻所述暴露的介电层，以减少放置于所述第二导电结构以及所述第三导电结构上方的所述暴露的介电层的厚度。方法200继续为操作270，其中暴露所述第一导电结构、所述第二导电结构以及所述第三导电结构上方的所述介电层。方法200接着为操作280，其中蚀刻所述介电层，以在所述第一导电结构的侧壁上形成第一主要间隔件、在所述第二导电结构的侧壁上形成第二主要间隔件以及在所述第三导电结构的侧壁上形成第三主要间隔件，其中所述第一主要间隔件的第一宽度大于所述第二主要间隔件的第二宽度，以及所述第二主要间隔件的所述第二宽度大于所述第三主要间隔件的第三宽度。
方法200仅为实例，且不意图限制本发明实施例超出权利要求书所明确记载者。额外操作可在方法200之前、期间及之后提供，且为了所述方法的额外实施例，可将所说明的一些操作置换、排除或搬动。
图4A、4B、4C、4D、4E、4F、4G以及4H为根据本发明的一些实施例在制造间隔件结构的各种操作的一者的剖面图。如图4A及图3中的操作210中所描绘，方法200开始于操作210，其中在衬底10上方形成第一导电结构12、第二导电结构14以及第三导电结构16。在一些实施例中，第一导电结构12、第二导电结构14以及第三导电结构16是不同晶体管装置的栅极电极，例如MOSFET装置的栅极电极。第一导电结构12、第二导电结构14及第三导电结构16可由金属或合金、经掺杂半导体材料，例如经掺杂多晶硅、其组合或任何其它合适的导电材料所形成。在一些替代性实施例中，第一导电结构12、第二导电结构14及第三导电结构16可置换成介电结构。第一导电结构12、第二导电结构14及第三导电结构16可以是单层结构或多层结构。
在一些实施例中，视需要地分别在第一导电结构12的侧壁、第二导电结构14的侧壁以及第三导电结构16的侧壁上形成第一衬垫间隔件21、第二衬垫间隔件22、第三衬垫间隔件23。在一些实施例中，第一衬垫间隔件21、第二衬垫间隔件22及第三衬垫间隔件23由相同介电层所形成。举例来说，第一衬垫间隔件21、第二衬垫间隔件22及第三衬垫间隔件23是由氧化硅、氮化硅、氧氮化硅或任何其它合适的介电材料所形成。在一些实施例中，第一衬垫间隔件21、第二衬垫间隔件22及第三衬垫间隔件23的宽度基本上相同。
如图4B及图3中的操作220中所描绘，方法200接着为操作220，其中形成介电层30，以覆盖第一导电结构12、第二导电结构14以及第三导电结构16。在一些实施例中，介电层30覆盖第一导电结构12、第二导电结构14及第三导电结构16的顶部表面，以及第一衬垫间隔件21、第二衬垫间隔件22及第三衬垫间隔件23的侧表面。在一些实施例中，介电层30包含氮化硅、氧化硅、氧氮化硅或任何其它合适的介电材料。
如图4C及图3中的操作230中所描绘，方法200继续为操作230，其中阻挡放置于第一导电结构12以及第二导电结构14上方的介电层30，以及暴露放置于第三导电结构16上方的介电层30。在一些实施例中，是通过形成第一硬掩模层34于介电层30上方而阻挡放置于第一导电结构12以及第二导电结构14上方的介电层30。第一硬掩模层34具开口34H，其暴露放置于第三导电结构16上方的介电层30。第一硬掩模层34可通过任何合适的图案化技术图案化。例如，第一硬掩模层34可通过使用光致抗蚀剂层(未图示)的微影来图案化以形成开口34H。第一硬掩模层34经配置作为硬掩模，以图案化介电层30。在一些实施例中，第一硬掩模层34包含氧化硅。第一硬掩模层34可由与介电层30所具者不同的任何合适材料所形成。在一些实施例中，第一硬掩模层34可以是阻剂层例如光致抗蚀剂层，且可通过光刻或任何其它合适的图案化技术图案化。
如图4D及图3中的操作240中所描绘，方法200接着为操作240，其中蚀刻暴露的介电层30以减少放置于第三导电结构16上方的暴露的介电层30的厚度，而第一硬掩模层34所阻挡的介电层30的厚度被保持。在操作240中，暴露的介电层30经部分蚀刻而不被贯穿蚀刻，且因此介电层30于第三导电结构16上方的厚度将小于介电层30于第一导电结构12以及第二导电结构14上方的厚度。在一些实施例中，操作240是通过非等向性蚀刻例如干式蚀刻达成。在一些实施例中，操作240也可通过等向性蚀刻例如湿式蚀刻或非等向性蚀刻与等向性蚀刻的组合达成。非等向性蚀刻及等向性蚀刻可通过任何已知且合适的蚀刻技术实施。
如图4E及图3中的操作250中所描绘，方法200接着为操作250，其中阻挡放置于第一导电结构12上方的介电层30，以及暴露放置于第二导电结构14以及第三导电结构16上方的介电层30。在一些实施例中，操作250是通过移除第一硬掩模层34以及在介电层30上方形成第二硬掩模层36达成。第二硬掩模层36具有开口36H，其暴露放置于第二导电结构14以及第三导电结构16上方的介电层30。第二掩模层36的材料及形成可与第一掩模层34的材料及形成相同但不限于此。
如图4F及图3中的操作260中所描绘，方法200继续为操作260，其中蚀刻暴露的介电层30以减少放置于第二导电结构14以及第三导电结构16上方的暴露的介电层30的厚度，而第二硬掩模层36所阻挡的介电层30的厚度被保持。在操作260中，暴露的介电层30经部分蚀刻而不被贯穿蚀刻，且因此介电层30于第二导电结构14上方的厚度将小于介电层30于第一导电结构12上方的厚度。此外，因为于第三导电结构16上方的介电层30是已在操作240中蚀刻，介电层30于第三导电结构16上方的厚度将小于介电层30于第二导电结构14上方的厚度。在一些实施例中，操作260是通过非等向性蚀刻例如干式蚀刻达成。在一些实施例中，操作240也可通过等向性蚀刻例如湿式蚀刻或非等向性蚀刻与等向性蚀刻的组合达成。非等向性蚀刻及等向性蚀刻可通过任何已知且合适的蚀刻技术进行。
如图4G及图3中的操作270中所描绘，方法200继续为操作270，其中暴露放置于第一导电结构12、第二导电结构14以及第三导电结构16上方的介电层30。在一些实施例中，操作270是通过移除第二硬掩模层36达成。
如图4H及图3中的操作280中所描绘，方法200接着为操作280，其中蚀刻介电层30，以在第一导电结构12的侧壁上形成第一主要间隔件42，在第二导电结构14的侧壁上形成第二主要间隔件44以及在第三导电结构16的侧壁上形成第三主要间隔件46。在操作280中，蚀刻介电层30而无需通过硬掩模层阻挡，且因此于第一导电结构12、第二导电结构14以及第三导电结构16上方的介电层30是基本上均一地蚀刻。介电层30于第二导电结构14上方的厚度是在操作260中减少，且介电层30于第三导电结构16上方的厚度是在操作240及260中减少。在于第一导电结构12、第二导电结构14及第三导电结构16上方的介电层30基本上均一地蚀刻的操作280之后，这些于介电层30的不同部分间的厚度差异将仍存在。据此，第一主要间隔件42的第一宽度W1大于第二主要间隔件44的第二宽度W2，以及第二主要间隔件44的第二宽度W2大于第三主要间隔件46的第三宽度。
在一些实施例中，放置于第一导电结构12、第二导电结构14以及第三导电结构16上方的介电层30也在操作280中被蚀刻掉，以暴露第一导电结构12的顶部表面、第二导电结构14的顶部表面以及第三导电结构16的顶部表面。在一些实施例中，放置于第一导电结构12、第二导电结构14以及第三导电结构16上方的介电层30是通过另一种蚀刻操作蚀刻掉。替代地，可保留放置于第一导电结构12、第二导电结构14以及第三导电结构16上方的介电层30。
图5A以及5B是根据本发明的一些实施例在制造间隔件结构的各种操作的一者的剖面图。与图4A到4H的方法不同，在图5A及5B中，仅施加一个硬掩模层，但所述硬掩模层经图案化两次以制造具有三种不同宽度隔件。如图5A及图3中的操作240中所描绘，方法200接着为操作240，其中蚀刻第一硬掩模层34所暴露的介电层30以减少放置于第三导电结构16上方的暴露的介电层30的厚度，而第一硬掩模层34所阻挡的介电层30的厚度被保持。
如图5B及图3中的操作250中所描绘，方法200继续为操作250，其中阻挡放置于第一导电结构12上方的介电层30，以及暴露放置于第二导电结构14以及第三导电结构16上方的介电层30。在一些实施例中，操作250是通过再次图案化第一硬掩模层34达成。例如，第一硬掩模层34经蚀刻以移除第一硬掩模层34的一部分，且因此开口34H被扩大以暴露放置于第二导电结构14以及第三导电结构16上方的介电层30。经再次图案化的第一硬掩模层34经配置作为操作260的硬掩模。
在本实施例中，第一硬掩模层34是在操作230中被图案化，以形成开口34H，其暴露放置于第三导电结构16上方的介电层30。在无需任何将其移除的操作下，第一硬掩模层34接着在操作250中经再次图案化以扩大开口34H，以进一步暴露第二导电结构14以及第三导电结构16。
如图5B及图3中的操作260中所描绘，方法200继续为操作260，其中蚀刻暴露的介电层30，以减少放置于第二导电结构14以及第三导电结构16上方的暴露的介电层30的厚度。
方法200接着为操作270及280，以形成具有不同间隔件宽度隔件结构。
图6A以及6B是根据本发明的一些实施例在制造间隔件结构的各种操作的一者的剖面图。与图4A到4H的方法不同，在图6A及6B中，是施加具有不同厚度的硬掩模层，以制造具有三种不同宽度隔件。如图6A及图3中的操作230中所描绘，方法200继续为操作230，其中阻挡放置于第一导电结构12以及第二导电结构14上方的介电层30，以及暴露放置于第三导电结构16上方的介电层30。在一些实施例中，操作230是通过形成具有对应于第一导电结构12的第一厚度T1以及对应于第二导电结构14的第二厚度T2的掩模层，例如光致抗蚀剂层38达成，其中第二厚度T2小于第一厚度T1。在一些实施例中，光致抗蚀剂层38是通过使用半色调掩模、相位移掩模或类似物的光刻形成。光致抗蚀剂层38具有开口38H，其暴露放置于第三导电结构16上方的介电层30。在一些替代性实施例中，掩模层可以是具有不同厚度的硬掩模层，其可通过例如多次沉积操作达成。
如图6A及图3中的操作240中所描绘，方法200接着为操作240，其中蚀刻光致抗蚀剂层38所暴露的介电层30以减少放置于第三导电结构16上方的暴露的介电层30的厚度，而第一硬掩模层34所阻挡的介电层30的厚度被保持。
如图6B及图3中的操作250中所描绘，方法200接着为操作250，其中阻挡放置于第一导电结构12上方的介电层30，以及暴露放置于第二导电结构14以及第三导电结构16上方的介电层30。在一些实施例中，操作250是通过移除光致抗蚀剂层38的一部分而达成。例如，通过灰化，对应于第一导电结构12的光致抗蚀剂层38的厚度被减少到T1'，以及对应于第二导电结构14的光致抗蚀剂层38的所述部分被移除。在一些实施例中，光致抗蚀剂层38的灰化是通过等离子例如氧等离子实施。据此，开口38H是扩大，以进一步暴露放置于第二导电结构14上方的介电层30。在灰化后，光致抗蚀剂层38经配置作为操作260的硬掩模。
如图6B及图3中的操作260中所描绘，方法200继续为操作260，其中蚀刻暴露的介电层30，以减少放置于第二导电结构14以及第三导电结构16上方的暴露的介电层30的厚度。
方法200接着为操作270及280，以形成具有不同宽度隔件结构。
在本发明实施例中，以相同的介电层成形加工具有具不同宽度的侧壁间隔件隔件结构。本发明实施例的隔件结构是自对准、较不复杂且可与标准集成电路成形加工相容。所述具有不同间隔件宽度隔件结构经配置作为具不同施加电压的不同半导体装置(例如低电压MOSFET装置以及高电压MOSFET装置)的侧壁间隔件。替代地，可将具有第一间隔件宽度的所述间隔件的一者以及具有第二间隔件宽度的所述间隔件的另一者应用到互补式金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)装置的p型金属氧化物半导体(p-type metal-oxide semiconductor，PMOS)装置以及n型金属氧化物半导体(n-typemetal-oxide semiconductor，NMOS)装置。具有第一间隔件宽度的所述间隔件的一者也可应用到一种在包含下列电路的晶片上的特定电路的装置：功率管理电路、显示器驱动电路、图像或声音处理电路、数字电路、模拟电路或任何其它电路，而具有第二间隔件宽度的所述间隔件的另一者可应用到另一种在包含下列电路的晶片上的特定电路的装置：功率管理电路、显示器驱动电路、图像或声音处理电路、数字电路、模拟电路或任何其它电路。又，所述具有不同宽度隔件结构也可应用到具有不同功能或应用的不同半导体装置以调整漏电流，例如栅极诱导的漏极漏电(GIDL)。
在一些实施例中，蚀刻所述硬掩模层所暴露的所述介电层以减少所述硬掩模层所暴露的所述介电层的所述厚度包括干式蚀刻。
在一些实施例中，蚀刻所述硬掩模层所暴露的所述介电层以减少所述硬掩模层所暴露的所述介电层的所述厚度包括湿式蚀刻。
在一些实施例中，蚀刻所述介电层以暴露所述第一导电结构的顶部表面以及所述第二导电结构的顶部表面。
在一些实施例中，所述介电包括氮化硅。
在一些实施例中，所述硬掩模层包括氧化硅。
在一些实施例中，在形成所述介电层之前，在所述第一导电结构的侧壁上形成第一衬垫间隔件以及在所述第二导电结构的侧壁上形成第二衬垫间隔件，其中所述第一衬垫间隔件的宽度基本上等于所述第二衬垫间隔件的宽度。
在一些实施例中，所述第一衬垫间隔件以及所述第二衬垫间隔件是由相同介电层所形成。
在一些实施例中，所述第一衬垫间隔件以及所述第二衬垫间隔件包括氧化硅。
在一些实施例中，所述阻挡放置于所述第一导电结构以及所述第二导电结构上方的所述介电层以及暴露放置于所述第三导电结构上方的所述介电层的步骤是通过在所述介电层上方形成第一硬掩模层达成。
在一些实施例中，在所述阻挡放置于所述第一导电结构上方的所述介电层以及暴露放置于所述第二导电结构以及所述第三导电结构上方的所述介电层的步骤之前，移除所述第一硬掩模层。
在一些实施例中，所述阻挡放置于所述第一导电结构上方的所述介电层以及暴露放置于所述第二导电结构以及所述第三导电结构上方的所述介电层的步骤是通过在所述介电层上方形成第二硬掩模层达成。
在一些实施例中，所述暴露放置于所述第一导电结构、所述第二导电结构以及所述第三导电结构上方的所述介电层的步骤是通过移除所述第二硬掩模层达成。
在一些实施例中，所述阻挡放置于所述第一导电结构上方的所述介电层以及暴露放置于所述第二导电结构以及所述第三导电结构上方的所述介电层的步骤是通过图案化所述第一硬掩模层达成。
在一些实施例中，所述阻挡放置于所述第一导电结构以及所述第二导电结构上方的所述介电层以及暴露放置于所述第三导电结构上方的所述介电层的步骤是通过下列达成：形成具有对应于所述第一导电结构的第一厚度以及对应于所述第二导电结构的第二厚度的光致抗蚀剂层，且所述第二厚度小于所述第一厚度。
在一些实施例中，所述阻挡放置于所述第一导电结构上方的所述介电层以及暴露放置于所述第二导电结构以及所述第三导电结构上方的所述介电层的步骤是通过灰化所述光致抗蚀剂层达成。
在一些实施例中，所述的间隔件结构进一步包括第一衬垫间隔件，其放置于所述第一导电结构的所述侧壁与所述第一主要间隔件之间；以及第二衬垫间隔件，其放置于所述第二导电结构的所述侧壁与所述第二主要间隔件之间。
在一些实施例中，所述的间隔件结构包括第三导电结构；以及第三主要间隔件，放置于所述第三导电结构的侧壁上，其中所述第三主要间隔件具有第三宽度，其小于所述第二主要间隔件的所述第二宽度。
前面列述了数个实施例的结构以便所属领域的一般技术人员可更佳地理解本发明实施例的方面。所属领域的一般技术人员应了解其可轻易地使用本发明实施例作为用以设计或修改其它工艺及结构的基础以实现本文中所介绍实施例的相同目的及/或达成本文中所介绍实施例的相同优点。所属领域的一般技术人员也应体认到此等均等结构不会背离本发明实施例的精神及范围，以及其可在不背离本发明实施例的精神及范围下做出各种改变、取代或替代。

Claims (10)

1.一种用于制造间隔件结构的方法，其包括：
接收衬底；
在所述衬底上方形成第一导电结构以及第二导电结构；
形成介电层，其覆盖所述第一导电结构以及所述第二导电结构；
在所述介电层上方形成硬掩模层，其中所述硬掩模层覆盖所述第一导电结构上方的所述介电层，且所述硬掩模层具有开口，其暴露所述第二导电结构上方的所述介电层；
蚀刻所述硬掩模层所暴露的所述介电层以减少所述介电层的厚度；以及
移除所述硬掩模层；以及
蚀刻所述介电层以在所述第一导电结构的侧壁上形成第一主要间隔件以及在所述第二导电结构的侧壁上形成第二主要间隔件，其中所述第一主要间隔件的第一宽度大于所述第二主要间隔件的第二宽度。
2.根据权利要求1所述的方法，进一步包括蚀刻所述介电层以暴露所述第一导电结构的顶部表面以及所述第二导电结构的顶部表面。
3.根据权利要求1所述的方法，进一步包括在形成所述介电层之前，在所述第一导电结构的侧壁上形成第一衬垫间隔件以及在所述第二导电结构的侧壁上形成第二衬垫间隔件，其中所述第一衬垫间隔件的宽度基本上等于所述第二衬垫间隔件的宽度。
4.一种用于制造间隔件结构的方法，其包括：
在衬底上方形成第一导电结构、第二导电结构以及第三导电结构；
形成介电层，其覆盖所述第一导电结构、所述第二导电结构以及所述第三导电结构；
阻挡放置于所述第一导电结构以及所述第二导电结构上方的所述介电层，以及暴露放置于所述第三导电结构上方的所述介电层；
蚀刻所述暴露的介电层以减少放置于所述第三导电结构上方的所述暴露的介电层的厚度；
阻挡放置于所述第一导电结构上方的所述介电层，以及暴露放置于所述第二导电结构以及所述第三导电结构上方的所述介电层；
蚀刻所述暴露的介电层以减少放置于所述第二导电结构以及所述第三导电结构上方的所述暴露的介电层的所述厚度；
暴露放置于所述第一导电结构、所述第二导电结构以及所述第三导电结构上方的所述介电层；以及
蚀刻所述介电层以在所述第一导电结构的侧壁上形成第一主要间隔件、在所述第二导电结构的侧壁上形成第二主要间隔件以及在所述第三导电结构的侧壁上形成第三主要间隔件，其中所述第一主要间隔件的第一宽度大于所述第二主要间隔件的第二宽度，且所述第二主要间隔件的所述第二宽度大于所述第三主要间隔件的第三宽度。
5.根据权利要求4所述的方法，其中所述阻挡放置于所述第一导电结构以及所述第二导电结构上方的所述介电层以及暴露放置于所述第三导电结构上方的所述介电层的步骤是通过在所述介电层上方形成第一硬掩模层达成。
6.根据权利要求5所述的方法，进一步包括在所述阻挡放置于所述第一导电结构上方的所述介电层以及暴露放置于所述第二导电结构以及所述第三导电结构上方的所述介电层的步骤之前，移除所述第一硬掩模层。
7.根据权利要求4所述的方法，其中所述阻挡放置于所述第一导电结构以及所述第二导电结构上方的所述介电层以及暴露放置于所述第三导电结构上方的所述介电层的步骤是通过下列达成：形成具有对应于所述第一导电结构的第一厚度以及对应于所述第二导电结构的第二厚度的光致抗蚀剂层，且所述第二厚度小于所述第一厚度。
8.一种间隔件结构，其包括：
衬底；
第一导电结构；
第一主要间隔件，放置于所述第一导电结构的侧壁上，所述第一主要间隔件具有第一宽度；
第二导电结构；以及
第二主要间隔件，放置于所述第二导电结构的侧壁上，所述第二主要间隔件具有第二宽度，
其中所述第一宽度大于所述第二宽度。
9.根据权利要求8所述的间隔件结构，进一步包括第一衬垫间隔件，其放置于所述第一导电结构的所述侧壁与所述第一主要间隔件之间；以及第二衬垫间隔件，其放置于所述第二导电结构的所述侧壁与所述第二主要间隔件之间。
10.根据权利要求8所述的间隔件结构，进一步包括：
第三导电结构；以及
第三主要间隔件，放置于所述第三导电结构的侧壁上，其中所述第三主要间隔件具有第三宽度，其小于所述第二主要间隔件的所述第二宽度。
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