CN1471136A - 半导体器件的制造方法 - Google Patents

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Abstract

栅电极由包含多个导电层的叠层结构形成，从而沿下部第一导电层的沟道的宽度大于沿上部第二导电层的沟道的宽度。在用于形成LDD的离子掺杂过程中，栅电极被用作掩模。结合干刻工艺，用于形成栅电极的掩模图案被加工成最佳形状，从而与栅电极重叠的LDD(Lov)为1μm或1μm以上，优选1.5μm或1.5μm以上。

Description

半导体器件的制造方法
技术领域
本发明涉及一种制造绝缘栅场效应晶体管的方法。特别是本发明涉及一种制造能够被应用到具有栅重叠结构的薄膜晶体管(TFT)的半导体器件的方法。
背景技术
使用液晶的显示器已在以液晶显示TV为代表的20英寸或更大的屏幕中投入实际应用。最近几年，实现了集成有包含其中用多晶硅膜作为有源层的TFT的驱动电路的的液晶显示器件。
但是，存在一个问题，即使用多晶硅膜的TFT导致漏结耐压性降低。这导致结漏电流(此后称为OFF-漏电流)增加。已经知道轻掺杂区(LDD)对减少OFF-漏电流是有效的。
所指出的问题是在漏区附近产生高电场，因此热载流子被LDD区的栅绝缘膜俘获，并因此使器件参数如阈值值大大减小。在JP2001-294787中公开了其中栅电极与LDD区重叠以防止热载流子的退化的TFT。栅重叠LDD结构TFT与普通LDD结构TFT相比具有较高的电流驱动能力，并且通过有效平抑漏区附近的高电场来抑制由于热载流子导致的退化。
但是，根据上述公报中公开的栅重叠LDD结构TFT，一用于形成LDD区的杂质区在半导体层上形成，然后在其上形成栅电极与LDD区重叠。该制造方法不能根据最小化设计原则精确调节与栅电极重叠的部分。
另一方面，在JP2002-14337中公开了以自对准方式制造栅重叠LDD结构TFT的优选实例。公报中所公开的技术是至少层叠两层的导电层进行一次曝光和多次掺杂，然后，形成具有不同厚度和形状的上层和下层，然后在其上进行离子掺杂。结果，与栅电极重叠的LDD区可以自对准方式形成。
为了最大程度发挥与栅电极重叠的LDD区作为抗热载流子导致的退化的手段的功能，有必要根据TFT的驱动电压优化LDD长度(用作沟道长度的长度)。即存在一个有效平抑漏区附近高电场的最佳长度。
上述公报中公开的技术分两步：在第一步中，对两个层叠导电层进行刻蚀形成锥形；在第二步中，只对锥形层叠导电层的上层进行选择性各向异性刻蚀，并且可通过控制圆锥角调节LDD长度。
发明内容
为了根据掩模图案既刻蚀栅电极又刻蚀膜的边缘部分或膜的侧壁部分，通过干刻修整掩模图案的宽度来进行刻蚀。为此目的，刻蚀气体种类的选择、偏压的调节，以及掩模图案和膜的材料的选择比是至关重要的。
在传统的使用具有至少两层层叠结构的栅电极的技术中，为了调节LDD长度，在栅电极处理过程中，必须减少圆锥角(相对衬底表面的角度)。为此目的，必须大幅修整掩模图案。掩模图案应该留有厚度余量，因为它将被调整。这导致一个问题即不能形成微观掩模图案。
对于有关刻蚀处理的选择比的问题，需考虑刻蚀气体和主体间的关系。显示器件的面积、信号延迟问题应该随同屏幕尺寸的增加一并解决。必需使用以铝为代表的低电阻率材料。具体而言，对于大约20英寸的屏幕，薄层电阻至多为0.2Ω/。
为了在10～20V电压下驱动具有10μm长的沟道部分的TFT，LDD区至少需要至少1μm长(优选1.5μm)长(与栅电极重叠的长度)。在此情况下，根据上述传统技术，厚0.5μm的铝膜必需形成约20°的圆锥角。但是，由于铝难于进行圆锥角加工，因此不能通过干刻形成小的圆锥角。
考虑到前述原因，本发明的一个目的是提供一种TFT的制造方法，通过该方法，为设计以自对准方式形成的与栅电极重叠的LDD带来了灵活性，特别是可具有可重复性地形成抗热载流子的TFT。
申请人已经考虑了与栅电极重叠的LDD的长度(此后为方便起见称为Lov)，如下所述，该长度是减少热载流子引发的薄膜晶体管(TFT)退化所必需的。
首先，当相对于TFT退化的Lov为预定值时，将直到最大场效应迁移率减少10％的时间定义为使用寿命，如图11所示，从在半对数坐标图上绘制漏极电压的倒数获得的线性关系推导出寿命为十年的电压作为十年保证电压。例如，在图11中，具有1.0μm长度Lov的TFT十年保证电压为16V。图12是当Lov为0.5μm、0.78μm、1.0μm、1.5μm和1.7μm时如此获得的保证电压估算值标记图。图12也表示漏极电压为20小时保证电压，在该电压处，在偏压应力实验中直到TFT的ON-状态电流变化10％的时间为20小时。
对于低驱动电压，热载流子引发的退化不是很明显，但是，对于10V或10V以上的驱动电压，则不能忽略热载流子引发的退化。图12清楚地表明当驱动电压为16V时，Lov必须为1μm，并且优选为1.5μm或1.5μm以上。
为了满足上述要求，本发明提供一种用于生产半导体器件的工艺，通过该工艺，以自对准方式形成与栅电极重叠的LDD，其中栅电极由包含多个导电层地叠层结构形成，该叠层结构被加工成沿下部第一导电层的沟道长度的宽度大于第二导电层的，并且栅电极在形成LDD的离子掺杂过程中被用作掩模。此时，结合干刻将用于形成栅电极的掩模图案加工成最合适的形状，从而使与栅电极重叠的LDD(Lov)为1μm或1μm以上，并且优选为1.5μm或1.5μm以上。
根据本发明的工艺包含的步骤有：在半导体层上形成包含下部第一导电层和上部第二导电层的叠层结构，其间夹有栅绝缘膜；在叠层结构上形成掩模图案；通过刻蚀第二导电层和第一导电层形成具有锥形边缘的第一导电层图案；使保留在第一导电层图案上的掩模图案的边缘形成凹进；并根据掩模图案通过选择性刻蚀第一导电层图案中的第二导电层形成第二导电层图案。由此形成第二导电层图案，其中沿下部第一导电层的沟道长度的宽度大于上部第二导电层的。第一导电层的凸出长度可为1μm或1μm以上，它被用作屏蔽被电场加速的离子的掩模，从而可形成与第二导电层图案重叠的LDD区。换言之，可通过自对准形成LDD区。当然，第二导电层图案可用作栅电极。
在上述布置中，优选第一导电层由钨构成，而第二导电层由铝或以铝为主要成分的金属构成。优选掩模图案的边缘通过氧等离子体处理形成凹进。
根据本发明的工艺包含的步骤有：通过依次淀积第一导电层、第二导电层和第三导电层在半导体上形成叠层结构，其间夹有栅绝缘膜；其上形成掩模图案；形成具有锥形边缘的第一导电层图案；使保留在第一导电层图案上的掩模图案的边缘形成凹进；并根据掩模图案通过选择性刻蚀第一导电层图案中的第三导电层和第二导电层形成第二导电层图案。因而形成第二导电层图案，其中沿下部第一导电层的沟道长度的宽度大于上部第二导电层的。第一导电层的凸出长度可为1μm或1μm以上，它被用作屏蔽被电场加速的离子的掩模，从而可形成与第二导电层图案重叠的LDD区。换言之，可通过自对准形成LDD区。当然，第二导电层图案可用作栅电极。
在上述布置中，优选第一导电层由钨构成，第二导电层由铝或以铝为主要成分的合金或化合物构成，而第三导电层由氮化钛构成。优选掩模图案的边缘通过氧等离子体处理形成凹进。
根据本发明的工艺包含的步骤有：在半导体层上形成包含下部第一导电层和上部第二导电层的叠层结构，其间夹有栅绝缘膜；在叠层结构上形成掩模图案；进行等离子体处理以减少掩模图案边缘的圆锥角；通过使用掩模图案来刻蚀叠层结构中的第二导电层和第一导电层，形成具有锥形边缘的第一导电层图案；并通过选择性刻蚀第一导电层图案中的第二导电层形成第二导电层图案。由此形成第二导电层图案，其中沿下部第一导电层的沟道长度的宽度大于上部第二导电层的。第一导电层的实出长度可为1μm或1μm以上，它被用作屏蔽被电场加速的离子的掩模，从而可形成与第二导电层图案重叠的LDD区。换言之，可通过自对准形成LDD区。当然，第二导电层图案可用作栅电极。
在上述布置中，优选第一导电层由钨构成，而第二导电层由铝或以铝为主要成分的金属构成。优选掩模图案的边缘通过氧等离子体处理形成凹进。
根据本发明的工艺包含的步骤有：通过依次淀积第一导电层、第二导电层和第三导电层在半导体层上形成叠层结构，其间夹有栅绝缘膜；在其上形成掩模图案；进行等离子体处理以刻蚀第三导电层并减少掩模图案边缘的圆锥角；通过使用掩模刻蚀叠层结构的第二导电层和第一导电层，形成具有锥形边缘的第一导电层图案；通过选择性刻蚀第一导电层图案中的第二导电层形成第二导电层图案。由此形成第二导电层图案，其中沿下部第一导电层的沟道长度的宽度大于上部第二导电层的。第一导电层的凸出长度可为1μm或1μm以上，它被用作屏蔽被电场加速的离子的掩模，从而可形成与第二导电层图案重叠的LDD区。换言之，可通过自对准形成LDD区。当然，第二导电层图案可用作栅电极。
在上述布置中，优选第一导电层由钨构成，第二导电层由铝或以铝为主要成分的合金或化合物构成，而第三导电层由氮化钛构成。优选通过使用氟基气体的等离子体处理减少掩模图案的宽度。
在包含多个导电层的叠层结构中形成栅电极从而使沿第一导电层的沟道长度方向的宽度大于第二导电层的过程中，在锥形刻蚀工艺和各向异性刻蚀工艺之间提供使掩模图案凹进成窄形的步骤，从而沿第一导电层的沟道的长度可为1μm或1μm以上。在离子掺杂过程中用栅电极作掩模可使与栅电极重叠的LDD区的长度为1μm或1μm以上，并增加TFT抵抗热载流子引发的退化的寿命。
本发明可被应用到用于生产包含在单晶半导体衬底上形成的MOS晶体管的各种半导体器件的工艺中，只要它们是具有与栅电极重叠的LDD结构的晶体管。
附图说明
图1A～1E是用于说明根据本发明生产半导体器件的工艺的横截面视图；
图2A～2C是用于说明根据本发明生产半导体器件的工艺的横截面视图；
图3A和3B是用于说明通过锥形刻蚀反应副产物去除效应的示意图；
图4A和4B是用于说明不进行锥形刻蚀时反应副产物效应的示意图；
图5A～5E是用于说明根据本发明生产半导体器件的另一个工艺的横截面视图；
图6是用于说明感应耦合等离子体(ICP)刻蚀设备的布置的示意图；
图7是用于说明掩模图案圆锥角变化的示意图；
图8是用于说明第二导电层的凹进宽度d和栅重叠TFT的Lov长度间关系的示意图；
图9是表示形成根据第一实施例刻蚀的导电层图案形状的扫描电子显微镜(SEM)图象；
图10是表示形成根据第二实施例刻蚀的导电层图案形状的扫描电子显微镜(SEM)图象；
图11是描绘在偏压应力实验中TFT估计寿命的Lov的依从性的特征图；
图12是表示保证电压估计值的Lov依从性的曲线；
图13是表示根据本发明的半导体器件的有源矩阵像素排列的顶视图；
图14是半导体器件的实例的示意图。
具体实施方式
以下将参考附图具体描述本发明的实施例。应该明白本发明不限于下列实施例，并且在不背离本发明宗旨和范围的情况下可作各种更改。所有下列实施例中相同元件用相同参考数字表示。
[第一实施例]
本实施例中将描述一种工艺，其中栅电极被用作离子掺杂过程中的掩模，与栅电极重叠的LDD(Lov)通过自对准形成，并且Lov的长度可为1μm或1μm以上。更具体地，第一导电层图案形成后，保留于其上的掩模图案的边缘被凹进，且第一导电层图案中的第二导电层被依次根据掩模图案选择性刻蚀以形成第二导电层图案。
参考图1A，在玻璃衬底100上形成第一绝缘膜(基底膜)101、半导体层102和第二绝缘膜(栅绝缘膜)103，其上形成第一导电层104、第二导电层105和第三导电层106。掩模图案107通过光刻处理由光致抗蚀剂形成。
第一导电层104由厚30～50nm的高熔点金属形成，如钨(W)、铬(Cr)、钽(Ta)、钛(Ti)和钼(Mo)。第二导电层105由厚300～600nm的铝或以铝为主要成分的合金或化合物构成(典型地，具有铝和0.1～5wt％的一种或多种选自钛、硅、钪和铌的成分的合金或化合物)。这是为了增加铝的热稳定性防止铝尖峰(aluminium spike)的出现。
第三导电层106由高熔点金属如钨(W)、铬(Cr)和钛(Ti)或它们的氮化物形成。提供第三导电层106用于改善以铝为主要成分的叠层结构的热阻并且它不是本发明的基本组成。与作为第一导电层的钨结合简化了选择处理，这是由于可用和用于铝的相同刻蚀气体来处理氮化钛。
其次参考图1B，通过干刻刻蚀第二导电层105和第三导电层106。三氯化硼(BCl3)、氯(Cl2)和四氟化碳(CF4)混合气体被用作刻蚀气体。为增加刻蚀速率，干刻设备使用高密度等离子体源，如电子回旋谐振器(ECR)或感应耦合等离子体(ICP)。为了根据掩模图案加工锥形的边缘或侧壁，在衬底一侧施加负偏压。
通过被电场加速的离子溅射光致抗蚀剂掩模图案107，从而使反应副产物粘附到工件的侧壁。这也被称为侧壁保护膜。以铝为主要成分的第二导电层105在该工艺步骤中被加工成锥形的原因是去除侧壁保护膜。更具体地，如图3A所示，当锥形第二导电层105被其后各向异性刻蚀时，反应副产物很难淀积在侧壁，从而它可以被无保留地刻蚀以形成第二导电层图案105’，如图3B中所示。另一方面，如图4A所示，当第二导电层105的侧壁基本上是垂直的的时候，刻蚀过程中反应副产物淀积，因此，当其后它被各向异性刻蚀时，反应副产物仍然导致畸形，如图4B所示。换言之，当在本工艺步骤中，至少第二导电层105被加工成锥形时，可去除侧壁保护膜。
然后参考图1C，将刻蚀气体变成CF4、Cl2和氧(O2)的混合气体来刻蚀作为第一导电层104的钨。当然，虽然所有的导电层可同时刻蚀，考虑到刻蚀速率的变化，厚的第二导电层105的刻蚀时间必须设定得更长。在这种情况下，当基底膜由氧化硅构成时，它被刻蚀得相当薄。因此为防止这种现象，进行两阶段刻蚀。
这样，如图1C所示，在第二绝缘膜103上形成由第一导电层104’、第二导电层105’和第三导电层106’构成的第一导电层图案108。第一导电层图案108的锥形边缘和衬底100形成的角度被设定为10～20度。角度主要根据和第二导电层105’的膜厚的关系确定，但是，锥形部分的长度被设定到约0.5～1.5μm。
其后，通过氧等离子体处理使光致抗蚀剂掩模图案107的边缘凹进。作为掩模图案107组成部分的光致抗蚀剂通过氧等离子体处理被刻蚀整体以减少。图案凹进宽度可根据处理时间任意确定。Lov长度基本上可根据凹进宽度确定(参考图1D)。
用BCl3和Cl2混合气体作刻蚀气体，根据掩模图案107’选择性刻蚀第二导电层105’和第三导电层106’。在此情况下，施加到衬底侧的偏压被减小，由此留下第一导电层104’。第二导电层105’的边缘从第一导电层104’向内凹进，并且正如后面将要描述的，Lov的长度根据凹进宽度确定。以此方式，形成由第一导电层104’、第二导电层105”和第三导电层106”构成的第二导电层图案109，它在与半导体层102交叉的部分用作栅电极(参见图1E)。
添加一种导电类型杂质到第二绝缘膜103中，即可使用第二导电层图案109通过自对准形成LDD或源区漏区。图2A表示用于形成与栅电极重叠的LDD的掺杂工艺，其中一种导电类型杂质的离子穿过第一导电层104’，并被添加到其下的半导体层102中形成第一浓度一种导电型杂质区110。在此情况下，根据第二绝缘膜103和第一导电层104’的膜厚要求50kV或50kV以上的加速电压。在LDD情况下，第一浓度一种导电类型杂质区110中的杂质浓度被设定为1×1016～5×1018/cm3(峰值)。
在用于形成源区/漏区的掺杂工艺中，第二导电层图案109被用作屏蔽离子的掩模，并且在第一浓度一种导电类型杂质区110的外面形成第二浓度一种导电类型杂质区111。在此情况下，加速电压被设定在30kV或30kV以下。第二浓度一种导电类型杂质区111中的杂质浓度被设定在1×1019～5×1021/cm3(峰值)。
然后，形成由氮化硅构成的第三绝缘膜112、由低介电性有机化合物材料构成的第四绝缘膜113和布线114。
如上所述，根据本实施例，在离子掺杂过程中，具有与栅电极重叠且其长度为1μm或1μm以上的LDD(Lov)的TFT可用栅电极作掩模通过自对准形成。由于与栅电极重叠的LDD区的长度为1μm或1μm以上，可增加TFT寿命抵抗热载流子引发的退化。
[第二实施例]
在本实施例中，将描述一种工艺，其中在离子掺杂过程中，栅电极被用作掩模，与栅电极重叠的LDD(Lov)通过自对准形成，并且它的长度可以是1μm或1μm以上。更具体地，在叠层结构上形成掩模图案用于形成栅电极，对掩模图案进行等离子体处理以减小其边缘的圆锥角，使用掩模图案刻蚀叠层结构形成具有锥形边缘的第一导电层，并选择性刻蚀第一导电层图案中的第二导电层形成第二导电层图案。
首先，如图1A中的第一实施例，在衬底100上形成第一绝缘膜101、半导体层102、第二绝缘膜103、第一导电层104、第二导电层105、第三导电层106和掩模图案107(参考图5A)。
其次，通过等离子体处理减小掩模图案107边缘的圆锥角。同时，减少第三导电层106。可适用的刻蚀气体为氟基气体，如六氟化硫(SF6)和三氟化氮(NF3)。
圆锥角是衬底100的表面和掩模图案107的侧壁形成的角度，或由掩模图案107和其下面一层的表面形成的角度。等离子体处理后的圆锥角α2相对于掩模图案107初始状态的圆锥角α1可被减小。更具体地，抗蚀剂被氟基气体刻蚀，从而边缘凹进，并且圆锥角也被减小。此时，掩模图案107优选被加工成一定程度的锥形，而非初始矩形横截面，这是因为凹进量可被增加。图5B表示等离子体处理后的掩模图案107’和第三导电层106’。
然后，参考图5C，通过干刻刻蚀第二导电层105和第三导电层106’。用BCl3、Cl2和CF4的混合气体作刻蚀气体。为了按照掩模图案107’将边缘或侧壁加工成锥形，在衬底侧施加一个负偏压。在前面工艺步骤中减小掩模图案107’边缘的圆锥角增加了掩模图案107’的凹进量，并减小了要通过刻蚀工艺刻蚀的第二导电层105的侧壁的圆锥角。
然后，参考图5D，将刻蚀气体变成CF4、Cl2和O2，刻蚀作为第一导电层104的钨。这样，在第二绝缘膜103上形成由第一导电层104’、第二导电层105’和第三导电层106’形成的第一导电层图案108。由第一导电层图案108的锥形边缘和衬底100的表面形成的角度被设定到10～20度。角度主要根据和第二导电层105’的膜厚的关系确定，但是，锥形部分的长度被设定到约0.5～1μm。
用BCl3和Cl2作刻蚀气体，根据掩模图案107’选择性刻蚀第二导电层105’和第三导电层106’。在此情况下，施加到衬底侧的偏压被减小，由此留下第一导电层104’。第二导电层105’的边缘从第一导电层104’向内凹进，并且正如后面将要描述的，Lov的长度根据凹进宽度确定。以此方式，形成由第一导电层104’、第二导电层105”和第三导电层106构成的第二导电层图案109，它在与半导体层102交叉的部分用作栅电极(参考图5E)。
此后，根据图2A～2C所示工序，像在第一实施例中一样，与栅电极重叠的LDD(Lov)通过自对准被形成，并且Lov长度为1μm或1μm以上的TFT被形成。结果，由于与栅电极重叠的LDD区的长度可以是1μm或1μm以上，可增加TFT的寿命抵抗热载流子引发的退化。
[实例]
[实例1]
将描述根据第一实施例的工序形成栅电极的实例。将参考图1A～1E描述本实例。
首先，在铝硅酸盐玻璃衬底上通过等离子体化学气相沉积(CVD)形成由厚150nm的氮氧化硅膜形成的第一绝缘膜101。半导体层102由结晶硅膜构成，通过激光退火处理使厚50nm的非晶硅膜结晶化以便被分成岛状而得到结晶硅膜。第二绝缘膜103由厚115nm的氮氧化硅膜形成，通过等离子体CVD，使用甲硅烷(SiH4)和氧化二氮(N2O)作为源气体获得氮氧化硅膜。形成厚30nm的由钨构成的第一导电层104，形成厚500nm的由含硅的铝构成的第二导电层105，以及形成厚20nm的由氮化钛构成的第三导电层106。掩模图案107由厚1.5μm的正性光致抗蚀剂构成。掩模图案107的宽度可适当设置，但是，在本实例中，使用宽度为4.5μm和10μm的掩模图案进行光刻处理(参考图1A)。
其次，通过干刻刻蚀第二导电层(含硅的铝)105和第三导电层(氮化钛)106。为了刻蚀，使用ICP刻蚀设备。图6表示ICP刻蚀设备的结构。用于刻蚀的气体供给单元803和用于维持反应室801处于减压状态下的排气单元804被连接到反应室801。等离子体发生单元包含通过石英片感应耦合到反应室801的螺旋线圈802，和射频(13.56MHz)供电单元805。通过射频(13.56MHz)供电单元806施加偏压到衬底侧，以在其上有衬底的样品台807上产生自偏压。刻蚀工艺的主要参数是要提供的刻蚀气体的类型、由射频(13.56MHz)供电单元806和807提供的射频功率，以及刻蚀气压。
参考图1B，用BCl3、Cl2和CF4的混合气体作刻蚀气体。刻蚀压力设定在0.7Pa，并提供800W的功率用于发生等离子体，和500W的功率用于给衬底施加偏压。然后参考图1C，将刻蚀气体变成CF4、Cl2和O2，刻蚀作为第一导电层104的钨。刻蚀条件为刻蚀压力1.0Pa，500W的功率用于发生等离子体，和20W的功率用于偏压衬底。这样，可形成第一导电层图案108。
然后通过氧等离子体处理使光致抗蚀剂掩模图案107的边缘凹进。在氧等离子体处理中，类似地使用ICP刻蚀设备，其中提供80sccm的O2，以及提供450W的功率用于发生等离子体，和100W的功率用于偏压衬底，在1.2Pa处理压力下保持30秒。通过氧等离子体处理形成的光致抗蚀剂掩模图案107的宽度和膜厚被减小(参考图1D)。
随后，用BCl3和Cl2的混合气体作刻蚀气体进行各向异性刻蚀，主要加工第二导电层105’。加工时，在1.2Pa刻蚀压力下，提供500W的功率用于发生等离子体，和100W的功率用于偏压衬底。第二导电层105’的边缘由第一导电层104’向内凹进。这样，形成了第二导电层图案109，它在与半导体层102相交的部分作为栅电极。从第一导电层104’的边缘的凹进宽度可以是1～2μm。参考图8，凹进宽度d决定Lov长度。表1表示在类似本实施例的工艺中，根据是否已进行氧等离子体处理的凹进宽度d的对比。
[表1]
                                                    单位：μm
    掩模图案宽度 进行氧等离子体处理 未进行氧等离子体处理
     4.5      1.288      0.573
     10.0      1.713      0.743
正如表1清楚所示，当进行氧等离子体处理时，根据掩模的图案宽度，凹进宽度d变成1.2～1.7μm；另一方面，当不进行氧等离子体处理时，凹进宽度d小到0.5～0.7μm。
图9表示已实施氧等离子体处理时典型的扫描电子显微镜(SEM)图象，它表示了钨层、铝层和抗蚀剂掩模从下面被淀积的一种状态。所述图表示从倾斜方向观察到的SEM图象，并且铝层的凹进宽度或钨层的凸出宽度估计约为1.5μm。
在刻蚀工艺的最后阶段，掩模图案的厚度变成约为初始阶段的十分之一。但是，凹进宽度可考虑抗蚀剂的膜厚及氧等离子体处理自由设定。换言之，具有与栅电极重叠的LDD的TFT(栅重叠型TFT)的Lov长度可自由设定。
之后，通过离子掺杂在50kV的加速电压下，添加浓度为1×1016～5×1018/cm3(峰值)的磷或硼到包含LDD的第一浓度一种导电类型杂质区110(参考图2A)。
在形成源区/漏区的掺杂工艺中，使用第二导电层图案109作屏蔽离子的掩模，在第一浓度一种导电类型杂质区110的外侧上形成第二浓度一种导电类型杂质区111。在这样一种情况下，磷或硼的浓度设定为在10kV的加速电压下在1×1019～5×1021/cm3(峰值)(参考图2B)。
之后，通过等离子体CVD形成厚度100nm的含氢氮氧化硅膜，并形成厚1μm的光敏或非光敏丙烯酸或聚酰亚胺树脂，由此形成第四绝缘膜113。另外，必要时形成布线114。
这样，可通过自对准形成与栅电极重叠的LDD(Lov)，而且也可形成Lov长度为1μm或1μm以上的TFT。
[实例2]
将描述根据第二实施例的工序生产栅电极的实例。将参考图5A～5E讨论本实例。
首先，如实例1，在玻璃衬底100上形成由氮氧化硅膜形成的第一绝缘膜101、由结晶硅膜构成的半导体层102、由氮氧化硅膜形成的第二绝缘膜103、第一导电层104(钨)、第二导电层105(含硅铝)、第三导电层106(氮化钛)和掩模图案107(参考图5A)。
其次，通过等离子体处理进行减小掩模图案107边缘的圆锥角的工艺。同时，减少第三导电层106。等离子体处理使用SF6。在1.9Pa处理压力下，提供500W的功率用于发生等离子体，和300W的功率用于偏压衬底。该工艺使第三导电层106被刻蚀，并且也使掩模图案107被刻蚀，由此减小边缘的圆锥角(参考图5B)。
然后，进行锥形刻蚀，目的在于刻蚀包含在第二导电层105中的铝。用BCl3、Cl2和CF4的混合气体作刻蚀气体。在0.7Pa刻蚀压力下，提供800W的功率用于发生等离子体，和500W的功率用于使衬底偏压(参考图5C)。
然后，将刻蚀气体变成CF4、Cl2和O2，刻蚀作为第一导电层104的钨。刻蚀条件为刻蚀压力1.0Pa，500W的功率用于发生等离子体，和20W的功率用于使衬底偏压。这样，可形成第一导电层图案108(参考图5D)。
随后，用BCl3和Cl2的混合气体作刻蚀气体进行各向异性刻蚀，主要加工第二导电层105’。在1.2Pa刻蚀压力下，提供500W的功率用于发生等离子体，和100W的功率用于偏压衬底。第二导电层105’的边缘从第一导电层104’向内凹进(参考图5E)。
这样，形成了第二导电层图案109，它在与半导体层102相交的部分用作栅电极。从第一导电层104’的边缘的凹进宽度可以是1～2μm。表2表示在类似实施例的工艺中，根据是否已进行氧等离子体处理，凹进宽度d的对比。
[表2]
                                                    单位.μm
    掩模图案宽度   进行等离子体处理   未进行等离子体处理
     4.5      1.038      0.573
     10.0      1.203      0.743
正如表2清楚所示，当进行氧等离子体处理时，根据掩模的图案宽度，凹进宽度d增加约0.45μm，变成1.0～1.2μm；另一方面，当不进行氧等离子体处理时，凹进宽度d小到0.5～0.7μm。
图10表示实施氧等离子体处理时典型的扫描电子显微镜图象，它从下面开始表示了钨层、铝层和抗蚀剂掩模的叠层结构。所述图表示从倾斜方向观察到的SEM图象，并且铝层的凹进宽度或钨层的突出宽度估计约为1.5μm。
从此往后，可如同实例1中一样形成栅重叠TPT。
[实例3]
本发明可应用到具有各种显示屏的半导体器件。特别是本发明对显示屏对角线为20英寸或20英寸以上的大屏幕半导体器件是有用的。
图14是具有安装在机壳900中的显示面板901的半导体器件的结构实例，它适用于电视接收机和计算机的监视系统。机壳900包含电子线路板902和用于声音再现的扬声器903，电子线路板902集成了放大器、射频电路、以及半导体存储器和磁存储器如用作存储器的硬盘在半导体集成电路中以完成图像显示功能。
显示面板901可以是有源矩阵像素电路904、扫描线驱动电路905和数据线驱动电路906结合的驱动器集成型，在有源矩阵像素电路904中使用根据本发明的栅重叠TFT，TFT按矩阵排列。
图13是表示有源矩阵像素电路904的主要布局的图。在同一层中形成与半导体层301相交的栅电极302和数据信号线303。更具体地，它由包含至少一个以铝为主要成分的导电层的叠层结构形成，并且通过根据实例1或2的刻蚀工艺形成栅电极和布线图案。以此方式，可形成Lov长度为1μm或1μm以上的栅重叠TFT，并且可以减少数据信号线的电阻。在它的上层上形成栅信号线304，中间夹有层间绝缘膜，并且栅信号线304通过接触孔与栅电极302接触。当然，布线可由铝形成，从而减少布线电阻。在与栅信号线303相同的层中，可形成与数据信号线303和半导体层301连接的布线305。像素电极306由氧化铟和氧化钛的化合物氧化铟锡(ITO)构成。这种像素的详情在JP2001-313397中公开。
实施例以半导体器件为例。但是，本发明不限于实施例，而可被应用到其它各种半导体器件中。例如，除导航系统、声音再现系统(如汽车音响系统和元件音响系统)、笔记本个人计算机、游戏机、个人数字助理(如移动计算机、蜂窝电话、便携式游戏机和电子图书)、家用电器如冰箱、洗衣机、电饭煲、固定电话、吸尘器和体温计，以及铁路墙上标志(Wa11 banner)和大面积信息显示器如火车站和机场的到达和出发导引牌之外，它可被应用到各种领域。
虽然本发明的实施例已如上被描述，本领域专业技术人员应该明白，在不背离本发明的宗旨和发明范围的情况下可作各种变化和修改。
如上所述，根据本发明，在包括多个导电层的叠层结构中形成栅电极使得沿第一导电层沟道长度方向的宽度大于第二导电层的过程中，在锥形刻蚀工艺和各向异性刻蚀工艺之间提供将掩模图案凹进成长形的步骤，从而沿第一导电层的沟道的长度可以是1μm或1μm以上。在离子掺杂过程中，栅电极用作掩模可使与栅电极重叠的LDD区的长度为1μm或1μm以上，并增加TFT抵抗热载流子引发的退化的寿命。
根据本发明，在离子掺杂过程中用栅电极作掩模，通过自对准可形成具有与栅电极重叠且其长度为1μm或1μm以上的LDD(Lov)TFT。由于与栅电极重叠的LDD区的长度为1μm或1μm以上，因此可增加TFT的寿命抵抗热载流子引发的退化。

Claims (13)

1.一种半导体器件的制造方法，包含：
在半导体层上形成包含下部第一导电层和上部第二导电层的叠层结构，其间插入有栅绝缘膜；
在叠层结构上形成掩模图案；
通过刻蚀第二导电层和第一导电层形成具有锥形边缘的第一导电层图案；
将保留在第一导电层图案上的掩模图案的边缘形成凹进；
根据掩模图案，通过选择性刻蚀第一导电层图案中的第二导电层，形成第二导电层图案；以及
通过使用第二导电层图案中的第二导电层作为掩模来屏蔽被电场加速的离子，在与第二导电层图案中的第一导电层重叠的半导体层的区域中形成LDD区。
2.根据权利要求1的方法，其中第一导电层由钨构成，而第二导电层由铝或以铝为主要成分的金属构成。
3.根据权利要求1的方法，其中通过氧等离子体处理使保留在第一导电层图案上的掩模图案的边缘凹进。
4.一种半导体器件的制造方法，包含：
通过依次淀积第一导电层、第二导电层和第三导电层在半导体层上形成叠层结构，其间夹有栅绝缘膜；
在叠层结构上形成掩模图案；
形成具有锥形边缘的第一导电层图案；
使保留在第一导电层图案上的掩模图案的边缘凹进；
根据掩模图案，通过选择性刻蚀第一导电层图案中的第三导电层和第二导电层，形成第二导电层图案；
通过使用第二导电层图案中的第三导电层和第二导电层作为掩模来屏蔽被电场加速的离子，在与第二导电层图案中的第一导电层重叠的半导体层的区域中形成LDD区。
5.根据权利要求4的方法，其中第一导电层由钨构成，第二导电层由铝或以铝为主要成分的合金或化合物构成，而第三导电层由氮化钛构成。
6.根据权利要求4的方法，其中通过氧等离子体处理使保留在第一导电层图案上的掩模图案的边缘凹进。
7.一种半导体器件的制造方法，包含：
在半导体层上形成包含下部第一导电层和上部第二导电层的叠层结构，其间插入有栅绝缘膜；
在叠层结构上形成掩模图案；
进行等离子体处理以减少掩模图案边缘的圆锥角；
通过使用掩模图案刻蚀叠层结构中的第二导电层和第一导电层，形成具有锥形边缘的第一导电层图案；
通过选择性刻蚀第一导电层图案中的第二和第三导电层，形成第二导电层图案；以及
通过使用第二导电层图案中的第二导电层作为掩模来屏蔽被电场加速的离子，在与第二导电层图案中的第一导电层重叠的半导体层的区域中形成LDD区。
8.根据权利要求7的方法，其中第一导电层由钨构成，第二导电层由铝或以铝为主要成分的金属构成。
9.根据权利要求7的方法，其中通过氧等离子体处理使保留在第一导电层图案上的掩模图案的边缘凹进。
10.根据权利要求7的方法，其中通过使用氟基气体的等离子体处理减少掩模图案的宽度。
11.一种半导体器件的制造方法，包含：
通过依次淀积第一导电层、第二导电层和第三导电层而在半导体层上形成叠层结构，其间夹有栅绝缘膜；
在叠层结构上形成掩模图案；
进行等离子体处理以刻蚀第三导电层并减少掩模图案边缘的圆锥角；
通过使用掩模图案刻蚀叠层结构中的第二导电层和第一导电层而形成具有锥形边缘的第一导电层图案；
通过选择性刻蚀第一导电层图案中的第二导电层和第三导电层，形成第二导电层图案；以及
通过使用第二导电层图案中的第二和第三导电层作为掩模来屏蔽被电场加速的离子，在与第二导电层图案中的第一导电层重叠的半导体层的区域中形成LDD区。
12.根据权利要求11的方法，其中通过氧等离子体处理使保留在第一导电层图案上的掩模图案的边缘凹进。
13.根据权利要求11的方法，其中通过使用氟基气体的等离子体处理减少掩模图案的宽度。
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