CN114008743A - 形成薄膜晶体管的方法 - Google Patents

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Abstract

本文披露的实施方式大体涉及形成薄膜晶体管(TFT)的方法。所述方法包括形成一个或多个金属氧化物层和/或多晶硅层。使用具有电感耦合等离子体(ICP)的高密度等离子体化学气相沉积(HDP‑CVD)工艺将栅极界面(GI)层沉积在一个或多个金属氧化物层和/或多晶硅层之上。使用HDP‑CVD层沉积GI层致使其上沉积的金属氧化物层的迁移率出乎意料地增大。

Description

形成薄膜晶体管的方法
技术领域
本公开内容的实施方式大体涉及方法，且更特定地，涉及形成薄膜晶体管的方法。
背景技术
薄膜晶体管(TFT)是一种通过在支撑基板之上沉积有源半导体层的薄膜以及介电层和金属接触而制成的金属氧化物半导体场效应晶体管(MOSFET)。常见的基板是玻璃，因为TFT的一种应用是在液晶显示器(LCD)中。
TFT由于其用于LCD和有机发光二极管(OLED)显示器的高分辨率、低功耗和高速运行而在显示器应用中引起了极大的关注。TFT嵌入在显示器的面板内。来自显示系统中的显示模块的数据线和栅极线电压信号被传送至像素电路和/或外围显示面板区域中的栅极驱动电路中的TFT，以通过TFT的导通和截止来控制显示图像。通过提高具有更高迁移率的TFT的响应和/或通过减少像素之间的串扰来减少图像失真。包括LCD电视(TV)和监视器在内的大多数显示器产品在面板中都包括TFT。许多现代高分辨率和高质量的电子视觉显示设备使用具有大量TFT的基于有源矩阵的显示器。TFT技术的一个有益方面是它为显示器上的每个像素使用单独的TFT。通过控制经过数据信号线和栅极信号线的电压和电流，每个TFT在像素电路或栅极驱动电路中充当开关或电流源，以增加对显示图像的控制。来自高迁移率TFT的更高导通电流通过最小化数据和栅极信号电压的失真，允许快速刷新显示图像和更好的图像质量。
本领域中TFT的一个缺点是它们在导电沟道中可能具有不可接受的低迁移率。此外，形成TFT的方法可能无法很好地控制沟道迁移率。最后，在沟道已经沉积之后可能难以改变沟道的迁移率。
因此，本领域需要一种允许增强沟道迁移率的形成TFT的方法。
发明内容
本文披露的实施方式大体涉及形成TFT的方法。所述方法包括沉积层，所述层改变下面沟道的迁移率。
形成薄膜晶体管装置的一种示例性方法包括：在基板的第一部分之上形成金属氧化物层；在所述基板的所述第一部分之上形成栅极绝缘(GI)层；在所述GI层之上形成栅极电极；和蚀刻所述GI层的一个或多个残余部分。形成所述GI层包括通过使用电感耦合等离子体(ICP)的高密度等离子体化学气相沉积(HDP-CVD)工艺来沉积含硅层。HDP-CVD工艺具有约2.3W/cm2至约5.3W/cm2的ICP功率密度和约2MHz至约13.56MHz的ICP频率。
形成薄膜晶体管装置的另一示例性方法包括：在基板的第一部分之上形成第一金属氧化物层，所述基板的所述第一部分对应于第一薄膜晶体管(TFT)；在所述基板的所述第一部分之上形成与所述第一金属氧化物层接触的所述第一TFT的界面栅极绝缘(GI)层；在所述基板的第二部分之上形成下侧层，所述基板的所述第二部分对应于第二TFT，并且所述下侧层接触所述第二TFT的第二金属氧化物层的底表面，形成所述界面GI层和所述下侧层包括在所述第一部分和所述第二部分之上沉积第一含硅层，通过使用电感耦合等离子体(ICP)的高密度等离子体化学气相沉积(HDP-CVD)工艺来沉积所述第一含硅层，所述HDP-CVD工艺具有约2.3W/cm2至约5.3W/cm2的ICP功率密度和约2MHz至约13.56MHz的ICP频率；形成所述第二TFT的所述第二金属氧化物层，使其底表面与所述下侧层接触；形成与所述界面层接触的第一TFT的主体GI层(bulk GI layer)，并形成与所述第二金属氧化物层的顶表面接触的所述第二TFT的GI层，形成所述主体GI层和所述GI层包括通过使用电容耦合等离子体(CCP)的化学气相沉积(CVD)工艺在所述第一部分和所述第二部分之上沉积第二含硅层；在所述第一部分之上的所述第二含硅层之上形成所述第一TFT的第一栅极电极并且在所述第二部分之上的所述第二含硅层之上形成所述第二TFT的第二栅极电极；从所述第一部分和所述第二部分移除所述第二含硅层的一个或多个残余部分，以形成所述第一TFT的所述界面GI层、所述第一TFT的所述主体GI层、所述第二TFT的所述GI层和所述第二TFT的所述下侧层；和在所述基板之上沉积层间介电(ILD)层。
形成薄膜晶体管装置的又一示例性方法包括：在基板的第一部分之上形成多晶硅层，基板的第一部分对应于多晶硅薄膜晶体管(TFT)；在第一部分的多晶硅层之上和基板的第二部分之上沉积第一栅极绝缘(GI)层，基板的第二部分对应于金属氧化物(MOx)TFT；在第一GI层之上形成多晶硅TFT的第一栅极电极，并且形成MOx TFT的屏蔽金属；在第一GI层、第一栅极电极和屏蔽金属之上形成第一层间介电(ILD)层；在基板的第二部分的第一ILD层之上形成MOx TFT的金属氧化物层；在金属氧化物层上形成第二GI层，形成所述第二GI层包括通过使用电感耦合等离子体(ICP)的高密度等离子体化学气相沉积(HDP-CVD)工艺来沉积含硅层，所述HDP-CVD工艺具有约2.3W/cm2至约5.3W/cm2的ICP功率密度和约2MHz至约13.56MHz的ICP频率；在所述第二GI层之上形成第二栅极电极；和在所述第一ILD层、所述金属氧化物层和所述第二栅极电极之上形成第二ILD层。
附图说明
为了能详细理解本公开内容的上述特征的方式，可参照各实施方式(一些实施方式描绘于附图中)来得到以上简要概述的本公开内容的更特定的描述。然而，应注意，附图仅示出了本公开内容的示例性实施方式，因此不应被认为是对其范围的限制，因为本公开内容可允许其他同等有效的实施方式。
图1示出了根据一个实施方式的腔室的示意性截面图。
图2A-2H示出了根据一个实施方式的TFT的示意性截面图。
图3是根据一个实施方式的形成TFT的方法的流程图。
图4A-4J示出了根据一个实施方式的双晶体管结构的示意性截面图。
图5是根据一个实施方式的形成双晶体管结构的方法的流程图。
图6示出了根据一个实施方式的双晶体管结构的示意性截面图。
图7示出了根据一个实施方式的双晶体管结构的示意性截面图。
图8示出了根据一个实施方式的双晶体管结构的示意性截面图。
图9A-9N示出了根据一个实施方式的双晶体管结构的示意性截面图。
图10是根据一个实施方式的形成双晶体管结构的方法的流程图。
图11示出了根据一个实施方式的双晶体管结构的示意性截面图。
为了便于理解，已尽可能地使用相同的附图标记来标示各图示共有的相同元件。预期一个实施方式的元件和特征可以有益地并于其他实施方式中，而无需进一步详述。
具体实施方式
本文披露的实施方式大体涉及形成TFT的方法。所述方法包括沉积一个或多个金属氧化物层和/或多晶硅层。在一个或多个金属氧化物层和/或多晶硅层之上沉积GI层。使用HDP-CVD沉积GI层致使其上沉积的金属氧化物层和/或多晶硅层的迁移率出乎意料地增大。根据GI层是通过HDP-CVD还是使用CCP的CVD工艺沉积，GI层的选择性放置致使对下面层的迁移率的控制。沉积GI层允许在层沉积之后控制下面层的迁移率；也就是说，除了在沉积期间之外，还可以在沉积之后提高迁移率。本文披露的实施方式可用于但不限于形成包括具有提高的迁移率的沟道的TFT。
如本文所使用的，术语“约”是指从标称值变化+/-10％。应当理解，这种变化可以包括在本文提供的任何值中。
在本公开内容的各个实施方式中，层或其他材料被称为被蚀刻。可以理解，这些材料的蚀刻可以使用半导体制造中使用的任何常规方法进行，诸如但不限于反应离子蚀刻(RIE)、干式蚀刻、湿式蚀刻、等离子体蚀刻、微负载、上述方法的任何一种的选择性蚀刻、上述方法的组合、和任何其他合适的方法。应当理解，当在本文中将方法操作描述为蚀刻两种或更多种类型的材料，或者相同材料的两个或更多个部分时，蚀刻可以以相同的蚀刻工艺同时发生，或者可以使用不同的蚀刻工艺在分开的子操作中执行蚀刻。例如，描述蚀刻金属和电介质的操作包括使用蚀刻金属的第一蚀刻工艺的第一蚀刻子操作，并且该操作进一步包括使用蚀刻电介质的第二蚀刻工艺的第二蚀刻子操作。
图1示出了根据一个实施方式的腔室100的示意性截面图。合适的腔室可以从位于加利福尼亚州圣克拉拉市的应用材料公司获得。应当理解，下面描述的系统是示例性腔室，并且包括来自其他制造商的腔室在内的其他腔室可以一起使用或经修改以实现本公开内容的各个方面。腔室100被配置为产生HDP。
如图所示，腔室100包括腔室主体104、盖组件106和基板支撑组件108。盖组件106设置在腔室主体104的上端。基板支撑组件108至少部分地设置在腔室主体104的内部容积内。基板支撑组件108包括基板支撑件110和轴112。基板支撑件110具有用于支撑至少一个基板102的支撑表面114。
在可与本文所描述的其他实施方式结合的一个实施方式中，基板102是大面积基板，诸如表面积通常为约1m2或更大的基板。然而，基板102不限于任何特定尺寸或形状。例如，术语“基板”是指任何多边形、正方形、矩形、弯曲或其他非圆形工件，诸如用于制造平板显示器的玻璃或聚合物基板。基板102可包括任何合适的材料，诸如硅基基板、半导体基基板、绝缘基基板、锗基基板、以及通常存在于互补金属氧化物半导体(CMOS)装置结构中的一个或多个通用层。基板102可包括透明材料，诸如刚性玻璃或柔性聚酰亚胺(PI)，如果基板用于LCD或OLED显示器应用，诸如TV、平板电脑、笔记本电脑、移动电话或其他显示器，则该透明材料可能是有用的。基板102可以在其上具有任何数量的金属层、半导体层或绝缘层。
盖组件106包括位于腔室主体104的上端处的扩散器116。扩散器116包括一个或多个可耦接至至少一个气源120的扩散器入口118。扩散器116将来自气源120的一种或多种气体提供至扩散器116与基板支撑件110之间的处理区域124。通过扩散器116的多个孔(未示出)将一种或多种气体提供至处理区域124。流量控制器122，诸如质量流量控制(MFC)装置，设置在每个扩散器入口118与气源120之间，以控制气体从气源120到扩散器116的流率。泵126与处理区域124流体连通。泵126可操作以控制处理区域124内的压力并从处理区域124排出气体和副产品。
盖组件106包括至少一个腔体128，腔体128具有形成于其中的一个或多个电感耦合等离子体生成部件(或者称为线圈)130。线圈130由至少一个介电板132支撑。每个介电板132提供具有结构强度的物理屏障，以承受由腔体128内存在的大气压力和腔室主体104的内部容积内存在的真空压力所产生的结构负载。每个线圈130连接至电源134和接地138。在可以与本文描述的其他实施方式结合的一个实施方式中，每个线圈130通过匹配盒136连接至电源134，匹配盒136具有用于调整线圈130的电特性(诸如阻抗)的匹配电路。在一些实施方式中，第一电容器137电连接在线圈130和匹配盒136之间。在一些实施方式中，终端电容器139电连接在线圈130和接地138之间。每个线圈130被配置为产生激发处理区域124中的气体以产生高密度等离子体(HDP)的电磁场。
在一个实施方式中，在腔室中产生的电子密度大于约1E11/cm3。在一个实施方式中，在腔室中产生的离子等离子体密度大于约1E11/cm3。在一个实施方式中，用于产生HDP的ICP功率密度是约5.3W/cm2。在一个实施方式中，用于产生HDP的ICP频率是约2MHz至约13.56MHz。
控制器190耦接至腔室100并且被配置为在处理期间控制腔室100的各个方面。如图所示，控制器190包括中央处理单元(CPU)191、存储器192和支持电路(或者称为I/O)193。CPU 191是在工业环境中使用以用于控制各种工艺和硬件(例如，图案发生器、电机和其他硬件)并监控工艺(例如，处理时间和基板定位或位置)的任何形式的计算机处理器之一。存储器192连接至CPU 191，且是一种或多种易得到的存储器，诸如随机存取存储器(RAM)、只读存储器(ROM)、软盘、硬盘或本地或远程的任何其他形式的数字存储器。软件指令和数据可以被编码并存储在存储器192内以用于指示CPU 191。支持电路193也连接至CPU 191，用于以常规方式支持CPU。支持电路193包括常规的高速缓冲存储器、电源、时钟电路、输入/输出电路、子系统和类似者。控制器190可读的程序(或计算机指令)确定哪些任务可在基板102上执行。该程序可以是控制器190可读的软件，并且可包括用于监视和控制例如腔室100中的处理参数(例如，压力、温度、气体流率)的代码。
图2A-2H示出了图解根据一个实施方式的形成TFT 200的方法的示意性截面图。图3是根据同一实施方式的形成TFT 200的方法300的流程图。为了便于说明，将参照图1的腔室100来描述图2A-2H、图3、图8和图11。然而，应当注意，除腔室100之外的ICP-CVD腔室也可以与方法300结合使用。方法300可以作为包含指令的计算机可读介质存储至控制器190或可供控制器190访问，当由CPU 191执行所述指令时，使得腔室100执行方法300。
如图所示，在基板102之上形成TFT 200(图2A)。
方法300开始于操作310，其中形成金属氧化物层204，如图2B所示。2B。金属氧化物层204是通过本领域中使用的任何常规方法形成的。在一些实施方式中，金属氧化物层204沉积在基板102之上。在可与本文所描述的其他实施方式结合的一个实施方式中，金属氧化物层204包括氧(O)和以下中的至少一种：铟(In)、锌(Zn)、镓(Ga)、氧(O)、锡(Sn)、铝(Al)和铪(Hf)。金属氧化物层204的实例包括但不限于In-Ga-Zn-O、In-Zn-O、In-Ga-Sn-O、In-Zn-Sn-O、In-Ga-Zn-Sn-O、In-Sn-O、Hf-In-Zn-O、Ga-Zn-O、In-O、Al-Sn-Zn-O、Zn-O、Zn-Sn-O、Al-Zn-O、Al-Zn-Sn-O、Hf-Zn-O、Sn-O、和Al-Sn-Zn-In-O。操作310可包括用n型或p型掺杂剂(诸如硼(B)或氮(N))掺杂金属氧化物层204。金属氧化物层204可具有约30nm至约50nm的厚度。金属氧化物层膜可在第一子操作中形成并在第二子操作中被蚀刻以产生金属氧化物层204。在其他实施方式中，使用选择性沉积产生具有期望形状的金属氧化物层204，来沉积金属氧化物层204。
在操作340处，沉积GI层206，如图2C所示。GI层206沉积在金属氧化物层204的至少一部分之上。GI层206与金属氧化物层204直接接触。GI层206包括绝缘材料，诸如硅、氧化硅(SixOy)、氮化硅(SiNx)、其他绝缘材料、或它们的组合。GI层206可具有约
Figure BDA0003417632960000071
至约
Figure BDA0003417632960000072
的厚度。使用高密度等离子体化学气相沉积(HDP-CVD)来执行操作340。
操作340包括流入气体持续约20秒至约900秒的时间段，所述气体包括流率为约0.40sccm/cm2至约0.60sccm/cm2的一氧化二氮(N2O)和流率为约0.01sccm/cm2至约0.01sccm/cm2的硅烷(SiH4)，N2O与SiH4的比率为约5至约40，腔室压力在约75毫托至约150毫托的压力下，腔室温度为约70℃至约350℃，基板温度为约80℃至约160℃。使用HDP-CVD来执行操作340，ICP功率密度为约2W/cm2至约6W/cm2，诸如约2.3W/cm2至约5.3W/cm2，ICP频率为约1MHz至约15MHz，诸如约2MHz至约13.56MHz，施加的偏置功率为约0W至约200W，ICP功率为约4000W至约10000W。在一些实施方式中，使四氟化硅(SiF4)、二硅烷(Si2H6)、氧气(O2)、臭氧(O3)、Ar、氮气(N2)、氨(NH3)、He或上述物质的混合物共流。基板与气源之间的间距可为约7000mm至约8000mm。
GI层206可以以约
Figure BDA0003417632960000073
至约
Figure BDA0003417632960000074
的速率沉积。GI层的折射率可为约1.8至约2.0。硅-氢(Si-H)键的百分比可为约0.1％至约12％。硅-氮(Si-N)键的百分比可为约10％至约25％。在光谱学中测得的硅-氧键(Si-O)的峰位置可为约1050l/cm至约1100l/cm。GI层206的应力为约-450MPa至约700MPa。在表1中给出了其中GI层206包括SixNy的操作340的示例性工艺变量。在表2中给出了其中GI层206包括SixOy的操作340的示例性工艺变量。
Figure BDA0003417632960000081
表1：用于包括SixNy的GI层的操作340的示例性工艺变量。空白单元格表示该变量不适用。
Figure BDA0003417632960000082
表2：用于包括SixOy的GI层的操作340的示例性工艺变量。空白单元格表示该变量不适用。
在电容耦合等离子体化学气相沉积(CCP-CVD)工艺中，提供对电极，诸如平行板电极，并且电极之一耦接至接地而另一个电极耦接至电源，并且在它们之间引入气体以实际上形成电容器。通过用电力为通电电极供电，电能电容性地耦合至气体中以形成气体的等离子体。等离子体的离子密度是传输到气体中的功率的函数。相比之下，在ICP中，线圈围绕其中将形成等离子体的气体区域或位于所述气体区域之上，并且流经线圈的电能电磁耦合到气体中，以电离或以其他方式激发气体原子或分子。同样，等离子体离子密度是耦合到气体中的能量的函数。在CCP系统中，电极之一通常也是基板支撑件，因此能够耦合到气体中的功率受到该功率对基板的潜在负面影响的限制。相比之下，使用ICP布置，电离气体原子和分子的功率与保持基板的电路部件分离，可以使用更高的功率将更高的能量传递到等离子体中，从而在等离子体中实现更高的离子密度，而不会对基板产生不利影响。因此，可以从ICP源产生HDP(即HDP-CVD工艺)。
已经发现，使用HDP-CVD沉积包括SiOx的GI层206出乎意料地导致下面的金属氧化物层204的迁移率增大。金属氧化物层204(例如，InGaZnO4)的迁移率可以从低于15cm2/V s增加到大于约150cm2/V s，例如高达约450cm2/V s或甚至更大。此外，金属氧化物层204在饱和时的迁移率可大于约3000cm2/V s。当利用使用CCP的CVD工艺在相同金属氧化物层204上沉积SiOx时，迁移率或饱和时的迁移率没有这种增大。相信使用HDP-CVD沉积GI层206导致下面的金属氧化物层204的化学转变，从而导致迁移率增大。金属氧化物层204与GI层206之间的界面可能具有增大的载流子密度，这增大了金属氧化物层的迁移率。在包括铟(In)的金属氧化物层204中，In原子从金属氧化物层到GI层206的扩散可能导致载流子生成增加，并因此导致迁移率增大。此外，金属氧化物层204可能经历进一步增大迁移率的结构变化，诸如原子扩散以修复原子缺陷。
在操作350处，形成栅极电极208，如图2D所示。在一些实施方式中，栅极电极208形成在GI层206之上。栅极电极208包括钼(Mo)、铬(Cr)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、包括MoW的合金金属、包括MoW、TiCu、MoCu、MoCuMo、TiCuTi、MoWCu、MoWCuMoW的导电材料的组合、任何导电材料，诸如包括导电金属氧化物，诸如氧化铟锡(InSnO)(ITO)和氧化铟锌(InZnO)(IZO)、或它们的任何组合。在一些实施方式中，栅极电极208在单个操作中沉积。在其他实施方式中，在第一子操作中沉积栅极电极208的材料以形成金属层，并且蚀刻金属层的一个或多个残余部分以制成栅极电极208。栅极电极208被配置为连接至作为电源(未示出)的栅极线信号以提供跨越TFT 200的各层的电压。
在操作360处，蚀刻GI层206的一个或多个残余部分206*(图2D)，如图2E所示。在一些实施方式中，栅极电极208充当掩模以将GI层206蚀刻成期望的尺寸和形状。在一些实施方式中，GI层206的湿式蚀刻速率(WER)为约
Figure BDA0003417632960000101
至约
Figure BDA0003417632960000102
操作360可以包括干式蚀刻。
在操作370处，形成层间介电(ILD)层210，如图2F所示。在一些实施方式中，ILD层210形成在栅极电极208和金属氧化物层204之上。ILD层210包括诸如单二氧化硅(SiOx)、氮化硅(SiNx)、多层氮化硅/氧化硅(SiNx/SiOy)、氮氧化硅(SiON)之类的绝缘材料、其他绝缘材料、或它们的组合。在一些实施方式中，使用与操作330相同的工艺参数来沉积ILD层210。可以诸如通过化学机械抛光(CMP)来平坦化ILD层210。可以使用HDP-CVD或使用CCP的CVD工艺来沉积ILD层210。
作为序列380的结果，在ILD层210中形成源极电极212、漏极电极214、源极电极通孔216和漏极电极通孔218，如图2G所示。序列380可包括本领域中使用的形成栅极和漏极电极结构的任何常规方法。在一些实施方式中，在第一操作中，蚀刻ILD层210的一些部分，使得暴露出金属氧化物层204的一部分。在第二操作中，用导电材料填充暴露出金属氧化物层204的一部分的ILD的一些部分，以形成源极电极212、漏极电极214、源极电极通孔216和漏极电极通孔218。导电材料包括Mo、Cr、Cu、Ti、Ta、W、包括MoW的合金金属、包括MoW、TiCu、MoCu、MoCuMo、TiCuTi、MoWCu、MoWCuMoW的导电材料的组合、任何导电材料，诸如包括导电金属氧化物，诸如ITO或IZO、或它们的任何组合。
在操作390处，形成钝化层220，如图2H所示。在一些实施方式中，钝化层220形成在ILD层210、源极电极212和漏极电极214之上。钝化层220可包括在ILD层210或缓冲层202中使用的任何材料。钝化层220可以使用HDP-CVD或使用CCP的CVD工艺沉积。在一些实施方式中，钝化层220使用与操作330相同的工艺参数沉积。钝化层220可以被平坦化，诸如通过化学机械抛光(CMP)。
在一些实施方式中，缓冲层(未示出)设置在基板102之上和金属氧化物层204之下。缓冲层包括绝缘材料，诸如二氧化硅(SiOx)、氮化硅(SiNx)、多层氮化硅/氧化硅(SiNx/SiOy)、氮氧化硅(SiON)、其他绝缘材料、或它们的组合。
在一些实施方式中，TFT 200进一步包括设置在缓冲层之上和金属氧化物层204之下的次级缓冲层(未示出)。屏蔽金属(未示出)设置在缓冲层之上、位于次级缓冲层内、并且在金属氧化物层204之下。次级缓冲层可包括上述缓冲层的任何材料。屏蔽金属可包括上述栅极电极208的任何材料。屏蔽金属减少了TFT 200对不期望的电磁辐射的暴露。
图4A-4J示出了根据一个实施方式的双晶体管结构400的示意性截面图。图5是根据同一实施方式的形成双晶体管结构400的方法500的流程图。为了便于说明，将参照图1的腔室100来描述图4A-4J、图5、图6和图7。然而，应当注意，除腔室100之外的ICP-CVD腔室也可以与方法500结合使用。方法500可以作为包含指令的计算机可读介质存储至控制器190或可供控制器190访问，当由CPU 191执行所述指令时，使得腔室100执行方法500。
如图所示，双晶体管结构400包括基板102(图4A)。
方法500开始于操作510处，其中形成第一金属氧化物层204A，如图4B所示。在一些实施方式中，第一金属氧化物层204A形成在基板102的第一部分491之上(或缓冲层202之上，如果存在的话)。可以类似于操作310来执行操作510。
在操作540处，沉积GI层206(或者称为界面GI层)，如图4C所示。GI层沉积在第一金属氧化物层204A的至少一部分之上。GI层206与金属氧化物层204A直接接触。可以类似于操作340来执行操作540。
在操作550处，形成第二金属氧化物层204B，如图4D所示。在一些实施方式中，第二金属氧化物层204B在基板102的第二部分492之上形成在GI层206之上。可以类似于操作510来执行操作550。
在操作555处，沉积次级GI层(或者称为主体层(bulk layer))406，如图4E所示。次级GI层406沉积在GI层206和第二金属氧化物层204B之上。次级GI层406与第二金属氧化物层204B直接接触。次级GI层406可包括GI层206中包括的任何材料。次级GI层的沉积包括使用CCP的CVD工艺。可以类似于操作340来执行操作555。
在操作560处，形成第一栅极电极208A和第二栅极电极208B，如图4F所示。在一些实施方式中，第一栅极电极208A和第二栅极电极208B形成在次级GI层406之上。第一栅极电极208A形成在第一金属氧化物层204A之上，并且第二栅极电极208B形成在第二金属氧化物层204B之上。可以类似于操作350来执行操作560。
在操作570处，蚀刻GI层206的一个或多个残余部分206*和次级GI层406的一个或多个残余部分406*(图4F)，如图4G所示。在一些实施方式中，第一栅极电极208A和第二栅极电极208B充当掩模以将GI层206蚀刻成期望的尺寸和形状，从而形成第一GI层部分(或者称为界面GI层)206A、第一次级GI部分(或者称为主体GI层)406A、下侧层206B和GI层406B。同样地，在一些实施方式中，第一栅极电极208A和第二栅极电极208B充当掩模以将次级GI层406蚀刻成期望的尺寸和形状，从而形成第一GI层部分206A、第一次级GI部分406A、下侧层206B和GI层406B。在单个操作570中形成下侧层206B和第一GI层部分206A减少了掩蔽和蚀刻操作的总数。此外，由于减少了掩蔽和蚀刻操作，因此提高了产量，降低了运营商的拥有成本(CoO)。此外，操作570减小了双晶体管结构400的尺寸，因此减小了包括该双晶体管结构400的显示器中的空间。可以类似于操作360来执行操作570。
在操作580处，形成ILD层210，如图4H所示。在一些实施方式中，ILD层形成在第一栅极电极208A和第二栅极电极208B之上。可以类似于操作370来执行操作580。
作为序列590的结果，第一源极电极212A、第二源极电极212B、第一漏极电极214A、第二漏极电极214B、第一源极电极通孔216A、第二源极电极通孔216B、第一漏极电极通孔218A和第二漏极电极通孔218B形成在ILD层210中，如图4I所示。序列590可包括本领域中使用的形成栅极和漏极电极结构的任何常规方法。在一些实施方式中，在第一操作中，蚀刻ILD层210的一些部分，使得暴露出第一金属氧化物层204A的一部分并且暴露出第二金属氧化物层204B的一部分。在第二操作中，用导电材料填充暴露出第一金属氧化物层204A的ILD的一些部分，以形成源极电极212A、212B、漏极电极214A、216B、源极电极通孔216A、216B和漏极电极通孔218A、218B。可以类似于序列380来执行序列590。
在操作595处，形成钝化层220，如图4J所示。在一些实施方式中，钝化层220形成在ILD层210、源极电极212A、212B和漏极电极214A、214B之上。可以类似于操作390来执行操作595。因此，在双晶体管结构400中形成两个TFT 401A、401B。两个TFT 401A、401B可以串联或并联连接。两个TFT 401A、401B可以接收相同的输入电压信号或不同的电压信号。
在一些实施方式中，缓冲层(未示出)设置在基板102之上和金属氧化物层204A之下。缓冲层包括诸如二氧化硅(SiOx)、氮化硅(SiNx)、多层氮化硅/氧化硅(SiNx/SiOy)、氮氧化硅(SiON)之类的绝缘材料、其他绝缘材料、或它们的组合。
在一些实施方式中，双晶体管结构400进一步包括设置在缓冲层之上和在金属氧化物层204A和下侧层206B之下的次级缓冲层(未示出)。一种或多种屏蔽金属(未示出)设置在缓冲层之上、位于次级缓冲层内、并且在金属氧化物层204A、204B之一或两者之下。
图6示出了根据一个实施方式的双晶体管结构600。方法500还可用于形成双晶体管结构600，如下文将更详细地描述的。
如图所示，双晶体管结构600包括第一TFT 601A和第二TFT 601B。第一TFT 601A可以类似于第一TFT 401A(图4J)。然而，第一TFT 601A不包括次级GI层，因此可以省略操作555。
第二TFT 601B可以类似于第二TFT 401B(图4J)。然而，第二金属氧化物层204B设置在ILD层210之上，因此在操作560之后执行操作550。此外，第二源极电极212B和第二漏极电极214B与第二金属氧化物层204B直接接触，并且不包括源极电极通孔或漏极电极通孔。
在一些实施方式中，双晶体管结构600进一步包括设置在缓冲层之上的次级缓冲层(未示出)。一种或多种屏蔽金属(未示出)设置在缓冲层之上、位于次级缓冲层内、并且在金属氧化物层204A、204B之一或两者之下。
两个TFT 601A、601B可以串联或并联连接。两个TFT 601A、601B可以接收相同的输入电压信号或不同的电压信号。
在一些实施方式中，缓冲层(未示出)设置在基板102之上和金属氧化物层204A之下。缓冲层包括诸如二氧化硅(SiOx)、氮化硅(SiNx)、多层氮化硅/氧化硅(SiNx/SiOy)、氮氧化硅(SiON)之类的绝缘材料、其他绝缘材料、或它们的组合。
图7示出了根据一个实施方式的双晶体管结构700。方法500还可用于形成双晶体管结构700，如下文将更详细地描述的。
如图所示，双晶体管结构700包括第一TFT 701A和第二TFT 701B。第一TFT 701A类似于第一TFT 401A(图4J)。然而，第一TFT 701A不包括次级GI层，因此可以省略操作555。双晶体管结构700还包括设置在ILD层210之上和钝化层220之下的蚀刻终止层(ESL)710。可以在操作550之后的操作中形成ESL 710。ESL 710的形成可以类似于操作370来执行。ESL 710可包括ILD层210中包括的任何材料。第一源极电极212A和第一漏极电极214A设置在ESL710之上。第一源极电极通孔216A和第一漏极电极通孔218A设置在ESL 710和ILD层210中。
第二TFT 701B类似于第二TFT 401B(图4J)。然而，第二金属氧化物层204B设置在ESL 710之上，因此在操作560之后执行操作550。第二源极电极212B和第二漏极电极214B设置在ESL 710之上。第二源极电极通孔216B和第二漏极电极通孔218B设置在ESL 710中。
在一些实施方式中，缓冲层(未示出)设置在基板102之上和金属氧化物层204A之下。缓冲层包括诸如二氧化硅(SiOx)、氮化硅(SiNx)、多层氮化硅/氧化硅(SiNx/SiOy)、氮氧化硅(SiON)之类的绝缘材料、其他绝缘材料、或它们的组合。
在一些实施方式中，双晶体管结构700进一步包括设置在缓冲层之上的次级缓冲层(未示出)。一种或多种屏蔽金属(未示出)设置在缓冲层之上、位于次级缓冲层内、并且在第二金属氧化物层204A、204B之一或两者之下。
两个TFT 701A、701B可以串联或并联连接。两个TFT 701A、701B可以接收相同的输入电压信号或不同的电压信号。
图8示出了根据一个实施方式的双晶体管结构800。方法300还可用于形成双晶体管结构800，如下文将更详细地描述的。
如图所示，双晶体管结构800包括第一TFT 801A和第二TFT 801B。第一TFT 801A可以类似于TFT 200(图2H)。第二TFT 801B可以类似于TFT200(图2H)。然而，不包括GI层和栅极电极。可以使用方法300形成双晶体管结构800，其中操作310进一步包括沉积第二金属氧化物层204B。
在一些实施方式中，缓冲层(未示出)设置在基板102之上和金属氧化物层204A之下。缓冲层包括诸如二氧化硅(SiOx)、氮化硅(SiNx)、多层氮化硅/氧化硅(SiNx/SiOy)、氮氧化硅(SiON)之类的绝缘材料、其他绝缘材料、或它们的组合。
双晶体管结构800进一步包括设置在基板102之上的缓冲层202。缓冲层202包括诸如二氧化硅(SiOx)、氮化硅(SiNx)、多层氮化硅/氧化硅(SiNx/SiOy)、氮氧化硅(SiON)之类的绝缘材料、其他绝缘材料、或它们的组合。次级缓冲层203设置在缓冲层202之上。次级缓冲层203包括缓冲层202中包括的任何材料。屏蔽金属808B设置在缓冲层202之上、位于次级缓冲层203内、并且在金属氧化物层204B下方。屏蔽金属908B被配置为连接至作为电源(未示出)的栅极线信号以提供跨越TFT 801B的各层的电压。
在一些实施方式中，双晶体管结构800进一步包括设置在缓冲层202之上、位于次级缓冲层203内、并且在第一金属氧化物层204A下方的附加屏蔽金属。
两个TFT 801A、801B可以串联或并联连接。两个TFT 801A、801B可以接收相同的输入电压信号或不同的电压信号。
图9A-9N图示了根据一个实施方式的双晶体管结构900的示意性截面图。图10是根据同一实施方式的形成双晶体管结构900的方法1000的流程图。尽管结合图1、图9A-9N和图10描述了方法操作，但本领域技术人员将理解，被配置为以任何顺序执行方法1000的操作的任何系统都落入本文描述的实施方式的范围内。为了便于说明，将参照图1的腔室100来描述图9A-9N和图10。然而，应当注意，除腔室100之外的ICP-CVD腔室也可以与方法1000结合使用。方法1000可以作为包含指令的计算机可读介质存储至控制器190或可供控制器190访问，当由CPU 191执行所述指令时，使得腔室100执行方法1000。
如图所示，双晶体管结构900包括基板102(图9A)。
方法1000开始于操作1005，其中沉积多晶硅层904A，如图9B所示。在一些实施方式中，多晶硅层904A沉积在基板102之上(或缓冲层202之上，如果存在的话)。可以使用任何期望的方法来沉积多晶硅层904A。操作1005包括诸如通过离子注入用n型或p型掺杂剂(例如，B或N)对多晶硅层904A掺杂。
在操作1010处，沉积第一GI层206，如图9C所示。在一些实施方式中，第一GI层沉积在多晶硅层904A的至少一部分之上。可以类似于操作340来执行操作1010。
在操作1020处，形成第一栅极电极208A和屏蔽金属908B，如图9D所示。在一些实施方式中，第一栅极电极208A和屏蔽金属908B形成在第一GI层206之上。第一栅极电极208A形成在多晶硅层904A上方。在一些实施方式中，在第一子操作中沉积金属层，并且在第二子操作中去除金属层的一个或多个残余部分以形成第一栅极电极208A和屏蔽金属908B。可以类似于操作350来执行操作1020。
在操作1025处，形成次级ILD层910，如图9E所示。在一些实施方式中，次级ILD层910形成在第一栅极电极208A和屏蔽金属908B之上。次级ILD层910包括ILD层210的任何材料。可以类似于操作370来执行操作1025。
作为序列1030的结果，在次级ILD层910中形成次级源极电极912A、次级漏极电极914A、次级源极电极通孔916A和次级漏极电极通孔918A，如图9F所示。序列1030可包括本领域中使用的形成栅极和漏极电极结构的任何常规方法。在一些实施方式中，在第一操作中，蚀刻次级ILD层910的一些部分，使得暴露出多晶硅层904A的一部分。在第二操作中，用导电材料填充次级ILD层910的一些部分，以形成次级源极电极912A、次级漏极电极914A、次级源极电极通孔916A和次级漏极电极通孔918A。次级源极电极912A、次级漏极电极914A、次级源极电极通孔916A和次级漏极电极通孔918A包括第一源极电极212A、第一漏极电极214A、第一源极电极通孔216A和第一漏极电极通孔218A中包括的任何材料。可以类似于序列380来执行序列1030。
在操作1035处，形成次级缓冲层203，如图9G所示。在一些实施方式中，次级缓冲层203沉积在次级源极电极912A、次级漏极电极914A、次级源极电极通孔916A和次级漏极电极通孔918A之上。可以使用HDP-CVD或使用CCP的CVD工艺来沉积次级缓冲层203。
在操作1040处，形成第二金属氧化物层204B，如图9H所示。在一些实施方式中，第二金属氧化物层204B形成在次级缓冲层203之上。可以类似于操作510来执行操作1040。
在操作1050处，沉积次级GI层406，如图9I所示。次级GI层406沉积在第二金属氧化物层204B之上。次级GI层406与第二金属氧化物层204B直接接触。可以类似于操作555来执行操作1050。
在操作1060处，形成第二栅极电极208B，如图9J所示。在一些实施方式中，第二栅极电极208B形成在次级GI层406之上。第二栅极电极208B形成在第二金属氧化物层204B上方。可以类似于操作350来执行操作1060。
在操作1065处，蚀刻次级GI层406的一个或多个残余部分406*(图9J)，如图9K所示。在一些实施方式中，第二栅极电极208B充当掩模以将次级GI层406蚀刻成期望的尺寸和形状。可以类似于操作360来执行操作1065。
在操作1070处，形成ILD层210，如图9L所示。在一些实施方式中，ILD层210形成在第二栅极电极208B和金属氧化物层206B之上。可以类似于操作370来执行操作1070。
作为序列1075的结果，在ILD层210中形成源极电极212A、212B、漏极电极214A、214B、源极电极通孔216A、216B和漏极电极通孔218A、218B，如图9M所示。序列1075可包括本领域中使用的形成栅极和漏极电极结构的任何常规方法。第一源极电极通孔216A和第一漏极电极通孔218A分别与次级源极电极912A和次级漏极电极914A电接触。可以类似于序列380来执行序列1075。
在操作1080处，形成钝化层220，如图9N所示。在一些实施方式中，钝化层220沉积在ILD层210、源极电极212A、212B和漏极电极214A、214B之上。可以类似于操作390来执行操作1080。因此，以双晶体管结构400形成第一TFT(或者称为多晶硅TFT)901A和第二TFT(或者称为金属氧化物(MOx)TFT)901B。
在一些实施方式中，屏蔽金属908B形成在次级ILD层910之上。在这些实施方式中，操作1020被分成两个子操作，并且在操作1025之后执行形成屏蔽金属908B的子操作。
在一些实施方式中，不执行序列1030，因此未形成次级源极电极、次级源极电极通孔、次级漏极电极和次级漏极电极通孔。在这些实施方式中，第一源极电极通孔216A和第一漏极电极通孔216A进一步设置在次级ILD层910和次级缓冲层203中。因此，第一源极电极通孔216A和第一漏极电极通孔218A与多晶硅层904A直接电接触。
在一些实施方式中，多晶硅层904是p型掺杂的(例如，用B)并且金属氧化物层204B是n型掺杂的(例如，用N)。
两个TFT 901A、901B可以串联或并联连接。两个TFT 901A、901B可以接收相同的输入电压信号或不同的电压信号。
图11示出了根据一个实施方式的双晶体管结构1100。方法300还可用于形成双晶体管结构1100，如下文将更详细地描述的。
如图所示，双晶体管结构1100包括第一TFT 1101A和第二TFT 1101B。第一TFT1101A可以类似于TFT 200(图2I)。然而，代替第一金属层，而是包括多晶硅层904A。因此，操作310仅形成第二金属氧化物层904B。操作1005也被包括在内。第二TFT 1101B类似于TFT200(图2I)。双晶体管结构1100进一步包括设置在基板102之上和ILD层210之下的缓冲层202。双晶体管结构1100进一步包括屏蔽金属908B。屏蔽金属908B设置在基板102之上、位于缓冲层202内、并且在金属氧化物层904B下方。GI层206A不会增加GI层206A下方的多晶硅层904A的迁移率。
在一些实施方式中，在操作360中蚀刻GI层206，使得GI层存在于多晶硅层904A的整个表面904S之上和金属氧化物层204B之上。
在一些实施方式中，GI层206未被蚀刻，因此GI层206作为一层设置在多晶硅层904A和金属氧化物层204B之上。
两个TFT 1101A、1101B可以串联或并联连接。两个TFT 1101A、1101B可以接收相同的输入电压信号或不同的电压信号。
上述双晶体管结构(例如，双晶体管结构400、600、700、800、900、1100)的每一者中的两个TFT用作液晶显示器(LCD)或有机发光二极管(OLED)显示器像素电路、或用于面板中栅极驱动器(GIP)电路中。例如，双晶体管结构中的每个TFT可以用作OLED像素电路中的开关或驱动TFT。每个双晶体管结构包括具有比第二TFT(例如，TFT 401B、601B、701B、801B、901A、1101A)迁移率更高的第一TFT(例如，TFT 401A、601A、701A、801A、901B、1101B)的TFT。由于GI层沉积在第一TFT中的金属氧化物层之上，并且通过HDP-CVD来沉积GI层，因此第一TFT具有比第二TFT更高的迁移率。与金属氧化物层直接接触的GI层(通过HDP-CVD沉积的GI层)增加了下面的金属氧化物层的迁移率，这在上面方法300的讨论中进行了详细描述。根据一个实施方式，第一TFT具有大于约30cm2/Vs的迁移率，第二TFT具有小于约30cm2/V s的迁移率。
在上述方法300、500、1000的任一者中，可包括一个或多个可选操作。任选地，可以对所披露的任何金属氧化物层进行预处理。预处理包括在约25℃至约400℃的温度下流入气体达约1秒至约600秒的时间段，其中所述气体包括流率为约0.40sccm/cm2至约0.60sccm/cm2一氧化二氮(N2O)、所述气体包括流率为约0sccm/cm2(即，无Ar共流)至约0.60sccm/cm2的氩气(Ar)，腔室压力在约1mTorr至约300mTorr的压力下。在一个示例中，预处理包括：在约50℃至约300℃的温度下使包括流率为约0.40sccm/cm2至约0.60sccm/cm2的一氧化二氮(N2O)和流率为约0sccm/cm2(即，无Ar共流)至约0.60sccm/cm2的氩气(Ar)的气体流入达约1秒至约45秒的时间段，腔室压力在约10mTorr至约150mTorr的压力下。在一些实施方式中，二氧化氮(NO2)、氖气(Ne)、氦气(He)或上述气体的混合物也可以共流。预处理可以增加预处理的金属氧化物层的迁移率。预处理可以在静态腔室中执行，或者通过动态腔室(诸如上述腔室100)中的线性源执行。
任选地，可以在本文披露的任何金属氧化物层之上沉积种晶层。种晶层沉积在金属氧化物层的至少一部分之上。种晶层提高了沉积在其上的层(例如，GI层)的粘附力。种晶层可具有约1nm至约100nm的厚度。种晶层的沉积可包括使用CCP的CVD工艺。例如，种晶层的沉积可包括使用CCP的CVD工艺，随后在界面种晶层之上沉积GI层，并且通过HDP-CVD工艺沉积GI层。由于种晶层较薄，因此种晶层下方的金属氧化物层仍受HDP-CVD工艺影响，金属氧化物层的迁移率被有利地提高。在上述任一实施方式中，还可以去除种晶GI层的一个或多个残余部分。
金属氧化物层的形成、金属氧化物层的可选预处理、种晶层的可选沉积和GI层的沉积(以下统称为MO/GI操作)可以在单个腔室(例如，腔室100)中进行而没有真空破坏。在另一实施方式中，MO/GI操作可以在具有多个腔室的集成系统中执行而不破坏真空，并且每个MO/GI操作可以在任一腔室中执行。或者，MO/GI操作中的任何操作可以在任意数量的腔室中执行，其中在MO/GI操作之间可包括真空破坏。
在一个示例中，在第一腔室中执行金属氧化物层的形成，在真空下将基板传输至第二腔室，并且在第二腔室中沉积GI层。在另一示例中，在第一腔室中执行金属氧化物层的形成，在具有真空破坏的情况下将基板传输至第二腔室，并且在第二腔室中沉积GI层。
如上所述，提供了形成TFT的方法和形成双晶体管结构的方法。这些方法包括沉积一个或多个金属氧化物层和/或多晶硅层。使用HDP-CVD工艺在一个或多个金属氧化物层之上沉积GI层。
使用HDP-CVD沉积GI层导致其上沉积的金属氧化物层和/或多晶硅层的迁移率出乎意料地增大。根据GI层是通过HDP-CVD还是使用CCP的CVD工艺沉积，GI层的选择性放置产生对下面层的迁移率控制。沉积GI层允许在层沉积之后控制下面层的迁移率；也就是说，除了在沉积期间，可以在沉积之后增大迁移率。
虽然上文针对本公开内容的示例，但是在不背离本公开内容的基本范围的情况下，可以设计出本公开内容的其他和进一步的示例，并且本公开内容的范围由所附权利要求书确定。

Claims (20)

1.一种形成薄膜晶体管的方法，包括：
在基板的第一部分之上形成金属氧化物层；
在所述金属氧化物层之上沉积栅极绝缘(GI)层，形成所述GI层包括通过使用电感耦合等离子体(ICP)的高密度等离子体化学气相沉积(HDP-CVD)工艺来沉积含硅层，所述HDP-CVD工艺具有：
约2.3W/cm2至约5.3W/cm2的ICP功率密度；和
约2MHz至约13.56MHz的ICP频率；
在所述GI层之上形成栅极电极；和
蚀刻所述GI层的一个或多个残余部分。
2.根据权利要求1所述的方法，进一步包括：
在沉积所述GI层之前，预处理所述金属氧化物层，其中预处理所述金属氧化物层包括将所述金属氧化物层暴露于预处理ICP。
3.根据权利要求2所述的方法，其中所述预处理ICP由一氧化二氮(N2O)、氩(Ar)、或它们的组合形成。
4.根据权利要求1所述的方法，进一步包括：
在所述GI层之上沉积主体GI层，其中沉积所述主体GI层包括使用电容耦合等离子体(CCP)的化学气相沉积(CVD)工艺。
5.根据权利要求1所述的方法，进一步包括：
在沉积所述GI层之前，在所述金属氧化物层之上沉积种晶层，沉积所述种晶层包括使用CCP的CVD工艺，所述种晶层具有小于约100nm的厚度。
6.根据权利要求1所述的方法，其中沉积所述GI层包括将所述基板加热至约70℃至约350℃的温度。
7.根据权利要求1所述的方法，进一步包括：
在所述栅极电极之上形成层间介电(ILD)层；
在所述ILD层中形成源极电极、源极电极通孔、漏极电极和漏极电极通孔；和
在所述源极电极、所述漏极电极和所述ILD层之上形成钝化层。
8.根据权利要求1所述的方法，进一步包括：
在所述基板的第二部分之上形成多晶硅层或附加的金属氧化物层。
9.一种形成薄膜晶体管装置的方法，包括：
在基板的第一部分之上形成第一金属氧化物层，所述基板的所述第一部分对应于第一薄膜晶体管(TFT)；
在所述基板的所述第一部分之上沉积与所述第一金属氧化物层接触的所述第一TFT的界面栅极绝缘(GI)层；
在所述基板的第二部分之上形成下侧层，所述基板的所述第二部分对应于第二TFT，并且所述下侧层接触所述第二TFT的第二金属氧化物层的底表面，形成所述界面GI层和所述下侧层包括：
在所述第一部分和所述第二部分之上沉积第一含硅层，通过使用电感耦合等离子体(ICP)的高密度等离子体化学气相沉积(HDP-CVD)工艺来沉积所述第一含硅层，所述HDP-CVD工艺具有：
约5.3W/cm2的ICP功率密度；和
约2MHz至约13.56MHz的ICP频率；
形成所述第二TFT的所述第二金属氧化物层，使所述底表面与所述下侧层接触；
沉积与所述界面GI层接触的所述第一TFT的主体GI层，并形成与所述第二金属氧化物层的顶表面接触的所述第二TFT的GI层，形成所述主体GI层和所述GI层包括通过使用电容耦合等离子体(CCP)的化学沉积工艺(CVD)在所述第一部分和所述第二部分之上沉积第二含硅层；
在所述第一部分之上形成所述第一TFT的第一栅极电极并且在所述第二部分之上形成所述第二TFT的第二栅极电极；
从所述第一部分和所述第二部分移除所述第二含硅层的一个或多个残余部分，以形成所述第一TFT的所述界面GI层、所述第一TFT的所述主体GI层、所述第二TFT的所述GI层和所述第二TFT的所述下侧层；和
在所述基板之上形成层间介电(ILD)层。
10.根据权利要求9所述的方法，其中在同一操作中包括沉积所述界面GI层和形成所述下侧层。
11.根据权利要求9所述的方法，其中所述第一栅极电极和所述第二栅极电极包括钼(Mo)、铬(Cr)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)或它们的合金。
12.根据权利要求9所述的方法，其中所述主体GI层包括氧化硅(SixOy)并且所述第一金属氧化物层包括In-Ga-Zn-O。
13.根据权利要求9所述的方法，其中所述主体GI层比所述界面GI层具有更高原子百分比的铟(In)原子。
14.一种形成薄膜晶体管装置的方法，包括：
在基板的第一部分之上形成多晶硅层，所述基板的所述第一部分对应于多晶硅薄膜晶体管(TFT)；
在所述第一部分的所述多晶硅层之上和所述基板的第二部分之上沉积第一栅极绝缘(GI)层，所述基板的所述第二部分对应于金属氧化物(MOx)TFT；
在所述多晶硅TFT的所述第一GI层之上形成第一栅极电极，并且形成所述MOx TFT的屏蔽金属；
在所述第一GI层、所述第一栅极电极和所述屏蔽金属之上形成第一层间介电(ILD)层；
在所述基板的所述第二部分的所述第一ILD层之上形成所述MOx TFT的金属氧化物层；
在所述金属氧化物层上形成第二GI层，形成所述第二GI层包括通过使用电感耦合等离子体(ICP)的高密度等离子体化学气相沉积(HDP-CVD)工艺来沉积含硅层，所述HDP-CVD工艺具有：
约2.3W/cm2至约5.3W/cm2的ICP功率密度；和
约2MHz至约13.56MHz的ICP频率；
在所述第二GI层之上形成第二栅极电极；和
在所述第一ILD层、所述金属氧化物层和所述第二栅极电极之上形成第二ILD层。
15.根据权利要求14所述的方法，其中所述屏蔽金属包括钼(Mo)、铬(Cr)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)或它们的合金。
16.根据权利要求14所述的方法，其中形成所述第一ILD层包括HDP-CVD工艺。
17.根据权利要求14所述的方法，进一步包括在所述第二ILD层之上形成钝化层。
18.根据权利要求14所述的方法，进一步包括在所述第一ILD层之上形成缓冲层。
19.根据权利要求14所述的方法，其中所述MOx TFT具有大于30cm2/Vs的迁移率。
20.根据权利要求14所述的方法，其中沉积所述第一GI层包括所述HDP-CVD工艺。
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