TWI639211B - 間隔件結構及其製造方法 - Google Patents

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鄭光茗
劉思賢
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台灣積體電路製造股份有限公司
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Abstract

提供一種間隔件結構以及一種其之成形加工方法。第一及第二導電結構係形成於一基板上方。係形成一第一圖案化介電層，以覆蓋該第一導電結構以及暴露出該第二導電結構。係形成一第二介電層，以覆蓋該第一圖案化介電層以及該第二導電結構的一上表面及側壁。係移除放置於該第一導電結構的一上表面以及該第二導電結構的該上表面上方之該第二介電層。放置於該第一導電結構的該等側壁上之該第一圖案化介電層以及該第二介電層係形成一第一間隔件結構，以及放置於該第二導電結構的該等側壁上的該第二介電層係形成一第二間隔件結構。該第一間隔件結構的一寬度大於該第二間隔件結構的一寬度。

Description

間隔件結構及其製造方法
本揭露係關於一種間隔件結構以及一種其之成形加工方法。
間隔件係形成在金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)裝置的閘電極旁邊的介電結構。除了保護閘電極，間隔件也用以允許源極/汲極區及/或輕摻雜汲極(lightly doped drain，LDD)的形成。 在MOSFET裝置中，漏電流必須減少以節省功率消耗。MOSFET裝置中的一漏電源係閘極誘導之汲極漏電(gate-induced drain leakage，GIDL)，其係由在與閘電極重疊之汲極區表面的缺陷輔助能帶間穿隧所造成。GIDL對許多因子敏感，諸如閘介電體厚度、汲極區之摻雜物濃度、所施加閘極電壓，以及間隔件寬度。除了GIDL之外，熱載體也對間隔件寬度敏感。隨著積體電路的複雜性與應用增加，對於抑制漏電流以及不同MOSFET裝置間之熱載體有更多的挑戰。
在一種例示性態樣中，提供了一種用於製造間隔件結構之方法。該方法包括下列操作。接收一基板。形成一第一導電結構以及一第二導電結構於該基板上方。形成一第一圖案化介電層，以覆蓋該第一導電結構以及暴露出該第二導電結構。形成一第二介電層，以覆蓋該第一圖案化介電層以及該第二導電結構的一上表面及側壁。移除放置於該第一導電結構的一上表面以及該第二導電結構的該上表面上方之該第二介電層。放置於該第一導電結構的該等側壁上之該第一圖案化介電層以及該第二介電層係形成一第一間隔件結構，以及放置於該第二導電結構的該等側壁上的該第二介電層係形成一第二間隔件結構。該第一間隔件結構在寬度上大於該第二間隔件結構。 在另一種例示性態樣中，提供了一種用於製造間隔件結構之方法。該方法包括下列操作。提供一基板。放置一第一閘極結構以及一第二閘極結構於該基板上方。形成一第一介電層，以覆蓋該第一閘極結構以及該第二閘極結構。形成一遮罩層，以阻擋於該第一閘極結構上方的該第一介電層以及暴露出於該第二閘極結構上方的該第一介電層。蝕刻該遮罩層所暴露的該第一介電層，以暴露出該第二閘極結構。移除該遮罩層。形成一第二介電層，以覆蓋於該第一閘極結構上方的該第一介電層以及該第二閘極結構。在沒有遮罩層下，蝕刻於該第一閘極結構的一上表面以及該第二閘極結構的一上表面上方之該第二介電層。 在又另一態樣中，提供了一種間隔件結構。該間隔件結構包括一基板、一第一導電結構、一第一間隔件結構、一第二導電結構、以及一第二間隔件結構。該第一導電結構係放置於該基板上方。該第一間隔件結構係放置於該第一導電結構的側壁上。該第二導電結構係放置於該基板上方。該第二間隔件結構係放置於該第二導電結構的側壁上。該第一間隔件結構包含比該第二間隔件結構還多的介電層堆疊在一側向方向上，以及該第一間隔件結構在寬度上大於該第二間隔件結構。
下列揭露提供許多用於實施所提供標的之不同特徵的不同實施例、或實例。為了簡化本揭露，於下描述元件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成一第一特徵於一第二特徵上方或上可包括其中該第一及第二特徵係經形成為直接接觸之實施例，以及也可包括其中額外特徵可形成在該第一與第二特徵之間而使得該第一及第二特徵不可直接接觸之實施例。此外，本揭露可重複參考編號及/或字母於各種實例中。此重複係為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。 再者，空間相關詞彙，諸如“於...之下(beneath)”、“下面(below)”、“下(lower)”、“上面(above)”、“上(upper)”、"於...上(on)"和類似詞彙，可能是為了使說明書便於描述如圖式繪示的一個元件或特徵與另一個（或多個）元件或特徵的相對關係而使用於本文中。除了圖式中所畫的方位外，這些空間相對詞彙也意圖用來涵蓋裝置在使用中或操作時的不同方位。該設備可以其他方式定向(旋轉90度或於其它方位)，據此在本文中所使用的這些空間相關說明符可以類似方式加以解釋。 如本文中所使用者，辭彚諸如"第一"、"第二"以及"第三"係描述各種元件、組件、區、層及/或區段，但這些元件、組件、區、層及/或區段應不限於這些辭彚。這些辭彚可僅用於將一個元件、組件、區、層或區段與另一個元件、組件、區、層或區段區別。除非內文中明確指出，否則當於本文中使用辭彚諸如"第一"、"第二"以及"第三"時，不意味順序或次序。 在本揭露中，具有不同間隔件寬度的間隔件結構係藉由堆疊不同數目的介電層而成形加工。該等間隔件結構的一者係自在一側向方向上較多的介電層形成，而該等間隔件結構的另一者係自較少介電層形成。在一些實施例中，該等間隔件結構的一者係藉由在一側向方向上堆疊兩個介電層形成，而該等間隔件結構的另一者係自一個介電層形成。本揭露之間隔件結構係自對準、較不複雜且可與標準積體電路成形加工相容。該具有不同寬度的間隔件結構係用來作為裝置的側間隔件以滿足在不同應用中的多元需求或規格。 圖1係根據本揭露的一些實施例繪示一用於製造間隔件結構之方法的流程圖。方法100開始於操作110，係於其中接收一基板。然後，方法100接著為操作120，係於其中形成一第一導電結構以及一第二導電結構於該基板上方。接下來，方法100接著為操作130，係於其中形成一第一圖案化介電層覆蓋該第一導電結構以及暴露出該第二導電結構。方法100繼續為操作140，係於其中形成一第二介電質覆蓋該第一圖案化介電層以及該第二導電結構的一上表面及側壁。之後，方法100接著為操作150，係於其中移除放置於該第一導電結構的一上表面以及該第二導電結構的該上表面上方之該第二介電層。放置於該第一導電結構的該等側壁上的該第一圖案化介電層以及該第二介電層係形成一第一間隔件結構。此外，放置於該第二導電結構的該等側壁上的該第二介電層係形成一第二間隔件結構。再者，該第一間隔件結構在寬度上大於該第二間隔件結構。 方法100僅為一實例，且不意圖限制本揭露超出申請專利範圍所明確記載者。額外操作可在方法100之前、期間或之後提供，且為了該方法的額外實施例可將所述的一些操作置換、排除、或搬動。 圖2A、2B、2C、2D、2E、以及2F係根據本揭露的一些實施例在製造間隔件結構的各種操作的一者的剖面圖。如圖2A中所繪示以及圖1中之操作110，方法100開始於操作110，係於其中接收一基板10。基板10包括一晶圓，該晶圓係待於其上方形成裝置諸如半導體裝置或其他裝置的一晶圓。在一些實施例中，基板10包括一半導體基板，諸如一主體半導體基板。該主體半導體基板包括一元素半導體，諸如矽或鍺；一化合物半導體，諸如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、或砷化銦；或其組合。在一些實施例中，基板10包括一多層半導體，諸如一絕緣體上矽(silicon-on-insulator，SOI)基板，其包括一底部半導體層、一埋藏氧化物層(buried oxide layer，BOX)以及一頂部半導體層。 如圖2A中所繪示及圖1中之操作120，方法100接著為操作120，係於其中形成一第一導電結構22以及一第二導電結構24於基板10上方。在一些實施例中，第一導電結構22以及第二導電結構24係電晶體裝置的閘極結構，諸如MOSFET裝置的閘極結構；或記憶體單元的閘極結構，諸如靜態隨機存取記憶體(static random access memory，SRAM))單元的閘極結構或多次性可程式化(multi-time programmable，MTP)單元的閘極結構。第一導電結構22以及第二導電結構24可稱作一第一閘極結構以及一第二閘極結構。 在一些實施例中，第一導電結構22以及第二導電結構24係由半導體材料諸如經摻雜多晶矽所形成。在一些其它實施例中，第一導電結構22以及第二導電結構24的材料可以是金屬、合金、或任何其他合適的導電材料。第一導電結構22以及第二導電結構24可以是單層結構或多層結構。第一導電結構12以及第二導電結構14在大小上，諸如在寬度上、在長度上、及/或在高度上可以是相等或不同。在一些實施例中，閘極介電層12可形成於第一導電結構22與基板10之間以及於第二導電結構24與基板10之間。閘極介電層12可包括介電材料諸如氧化矽、或任何其它具有合適介電常數之合適介電材料。再者，閘極介電層12可隨同第一導電結構22以及第二導電結構24被圖案化。在一些實施例中，帽蓋層(未顯示)諸如保護層及/或自對準矽化物層係形成於第一導電結構22的一上表面22U以及第二導電結構24的一上表面24U上方。 如圖1中之操作130所繪示，方法100接著為操作130，係於其中形成一第一圖案化介電層覆蓋該第一導電結構以及暴露出該第二導電結構。在一些實施例中，係如下形成第一圖案化介電層。如圖2B中所繪示，係形成一介電層30，覆蓋第一導電結構22的上表面22U以及側壁22S以及第二導電結構24的上表面24U以及側壁24S。在一些實施例中，介電層30係藉由沉積諸如但不限於化學氣相沉積(chemical vapor deposition，CVD)形成。在一些實施例中，介電層30係一單層結構，其可由一介電材料諸如氧化矽、氮化矽、或其他合適的介電或絕緣材料所形成。在一些實施例中，介電層30係一多層結構，其包括複數個介電膜。例如，多層介電層包括氧化矽-氮化矽(silicon oxide-silicon nitride，ON)介電層、氧化矽-氮化矽-氧化矽(silicon oxide-silicon nitride-silicon oxide，ONO)介電層、或任何其它合適的介電膜堆疊體。在一些實施例中，介電層30係一襯墊介電層，其可與第一導電結構22的上表面22U以及側壁22S以及第二導電結構24的上表面24U以及側壁24S是實質上共形，但不限於此。介電層30的厚度可基於所欲間隔件寬度的要求修改。 如圖2C中所繪示，放置於上表面22U上方的介電層30以及放置於第一導電結構22的側壁22S上的介電層30被一遮罩層14，如一光阻層或一硬遮罩層阻擋。 如圖2D中所繪示，遮罩層14所暴露的介電層30被移除，得到一第一圖案化介電層32。在一些實施例中，介電層30係藉由蝕刻諸如乾式蝕刻及/或濕式蝕刻移除。然後，移除遮罩層14。 如圖2E中所繪示及圖1中之操作140，方法100接著為操作140，係於其中形成一第二介電層34覆蓋第一圖案化介電層32以及第二導電結構24的上表面24U以及側壁24S。在一些實施例中，第二介電層34係藉由沉積諸如但不限於CVD形成。在一些實施例中，第二介電層34的材料係不同於介電層30。舉例來說，第二介電層34係由氮化矽所形成。在一些其它實施例中，第二介電層34的材料可包括氧化矽或任何其它合適的介電材料。 如圖2F中所繪示及圖1中之操作150，方法100繼續為操作150，係於其中移除放置於第一導電結構22的上表面22U以及第二導電結構24的上表面24U上方之第二介電層34。由於靠近第一導電結構22的側壁22S以及第二導電結構24的側壁24S之第二介電層34的厚度係大於靠近第一導電結構22的上表面22U、第二導電結構24的上表面24U、以及基板10的表面之第二介電層34的厚度，第二介電層34可藉由蝕刻圖案化而不需一遮罩層。在一些實施例中，放置於第一導電結構22的上表面22U以及第二導電結構24的上表面24U上方之第二介電層34係藉由一非等向性蝕刻諸如一乾式蝕刻移除。因此，於第一導電結構22的側壁22S上以及於第二導電結構24的側壁24S上留下的第二介電層34係具有一實質上弧形結構(也稱作一D形結構)。蝕刻第二介電層34之後，第二介電層34所暴露的第一圖案化介電層32係藉由乾式蝕刻或濕式蝕刻移除，得到一L形結構。 據此，在一側向方向L(如由一雙箭頭所指出者)上堆疊且放置於第一導電結構22的側壁22S上之第一圖案化介電層32以及第二介電層34係形成一第一間隔件結構36。再者，放置於第二導電結構24的側壁24S上的第二介電層34係形成一第二間隔件結構38。第一間隔件結構36在寬度上大於第二間隔件結構38。具體地，在側向方向L上，第一間隔件結構36的寬度W1大於第二間隔件結構24的寬度W2。在一些實施例中，放置於第一導電結構22的兩個相對側上的該等第一間隔件結構36係在寬度上相等。放置於第二導電結構24的兩個相對側上的該等第二間隔件結構38係在寬度上相等。 具有一較寬間隔件寬度W1的第一導電結構22以及具有一較窄間隔件寬度W2的第二導電結構24係形成於相同積體電路中，且可被施加至具有不同要求、規格及/或功能性的不同裝置。例如，具有較寬間隔件寬度W1的第一導電結構22以及具有較窄間隔件寬度W2的第二導電結構24可分別用來作為高壓MOSFET裝置的閘極結構以及低壓MOSFET裝置的閘極結構、具有較大尺寸之SRAM或MTP單元的閘極結構以及具有較小尺寸之SRAM或MTP單元的閘極結構、或具有不同要求、規格及/或功能性的不同裝置。在一些實施例中，具有較寬間隔件寬度W1的第一導電結構22係施加至具有較大間距的相鄰閘極結構，而具有較窄間隔件寬度W2的第二導電結構24係施加至具有較小間距的相鄰閘極結構。 本揭露之結構及製造方法不限於上述實施例，且可具有其他不同實施例。為簡化說明以及方便本揭露實施例之各者間之比較，在下列實施例之各者中的完全相同組件係以完全相同編號標出。為了使得更容易地比較實施例之間的差異，下列說明將詳述不同實施例間的不相似處且完全相同特徵將不贅述。 圖3係根據本揭露的一些替代實施例製造間隔件結構之剖面圖。在這些替代實施例中，放置於第一導電結構22的上表面22U以及第二導電結構24的上表面24U上方之第二介電層34係藉由一等向性蝕刻諸如一濕式蝕刻移除。因此，於第一導電結構22的側壁22S上留下的第二介電層34具有如圖3中所繪示的一實質上L形結構。 據此，在側向方向L上堆疊且放置於第一導電結構22的側壁22S上之第一圖案化介電層32以及第二介電層34都是L形結構且形成第一間隔件結構36。放置於第二導電結構24的側壁24S上的第二介電層34係L形結構且形成第二間隔件結構38。類似地，第一間隔件結構36的寬度W1大於第二間隔件結構24的寬度W2。 圖4A、4B、4C、4D、4E、以及4F係根據本揭露的一些實施例在製造間隔件結構的各種操作的一者的剖面圖。如圖4A中所繪示，第一導電結構22以及第二導電結構24係形成於基板10上方。如圖4B中所繪示，係形成一介電層30，覆蓋第一導電結構22的上表面22U以及側壁22S以及第二導電結構24的上表面24U以及側壁24S。 如圖4C中所繪示，放置於第一導電結構22的上表面22U以及第二導電結構24的上表面24U上方之介電層30被移除，而至少一些放置於第一導電結構22的側壁22S以及第二導電結構24的側壁24S上之介電層30被保留。在一些實施例中，由於靠近第一導電結構22的側壁22S以及第二導電結構24的側壁24S之介電層30的厚度係大於靠近第一導電結構22的上表面22U、第二導電結構24的上表面24U、以及基板10的表面之介電層30的厚度，介電層30可藉由蝕刻移除而不需一遮罩層。舉例來說，放置於第一導電結構22的上表面22U以及第二導電結構24的上表面24U上方之介電層30係藉由一非等向性蝕刻諸如一乾式蝕刻移除，以及於第一導電結構22的側壁22S上以及於第二導電結構24的側壁24S上留下的介電層30係具有一實質上弧形結構。 如圖4D中所繪示，第一導電結構22的上表面22U以及放置於第一導電結構22的側壁22S上的介電層30被一遮罩層14，如一光阻層或一硬遮罩層阻擋，而第二導電結構24被暴露。之後，遮罩層14所暴露的介電層30被移除，得到第一圖案化介電層32，其覆蓋第一導電結構22的側壁22S且曝露出第二導電結構24的側壁24S。然後，移除遮罩層14。 如圖4E中所繪示，係形成一第二介電層34，覆蓋第一圖案化介電層32以及第二導電結構24的上表面24U以及側壁24S。 如圖4F中所繪示，放置於第一導電結構22的上表面22U以及第二導電結構24的上表面24U上方之第二介電層34被移除。由於靠近第一導電結構22的側壁22S以及第二導電結構24的側壁24S之第二介電層34的厚度係大於靠近第一導電結構22的上表面22U、第二導電結構24的上表面24U、以及基板10的表面之第二介電層34的厚度，第二介電層34可藉由蝕刻移除而不需一遮罩層。舉例來說，放置於第一導電結構22的上表面22U以及第二導電結構24的上表面24U上方之第二介電層34係藉由一非等向性蝕刻諸如一乾式蝕刻移除，以及於第一導電結構22的側壁22S上以及於第二導電結構24的側壁24S上留下的第二介電層34係具有一實質上弧形結構。 據此，在側向方向L上堆疊且放置於第一導電結構22的側壁22S上之第一圖案化介電層32以及第二介電層34係形成一第一間隔件結構36。再者，放置於第二導電結構24的側壁24S上的第二介電層34係形成一第二間隔件結構38。第一間隔件結構36的寬度W1大於第二間隔件結構24的寬度W2。 圖5A、5B、5C、5D、以及5E係根據本揭露的一些實施例在製造間隔件結構的各種操作的一者的剖面圖。如圖5A中所繪示，第一導電結構22以及第二導電結構24係形成於基板10上方。在一些實施例中，帽蓋層26諸如保護層及/或自對準矽化物層係形成於第一導電結構22的上表面22U以及第二導電結構24的上表面24U上方。 如圖5B中所繪示，係局部形成一介電層30，覆蓋第一導電結構22的側壁22S以及第二導電結構24的側壁24S。在一些實施例中，第一導電結構22以及第二導電結構24係由多晶矽所形成，且因此可藉由氧化局部形成介電層30，覆蓋第一導電結構22的側壁22S以及第二導電結構24的側壁24S。 如圖5C中所繪示，放置於第一導電結構22的上表面22U上方的帽蓋層26以及放置於第一導電結構22的側壁22S上的介電層30係以一遮罩層14阻擋。然後，遮罩層14所暴露的介電層30被移除，得到第一圖案化介電層32。遮罩層14所暴露的介電層30可藉由非等向性蝕刻或等向性蝕刻而蝕刻。在一些實施例中，放置於第一導電結構22的側壁22S上方的圖案化介電層30具有一實質上I形結構。之後，移除遮罩層14。 如圖5D中所繪示，係形成一第二介電層34，覆蓋第一圖案化介電層32、第一導電結構22、以及第二導電結構24。 如圖5E中所繪示，放置於第一導電結構22的上表面22U以及第二導電結構24的上表面24U上方之第二介電層34被移除。由於靠近第一導電結構22的側壁22S以及第二導電結構24的側壁24S之第二介電層34的厚度係大於靠近第一導電結構22的上表面22U、第二導電結構24的上表面24U、以及基板10的表面之第二介電層34的厚度，第二介電層34可藉由蝕刻移除而不需一遮罩層。舉例來說，放置於第一導電結構22的上表面22U以及第二導電結構24的上表面24U上方之第二介電層34係藉由一非等向性蝕刻諸如一乾式蝕刻移除。因此，於第一導電結構22的側壁22S上以及於第二導電結構24的側壁24S上留下的第二介電層34係具有一實質上弧形結構。 據此，在側向方向L上堆疊且放置於第一導電結構22的側壁22S上之第一圖案化介電層32以及第二介電層34係形成一第一間隔件結構36。再者，放置於第二導電結構24的側壁24S上的第二介電層34係形成一第二間隔件結構38。第一間隔件結構36的寬度W1大於第二間隔件結構24的寬度W2。 在本揭露中，具有兩個不同間隔件寬度的間隔件結構係可以以一個圖案化操作成形加工。類似地，具有三或更多個間隔件寬度的間隔件結構係可以以二或更多個圖案化操作成形加工。例如，本揭露之間隔件結構可包括一第一間隔件結構，自一個介電層形成且具有一第一寬度；一第二間隔件結構，自兩個介電層形成且具有一第二寬度；以及一第三間隔件結構，自三個介電層形成且具有一第三寬度。具有三個不同間隔件寬度的間隔件結構係可以以兩個圖案化操作成形加工，且因此減少製造成本。 在本揭露中，第一間隔件結構包含比第二間隔件結構還多的介電層堆疊在一側向方向上。在一些實施例中，第一間隔件結構包含一第一介電層以及一第二介電層堆疊在側向方向上，以及第二間隔件結構包含該第二介電層。也就是說，一些介電層係被第一間隔件結構以及第二間隔件結構二者所共享，而一些介電層對第一間隔件結構以及第二間隔件結構而言不是共同的。本揭露之間隔件結構係自對準、較不複雜且可與標準積體電路成形加工相容。具有不同間隔件寬度之間隔件結構係用來作為具不同施加電壓的不同半導體裝置(諸如低電壓MOSFET裝置以及高電壓MOSFET裝置)的側壁間隔件。替代地，具有不同間隔件寬度之間隔件結構也可施加至不同裝置，諸如一互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)裝置的一p型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)裝置以及一n型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)裝置、要求多電壓域(multiple voltage domain，VDD)應用之裝置、具不同尺寸的記憶體裝置、或具有不同規格及/或功能性之其他裝置。 具有不同間隔件寬度之間隔件結構也能夠分別地最佳化不同裝置的問題或特性。例如，可個別地修改不同裝置中的熱載體問題以及漏電流諸如閘極誘導之汲極漏電(GIDL)。具有不同間隔件寬度之間隔件結構使得更容易將不同裝置整合一個晶片中而不需抵損性能，且因此可減少製造成本。 在一種例示性態樣中，提供了一種用於製造間隔件結構之方法。該方法包括下列操作。接收一基板。形成一第一導電結構以及一第二導電結構於該基板上方。形成一第一圖案化介電層，以覆蓋該第一導電結構以及暴露出該第二導電結構。形成一第二介電層，以覆蓋該第一圖案化介電層以及該第二導電結構的一上表面及側壁。移除放置於該第一導電結構的一上表面以及該第二導電結構的該上表面上方之該第二介電層。放置於該第一導電結構的該等側壁上之該第一圖案化介電層以及該第二介電層係形成一第一間隔件結構，以及放置於該第二導電結構的該等側壁上的該第二介電層係形成一第二間隔件結構。該第一間隔件結構在寬度上大於該第二間隔件結構。 在另一種例示性態樣中，提供了一種用於製造間隔件結構之方法。該方法包括下列操作。提供一基板。放置一第一閘極結構以及一第二閘極結構於該基板上方。形成一第一介電層，以覆蓋該第一閘極結構以及該第二閘極結構。形成一遮罩層，以阻擋於該第一閘極結構上方的該第一介電層以及暴露出於該第二閘極結構上方的該第一介電層。蝕刻該遮罩層所暴露的該第一介電層，以暴露出該第二閘極結構。移除該遮罩層。形成一第二介電層，以覆蓋於該第一閘極結構上方的該第一介電層以及該第二閘極結構。在沒有遮罩層下，蝕刻於該第一閘極結構的一上表面以及該第二閘極結構的一上表面上方之該第二介電層。 在又另一態樣中，提供了一種間隔件結構。該間隔件結構包括一基板、一第一導電結構、一第一間隔件結構、一第二導電結構、以及一第二間隔件結構。該第一導電結構係放置於該基板上方。該第一間隔件結構係放置於該第一導電結構的側壁上。該第二導電結構係放置於該基板上方。該第二間隔件結構係放置於該第二導電結構的側壁上。該第一間隔件結構包含比該第二間隔件結構還多的介電層堆疊在一側向方向上，以及該第一間隔件結構在寬度上大於該第二間隔件結構。 前面列述了數個實施例的結構以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解他們可輕易地使用本揭露作為用以設計或修改其他製程及結構之基礎以實現本文中所介紹實施例的相同目的及/或達成本文中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等構造不會悖離本揭露之精神及範疇，以及他們可在不悖離本揭露之精神及範疇下做出各種改變、取代、或替代。
100‧‧‧方法
110、120、130、140、150‧‧‧操作
L‧‧‧側向方向
W1、W2‧‧‧寬度
10‧‧‧基板
12‧‧‧閘極介電層/第一導電結構
14‧‧‧遮罩層/第二導電結構
22‧‧‧第一導電結構
24‧‧‧第二導電結構/第二間隔件結構
22U、24U‧‧‧上表面
22S、24S‧‧‧側壁
26‧‧‧帽蓋層
30‧‧‧介電層/圖案化介電層
32‧‧‧第一圖案化介電層
34‧‧‧第二介電層
36‧‧‧第一間隔件結構
38‧‧‧第二間隔件結構
本揭露之態樣將在與隨附圖式一同閱讀下列詳細說明下被最佳理解。請注意為根據業界標準作法，各種結構未依比例繪製。事實上，為了使討論內容清楚，各種結構的尺寸可刻意放大或縮小。 圖1係根據本揭露的一些實施例繪示用於製造間隔件結構之方法的流程圖。 圖2A、2B、2C、2D、2E、以及2F係根據本揭露的一些實施例在製造間隔件結構的各種操作的一者的剖面圖。 圖3係根據本揭露的一些替代實施例製造間隔件結構之剖面圖。 圖4A、4B、4C、4D、4E、以及4F係根據本揭露的一些實施例在製造間隔件結構的各種操作的一者的剖面圖。 圖5A、5B、5C、5D、以及5E係根據本揭露的一些實施例在製造間隔件結構的各種操作的一者的剖面圖。

Claims (8)

  1. 一種用於製造間隔件結構之方法，其包含：形成一第一導電結構以及一第二導電結構於一基板上方；氧化該第一導電結構的一側壁及該第二導電結構的一側壁以分別形成一第一介電層及一第二介電層；在該氧化操作後，形成一遮罩層在該第一導電結構上方，並且當該遮罩層在該第一導電結構上方時，移除該第二介電層；形成一第三介電層覆蓋該第一介電層以及該第二導電結構的一上表面及側壁；以及移除放置於該第一導電結構的一上表面以及該第二導電結構的該上表面上方的該第三介電層，其中在該移除操作後，放置該第一介電層以及該第三介電層於該第一導電結構的該等側壁上，並且形成一第一間隔件結構其中在該第一間隔件結構中，該第一介電層直接與該第三介電層連接，以及該第三介電層直接與該基板的一頂部表面連接，以及其中在該移除操作後，該第三介電層放置於該第二導電結構的該等側壁上，並且形成一第二間隔件結構，以及其中該第一間隔件結構在寬度上大於該第二間隔件結構，以及其中該第一間隔件結構包括延伸一第一高度的該第一介電層以及延伸一第二高度的該第三介電層，其中該第二高度大於該第一高度。
  2. 如請求項1之用於製造間隔件結構之方法，其中該第一導電結構的一上表面以及該第二導電結構的一上表面係以複數個帽蓋層覆蓋，以及其中該等帽蓋層的每一者延伸該第二高度。
  3. 如請求項1之用於製造間隔件結構之方法，其中該第一導電結構以及該第二導電結構係包含閘極結構。
  4. 一種用於製造間隔件結構之方法，其包含：接收一基板，其中一第一閘極結構以及一第二閘極結構係放置於該基板上方，其中該第一閘極結構於其上具有一第一帽蓋結構，其中該第二閘極結構於其上具有一第二帽蓋結構，其中該第一閘極結構係用於具有一第一組維度的一SRAM裝置，以及該第二閘極結構係用於具有一第二組維度的另一SRAM裝置，該第二組維度小於該第一組維度；藉由一氧化製程長出一第一介電層覆蓋該第一閘極結構的一側壁以及該第二閘極結構的一側壁，其中該第一介電層為本質地I形狀；形成一硬遮罩層以阻擋於該第一閘極結構上方的該第一介電層以及暴露出於該第二閘極結構上方的該第一介電層；蝕刻該硬遮罩層所暴露的該第一介電層，以暴露出該第二閘極結構的該側壁；移除該硬遮罩層；形成一第二介電層覆蓋於該第一閘極結構上方的該第一介電層以及該第二閘極結構，以及該第一帽蓋結構及該第二帽蓋結構；以及 在沒有遮罩層下，從該第一閘極結構的該第一帽蓋結構的一上表面以及該第二閘極結構的該第二帽蓋結構的一上表面上方蝕刻該第二介電層，使得該第二介電層在該第二介電層的該蝕刻後連接該第一帽蓋結構及該第二帽蓋結構的每一者的一側壁。
  5. 如請求項4之用於製造間隔件結構之方法，其中該第一介電層以及該第二介電層係由不同介電材料所形成。
  6. 一種間隔件結構，其包含：一基板；一第一導電結構，於該基板上方；一第一間隔件結構，放置於該第一導電結構的側壁上；一第二導電結構，於該基板上方；以及一第二間隔件結構，放置於該第二導電結構的側壁上，其中該第一間隔件結構包含比該第二間隔件結構還多的介電層堆疊在一側向方向上，以及該第一間隔件結構在寬度上大於該第二間隔件結構堆疊在該側向方向上，其中該第二介電層放置於該第一圖案化介電層一側壁，其中該第二間隔件結構包含一第二介電層及該第三介電層。
  7. 如請求項6之間隔件結構，其中該第一間隔件結構包含一第一介電層以及一第二介電層堆疊在該側向方向上，以及第二間隔件結構包含該第二介電層。
  8. 如請求項6之間隔件結構，其中該第一導電結構以及該第二導電結構係包含閘極結構。
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