CN1897229A - 制作半导体元件的方法和选择性蚀刻氮化硅层的方法 - Google Patents

Abstract

一种制作半导体元件的方法，包括于一半导体基底上形成栅极，且该栅极与该半导体基底之间为一栅极氧化层；于该栅极上以及该半导体基底上沉积氧化硅衬垫层；于该氧化硅衬垫层上沉积氮化硅层；以及利用溴化氢/氯气等离子体，各向异性干蚀刻该氮化硅层，直到暴露出该氧化硅衬垫层，以于该栅极的侧壁上形成侧壁子。

Description

制作半导体元件的方法和选择性蚀刻氮化硅层的方法

技术领域

本发明涉及半导体工艺技术，特别是涉及在等离子体干蚀刻过程中使用溴化氢(HBr)及氯气(Cl₂)作为气体等离子体源(plasma source gas)，而能够提高氮化硅对氧化硅的蚀刻选择比的干蚀刻工艺及其应用。根据本发明的优选实施例，等离子体干蚀刻过程中使用溴化氢及氯气作为气体等离子体源，可使氮化硅对氧化硅的蚀刻选择比大于200以上。

背景技术

如该行业者所知，半导体集成电路元件的制造通常需要历经许多道繁复的工艺步骤，例如光刻、等离子体干蚀刻、湿蚀刻、清洗、离子注入以及热处理工艺等等，才能在半导体基底中以及半导体基底上建构出多层精密的集成电路回路，而特别在某些应用中，介电层的蚀刻工艺的控制已扮演越来越为关键的角色，例如在蚀刻栅极氮化硅侧壁子时，如何提高氮化硅膜对薄氧化硅膜的蚀刻选择比，已经成为目前业界研究的重点。

请参阅图1及图2，其绘示的是现有技艺在栅极侧壁上形成氮化硅侧壁子的剖面示意图。如图1所示，先在半导体基底10表面上形成栅极结构12，且在栅极结构12与半导体基底10之间为栅极氧化层14。接着，利用化学气相沉积(chemical vapor deposition，CVD)方法在栅极结构12的顶部以及垂直侧壁上依序沉积氧化硅膜16以及氮化硅膜18，其中氧化硅膜16的厚度约为80-200埃左右，其主要是作为衬垫层(liner)，用以减少氮化硅膜18对半导体基底10的应力(stress)作用。

如图2所示，接下来将已沉积氮化硅膜18的半导体基底10放置在蚀刻机器的密闭反应舱中，并在维持特定压力，例如300-400mTorr的反应舱中通入气体等离子体源，通常为氟烷气体，例如四氟甲烷、三氟甲烷等等，以及氧气，然后再将蚀刻机器的射频(RF)产生器电源开启以点燃等离子体，进行氮化硅膜18的干蚀刻，形成氮化硅侧壁子20。

上述形成栅极侧壁子的方法中，所使用的蚀刻气体，主要为氟烷气体，例如四氟甲烷、三氟甲烷等等，以及氧气，其对氮化硅膜18与对氧化硅膜16的蚀刻速率比，也就是蚀刻选择比偏低，其值通常小于二十，因此在对氮化硅膜18以各向异性蚀刻形成氮化硅侧壁子20时，也会向下蚀穿氧化硅膜16，并且会蚀刻到半导体基底10(虚线表示原来的半导体基底10表面)。

由此可知，现有技艺形成栅极侧壁子的方法使用氟烷气体，例如四氟甲烷、三氟甲烷等等，以及氧气为主要的蚀刻气体，其氮化硅对氧化硅的蚀刻选择比不足，造成现有等离子体干蚀刻工艺不易控制的缺点。

发明内容

本发明的主要目的在提供一种改良的半导体工艺技术，特别是有关于在等离子体干蚀刻过程中使用溴化氢及氯气作为气体等离子体源，而能够提高氮化硅对氧化硅的蚀刻选择比的干蚀刻工艺及其应用。

根据本发明的优选实施例，本发明提供一种制作半导体元件的方法，包括于一半导体基底上形成栅极，且该栅极与该半导体基底之间为一栅极氧化层；于该栅极上以及该半导体基底上沉积氧化硅衬垫层；于该氧化硅衬垫层上沉积氮化硅层；以及利用溴化氢/氯气等离子体，各向异性干蚀刻该氮化硅层，直到暴露出该氧化硅衬垫层，以于该栅极的侧壁上形成侧壁子。

根据本发明的另一优选实施例，本发明提供一种选择性蚀刻氮化硅层的方法，包括提供一半导体基底，其上形成有氧化硅底层；于该氧化硅底层上形成氮化硅层；于该氮化硅层上形成一光致抗蚀剂层，该光致抗蚀剂层具有一开口，暴露出部分的该氮化硅层；以及进行一溴化氢/氯气等离子体干蚀刻工艺，利用该光致抗蚀剂层作为蚀刻屏蔽，经由该开口各向异性蚀刻该氮化硅层，直到该氧化硅底层被暴露出来。

为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。

附图说明

图1及图2绘示的是现有技艺在栅极侧壁上形成氮化硅侧壁子的剖面示意图。

图3及图4绘示的是本发明第一优选实施例使用溴化氢及氯气作为气体等离子体源在栅极侧壁上形成氮化硅侧壁子的剖面示意图。

图5及图6绘示的是本发明第二优选实施例使用溴化氢及氯气作为气体等离子体源在栅极侧壁上形成ONO侧壁子的剖面示意图。

图7至图10说明本发明氮化硅对氧化硅的高蚀刻选择比的干蚀刻工艺在前段的接触洞工艺上的应用。

图11至图15说明本发明氮化硅对氧化硅的高蚀刻选择比的干蚀刻工艺在后段的双镶嵌金属内连线工艺上的应用。

简单符号说明

10   半导体基底        12   栅极结构

14   栅极氧化层        16   氧化硅膜

18   氮化硅膜          20   氮化硅侧壁子

24   氧化硅膜          30   ONO侧壁子

100  半导体基底        102  P型井

104  N型井             106  浅沟绝缘区域

112  NMOS晶体管        114  NMOS晶体管

116  PMOS晶体管        122  接触洞蚀刻停止层

124  USG介电层         126  PSG介电层

128  硬屏蔽层          130  光致抗蚀剂层

132  开口              134  开口

136  接触洞            200  半导体底层

202  下层金属导线      204  氮化硅盖层

206  低介电常数介电层  208  氮化硅硬屏蔽层

210  光致抗蚀剂层      212  开口

224  开口              232  介电层

252  凹陷区域

340  光致抗蚀剂层      342  开口

362  介层洞            364  上层导线沟槽

具体实施方式

本发明涉及一种改良的半导体工艺技术，特别是有关于在等离子体干蚀刻过程中使用溴化氢及氯气作为气体等离子体源，而能够提高氮化硅对氧化硅的蚀刻选择比的干蚀刻工艺及其应用。

以下的优选实施例所描述的蚀刻工艺条件主要是在Lam Research公司所生产的型号为2300系列的蚀刻机器中进行者(Lam 2300系列的蚀刻机器可提供上功率(source power)以及下功率(bias power))。但本发明不应仅被局限于上述型号的蚀刻机器，而是在其它厂牌或同等的蚀刻机器中亦可以实施本发明。

下文中，将氮化硅对氧化硅的蚀刻选择比定义为等离子体对氮化硅的蚀刻率与等离子体对氧化硅的蚀刻率的比值。

请参阅图3及图4，其绘示的是本发明第一优选实施例使用溴化氢及氯气作为气体等离子体源在栅极侧壁上形成氮化硅侧壁子的剖面示意图。如图3所示，先在半导体基底10表面上形成栅极结构12，栅极长度L约为40-100纳米(nanometer)左右，且在栅极结构12与半导体基底10之间为约5-30埃厚的栅极氧化层14。

接着，利用化学气相沉积方法在栅极结构12的顶部以及垂直侧壁上依序沉积氧化硅膜16以及氮化硅膜18，其中氧化硅膜16的厚度约为80-200埃左右。

如图4所示，接下来将已沉积氮化硅膜18的半导体基底10放置在蚀刻机器中，例如Lam Research公司所生产的型号为2300系列或其它相似的蚀刻机器的密闭反应舱中，并在维持特定温度及压力下，例如温度维持在70℃、压力维持在5-200mTorr的反应舱中通入特定流量的气体等离子体源，根据本发明的气体等离子体源主要为溴化氢及氯气气体，可另外加上氧气(不一定需要)，然后再将蚀刻机器的射频产生器电源开启提供上功率以及下功率，以点燃等离子体，进行氮化硅膜18的干蚀刻，形成氮化硅侧壁子20。

根据本发明的第一优选实施例，前述的上功率大于800瓦特(Watt)，而下功率则介于100-200瓦特。此外，前述的反应温度可介于20-150℃，优选为50-100℃，最佳为70℃。

附带一提的是，由于本发明采用的气体等离子体源，包括溴化氢及氯气气体，与现有技艺中所采用的氟烷气体特性上完全不同，因此需要采用较高的上功率(大于800瓦特)，才能达到所要的蚀刻效果。

此外，现有技艺中采用氟烷气体的干蚀刻工艺并不需特别提供下功率条件，这是也因为由于本发明采用溴化氢及氯气气体与现有技艺中所采用的氟烷气体不同所致。

此外，本发明的蚀刻反应适合在稍较高温的状态下进行，这是因为若反应温度太低，例如低于20℃，或者在某些环境中低于30℃，较容易导致通入反应舱中的溴化氢气体凝结，反而不利于蚀刻反应的进行。

根据本发明的第一优选实施例，前述通入反应舱中的气体等离子体源，其中溴化氢气体的流量介于0-1200sccm(standard cubic centimeter perminute)，氯气的流量介于0-1200sccm，氧气的流量介于0-1200sccm。其中氧气的添加主要是帮助提升整体的蚀刻速率，包括对氮化硅膜18的蚀刻速率以及对氧化硅膜16的蚀刻速率都会提升，可视需要而添加。

本发明的主要优点在于以溴化氢及氯气代替现有的氟烷气体作为干蚀刻工艺的气体等离子体源，因此可以明显提高氮化硅对氧化硅的蚀刻选择比至200以上，如此，使得在蚀刻完氮化硅膜18后，利用氧化硅膜16抵挡蚀刻，不会蚀穿氧化硅膜16，直接造成半导体基底10表面的损害。

请参阅图5及图6，其绘示的是本发明第二优选实施例使用溴化氢及氯气作为气体等离子体源在栅极侧壁上形成ONO侧壁子的剖面示意图。如图5所示，同样先在半导体基底10表面上形成栅极结构12，栅极长度L约为40-100纳米左右，且在栅极结构12与半导体基底10之间为约5-30埃厚的栅极氧化层14。

接着，利用化学气相沉积等方法在栅极结构12的顶部以及垂直侧壁上依序沉积氧化硅膜16、氮化硅膜18以及氧化硅膜24，其中氧化硅膜16的厚度约为80-200埃左右，氮化硅膜18的厚度约为100-500埃左右，氧化硅膜24的厚度约为80-500埃左右。

如图6所示，接下来将半导体基底10放置在蚀刻机器中，例如LamResearch公司所生产的型号为2300系列或其它相似的蚀刻机器的密闭反应舱中，并在维持特定温度及压力下，例如温度维持在70℃左右、压力维持在5-200mTorr的反应舱中通入特定流量的气体等离子体源，根据本发明的气体等离子体源主要为溴化氢及氯气气体，可另外加上氧气(不一定需要)，然后再将蚀刻机器的射频产生器电源开启提供上功率以及下功率，以点燃等离子体，进行氮化硅膜18的干蚀刻，形成ONO侧壁子30。

前述的上功率大于800瓦特，而下功率则介于100-200瓦特。前述通入反应舱中的气体等离子体源，其中溴化氢气体的流量介于0-1200sccm，氯气的流量介于0-1200sccm，氧气的流量介于0-1200sccm。在上述工艺条件下，蚀刻氮化硅时的蚀刻速率大致约为每分钟40-60埃左右。

此外，本发明所揭露的特殊干蚀刻配方对于多晶硅以及氧化硅之间同样亦有高蚀刻选择比。

而本发明氮化硅对氧化硅的高蚀刻选择比的干蚀刻工艺除了特别适合应用在栅极侧壁子的工艺之外，亦可以结合应用在其它半导体工艺上，例如前段的接触洞工艺以及后段的双镶嵌金属内连线工艺。

以下，即通过图7至图10说明本发明氮化硅对氧化硅的高蚀刻选择比的干蚀刻工艺在前段的接触洞工艺上的应用，并通过图11至图15说明本发明氮化硅对氧化硅的高蚀刻选择比的干蚀刻工艺在后段的双镶嵌金属内连线工艺上的应用。

请参阅图7至图10，其绘示的是本发明氮化硅对氧化硅的高蚀刻选择比的干蚀刻工艺在前段的接触洞工艺上的应用。首先，如图7所示，在半导体基底100内，例如P型硅基底，已形成有P型井102、N型井104及浅沟绝缘区域106。在半导体基底100上形成有NMOS晶体管112、NMOS晶体管114及PMOS晶体管116，并分别由浅沟绝缘区域106区隔开。

接着，进行化学气相沉积工艺，在NMOS晶体管112、NMOS晶体管114及PMOS晶体管116上覆盖接触洞蚀刻停止层(contact etch stop layer，CESL)122，例如氮化硅层。然后在接触洞蚀刻停止层122上沉积USG介电层124以及PSG介电层126，然后再于PSG介电层126上沉积硬屏蔽层128，例如多晶硅层或者氮化硅层。接着，在硬屏蔽层128上形成一光致抗蚀剂层130，随即利用光刻工艺，在光致抗蚀剂层130中形成定义接触洞位置的开口132。

如图8所示，接着利用光致抗蚀剂层130作为蚀刻屏蔽，经由开口132进行本发明前述的高蚀刻选择比的干蚀刻工艺，包括在维持特定温度及压力下，例如温度维持在70℃左右、压力维持在5-200mTorr的反应舱中通入特定流量的气体等离子体源，主要为溴化氢及氯气气体，可另外加上氧气(不一定需要)，然后将蚀刻机器的射频产生器电源开启提供上功率以及下功率，以点燃等离子体，进行硬屏蔽层128的干蚀刻，于硬屏蔽层128中形成开口134。前述的上功率大于800瓦特，而下功率则介于100-200瓦特。前述通入反应舱中的气体等离子体源，其中溴化氢气体的流量介于0-1200sccm，氯气的流量介于0-1200sccm，氧气的流量介于0-1200sccm。

如图9所示，接着利用硬屏蔽层128作为蚀刻屏蔽，经由开口134蚀刻PSG介电层126、USG介电层124以及接触洞蚀刻停止层122，暴露出栅极或者漏极/源极，形成接触洞136。此干蚀刻步骤可以使用现有的氟烷气体作为干蚀刻工艺的气体等离子体源。最后，如图10所示，再将硬屏蔽层128去除。

请参阅图11至图15，其绘示的是本发明氮化硅对氧化硅的高蚀刻选择比的干蚀刻工艺在后段双镶嵌金属内连线工艺上的应用。由于应用氮化硅对氧化硅的高蚀刻选择比的干蚀刻，因此在进行后段双镶嵌金属内连线工艺时，不需要如传统双镶嵌金属内连线工艺使用到金属硬屏蔽。

首先，如图11所示，在半导体底层200中，例如介电层，形成有下层金属导线202，在下层金属导线202以及半导体底层200上覆盖有氮化硅盖层204，在氮化硅盖层204上沉积有低介电常数介电层206，在低介电常数介电层206上沉积有氮化硅硬屏蔽层208。然后在氮化硅硬屏蔽层208上形成光致抗蚀剂层210，接着利用光刻工艺在光致抗蚀剂层210中形成定义出上层金属导线位置的开口212。

如图12所示，接着利用光致抗蚀剂层210作为蚀刻屏蔽，经由开口212进行本发明前述的高蚀刻选择比的干蚀刻工艺，包括在维持特定温度及压力下，例如温度维持在70℃左右、压力维持在5-200mTorr的反应舱中通入特定流量的气体等离子体源，主要为溴化氢及氯气气体，可另外加上氧气(不一定需要)，然后将蚀刻机器的射频产生器电源开启提供上功率以及下功率，以点燃等离子体，进行硬屏蔽层208的干蚀刻，于硬屏蔽层208中形成开口224。前述的上功率大于800瓦特，而下功率则介于100-200瓦特。前述通入反应舱中的气体等离子体源，其中溴化氢气体的流量介于0-1200sccm，氯气的流量介于0-1200sccm，氧气的流量介于0-1200sccm。

如图13所示，接着沉积介电层232，填满先前形成在硬屏蔽层208中的开口224。然后再一次于介电层232上形成光致抗蚀剂层340，随后利用光刻工艺，在光致抗蚀剂层340中形成定义连结上层金属导线以及下层金属导线202的介层洞的位置的开口342。

如图14所示，接着利用光致抗蚀剂层340作为蚀刻屏蔽，经由开口342蚀刻介电层232以及部分厚度的低介电常数介电层206。然后去除光致抗蚀剂层340以及介电层232，在低介电常数介电层206中形成凹陷区域252。

最后，如图15所示，利用氮化硅硬屏蔽层208最为蚀刻屏蔽，以各向异性干蚀刻方式经由开口224以及凹陷区域252蚀刻低介电常数介电层206，一次形成介层洞362以及上层导线沟槽364。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1、一种制作半导体元件的方法，包括：

于一半导体基底上形成一栅极，且该栅极与该半导体基底之间为一栅极氧化层；

于该栅极上以及该半导体基底上沉积一氧化硅衬垫层；

于该氧化硅衬垫层上沉积一氮化硅层；以及

利用溴化氢/氯气等离子体，各向异性干蚀刻该氮化硅层，直到暴露出该氧化硅衬垫层，以于该栅极的侧壁上形成侧壁子。

2、如权利要求1所述的制作半导体元件的方法，其中该溴化氢/氯气等离子体在温度50-150℃、压力在5-200mTorr、上功率大于800瓦特，而下功率则介于100-200瓦特的条件下形成。

3、如权利要求1所述的制作半导体元件的方法，其中该溴化氢/氯气等离子体中的溴化氢气体的流量介于0-1200sccm，氯气的流量介于0-1200sccm。

4、如权利要求1所述的制作半导体元件的方法，其中该溴化氢/氯气等离子体的形成还包括导入氧气。

5、如权利要求4所述的制作半导体元件的方法，其中该氧气的流量介于0-1200sccm。

6、一种选择性蚀刻氮化硅层的方法，包括：

提供一半导体基底，其上形成有一氧化硅底层；

于该氧化硅底层上形成一氮化硅层；

于该氮化硅层上形成一光致抗蚀剂层，该光致抗蚀剂层具有一开口，暴露出部分的该氮化硅层；以及

进行一溴化氢/氯气等离子体干蚀刻工艺，利用该光致抗蚀剂层作为蚀刻屏蔽，经由该开口各向异性蚀刻该氮化硅层，直到该氧化硅底层被暴露出来。

7、如权利要求6所述的选择性蚀刻氮化硅层的方法，其中该溴化氢/氯气等离子体干蚀刻工艺在温度50-150℃、压力在5-200mTorr、上功率大于800瓦特，而下功率则介于100-200瓦特的条件下进行。

8、如权利要求6所述的选择性蚀刻氮化硅层的方法，其中该溴化氢/氯气等离子体干蚀刻工艺中的溴化氢气体的流量介于0-1200sccm，氯气的流量介于0-1200sccm。

9、如权利要求6所述的选择性蚀刻氮化硅层的方法，其中该溴化氢/氯气等离子体干蚀刻工艺还包括导入氧气。

10、如权利要求9所述的选择性蚀刻氮化硅层的方法，其中该氧气的流量介于0-1200sccm。

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