CN100550316C - 半导体结构的形成方法及半导体结构 - Google Patents

半导体结构的形成方法及半导体结构 Download PDF

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Abstract

本发明提供一种半导体结构的形成方法及半导体结构，包括：提供一半导体基底；形成一介电层于该半导体基底上；通过化学气相沉积法形成一附着层于该介电层上，其中该附着层包括一过渡层形成在该介电层上，且该过渡层至少具有一自该过渡层的底部至顶部逐渐改变的特性；形成一低介电常数介电层于该附着层上，且该低介电常数介电层与该附着层在相同腔室中形成；以及形成一镶嵌开口在该低介电常数介电层中。本发明所述的半导体结构的形成方法及半导体结构，可使低介电常数介电层及其下层之间的附着力获得改善，并因此减少破裂及/或剥离的问题发生。

Description

半导体结构的形成方法及半导体结构
技术领域
本发明是有关于一种集成电路工艺，且特别有关于一种可改善低介电常数(low-k)介电(dielectric)层的附着力(adhesion)的方法。
背景技术
当半导体工业的发展趋势朝向集成电路(IC)需具备更高的性能及功能时，构成集成电路的元件的密度需增加，且元件的尺寸及各元件的间距需缩减。过去，上述的缩减只受到光学光刻技术的限制，然而，当元件需缩小到更小的尺寸时，则产生了新的限制因素，例如，对于两个相邻的导电线路而言，当导体之间的距离减少，则产生的电容值会增加(电容值是绝缘材料的介电常数除以导体间距的函数)。电容值的增加将导致导体间电容耦合的增加、耗能的增加以及电阻电容(RC)时间常数的增加。因此，集成电路性能及功能的改善取决于介电材料的发展，形成介电层的介电材料需具有小于目前常用的氧化硅的介电常数(k)，以有效减少电容值。随着集成电路元件尺寸越来越小，急需可有效降低电容值的超低介电常数(ultra low-k)介电材料。
目前，具有低介电常数的新材料(或称低介电常数介电值)因在半导体晶片中作为绝缘体，已受到广泛的研究。低介电常数材料有助于集成电路中元件的尺寸可进一步降低。于传统的集成电路工艺中，二氧化硅(SiO2)为主要的介电材料，其介电常数约为3.9，而先进的低介电常数介电材料的介电常数约为2.7。空气为具有最低介电常数的物质，其介电常数为1.0，因此，具有低介电常数的多孔性介电质是目前具发展潜力的材料。
然而，多孔性材料在先天上即具有较弱的机械性质。在晶片工艺中，用以平坦化晶圆表面的化学机械研磨工艺(CMP)常使脆弱的材料在此过程中损害。多孔性材料的机械性质与其孔隙率(porosity)有关，一般而言，较高的孔隙率可产生较低的介电常数，却也导致较差的机械性质，通常在后续工艺及/或封装阶段材料发生破裂(cracking)及/或剥离(peeling)。
造成破裂及/或剥离的原因之一是低介电常数介电层与其上层或下层的附着力不佳所造成，此附着力不佳的问题造成低介电常数介电层的用途受限，因此目前急需一种可增加低介电常数介电层的优点，而却减低其机械性质不佳造成的效应的方法。
发明内容
为解决现有技术中的上述问题，本发明提供一种半导体结构的形成方法，包括：提供一半导体基底；形成一介电层于该半导体基底上；通过化学气相沉积法形成一附着层于该介电层上，其中该附着层包括一起始层与一过渡层形成在该介电层上，该起始层形成于该过渡层下，且该过渡层至少具有一自该过渡层的底部至顶部逐渐改变的特性，该特性是该过渡层的组成；形成一低介电常数介电层于该附着层上，且该低介电常数介电层与该附着层在相同腔室中形成，其中该起始层、该过渡层、以及该低介电常数介电层都包括掺杂碳的氧化物；以及形成一镶嵌开口在该低介电常数介电层中。
本发明所述的半导体结构的形成方法，该特性包括碳浓度、氧浓度、硅浓度及其组合。
本发明所述的半导体结构的形成方法，该附着层及该低介电常数介电层是通过等离子增强化学气相沉积法形成。
本发明所述的半导体结构的形成方法，在形成该过渡层之前先形成该起始层，其中，逐渐改变形成该过渡层的工艺条件，使得形成该过渡层的底部的工艺条件与形成该起始层的工艺条件相同，且形成该过渡层的顶部的工艺条件大致上与形成该低介电常数介电层的工艺条件相同。
本发明所述的半导体结构的形成方法，在形成该过渡层期间打开等离子。
本发明另提供一种半导体结构的形成方法，包括：提供一半导体基底；形成一蚀刻停止层于该半导体基底上；通过化学气相沉积法在一腔室中形成一起始层于该蚀刻停止层上；逐渐的改变该起始层的工艺条件，以于该腔室中形成一过渡层在该起始层上，其中在形成该过渡层的工艺中，改变该过渡层的工艺条件以符合形成一低介电常数介电材料的工艺条件；在该腔室中，形成一低介电常数介电层于该过渡层上，其中该起始层、该过渡层、以及该低介电常数介电层都包括掺杂碳的氧化物；以及形成一镶嵌开口在该低介电常数介电层中。
本发明所述的半导体结构的形成方法，该蚀刻停止层在另一腔室中形成。
本发明又提供一种半导体结构，包括：一半导体基底；一介电层，形成在该半导体基底上；一附着层，形成在该介电层上，其中该附着层包括一起始层与一过渡层形成在该介电层上，该起始层形成于该过渡层下，并且该过渡层的组成自该过渡层的底部至顶部逐渐的改变；一低介电常数介电层，形成于该附着层上，其中该起始层、该过渡层、以及该低介电常数介电层都包括掺杂碳的氧化物；以及一双镶嵌开口，形成于该低介电常数介电层中。
本发明所述的半导体结构，该过渡层的顶部的组成与该低介电常数介电层的组成相同。
本发明所述的半导体结构，该过渡层的介电常数大于约2.3。
本发明所述的半导体结构，该低介电常数介电层具有较过渡层高的含碳浓度，该过渡层的含碳浓度自其底部至顶部逐渐增加。
本发明所述的半导体结构的形成方法及半导体结构，可使低介电常数介电层及其下层之间的附着力获得改善，并因此减少破裂及/或剥离的问题发生。
附图说明
图1至图6是绘示根据本发明的实施例的中间阶段工艺的剖面图。
具体实施方式
以下实施例将详细说明本发明的制作方法及运用，本发明提供许多可适用于各种条件的发明概念，然而特定的实施例仅作为说明本发明的特定制作方法及运用，其非用以限定本发明的范围。
本发明的一实施例提供一种形成低介电常数介电层的结构，以下将揭露根据本发明的较佳实施例的中间阶段工艺，并接着说明各种不同的较佳实施例。在本发明的各个实施例中，类似的元件以类似的符号标记。
图1至图6是绘示根据本发明的实施例的中间阶段工艺的剖面图。请参阅图1，导线22形成在介电层20之中及半导体基底上(图中未显示)，半导体基底以硅基底为佳且有半导体元件形成于其上。较佳者，导线22为金属，包括铜、钨、铝、银、金及其合金、化合物或组合。或者，导线22可为其他导电材料，例如掺杂多晶硅。导线22通常与其他元件(图中未显示)连接，例如连接至介层洞(via)或接触插塞(contact plug)，而介电层20可为层间介电层(ILD)或金属间介电层(IMD)。
蚀刻停止层(ESL)24形成于介电层20及导线22上，较佳的，蚀刻停止层24包括如氮化硅的氮化物、如碳化硅(SiC)及掺杂碳的氧化硅的硅-碳基材料、掺杂碳的氧化物以及其组合。蚀刻停止层24以等离子增强化学气相沉积法(PECVD)形成为较佳，或者，亦可使用如高密度等离子化学气相沉积(HDPCVD)、原子层化学气相沉积(ALCVD)及其他类似方法形成。在一实施例中，蚀刻停止层24包括氮化硅或碳化硅，其形成方法是将如硅甲烷(SiH4)及氨(NH3)的气体前驱物导入腔室中，并于其中发生化学反应。蚀刻停止层24的厚度以小于约为佳。
在其他实施例中24为扩散阻障层，其可避免如铜的元素扩散进入后续形成的低介电常数介电层中。在较佳实施例中，薄层24同时作为蚀刻停止层及扩散阻障层。
请参阅图2，接着形成附着层(adhesion layer)26，在一实施例中，附着层26包括起始层261及过渡层262。附着层26的较佳形成方法包括如等离子增强化学气相沉积(PECVD)、高密度等离子化学气相沉积(HDPCVD)、原子层化学气相沉积(ALCVD)及其他类似的化学气相沉积法。蚀刻停止层24与附着层26可使用相同或不同的形成方法，较佳者，附着层26与蚀刻停止层24在不同的腔室中形成，然而，两者亦可在相同腔室中形成。
较佳的，起始层261是作为在附着层26及蚀刻停止层24之间形成良好接触的基底，起始层261以包括碳为较佳，且包括掺杂碳的氧化物为较佳，例如掺杂碳的氧化硅。较佳的，起始层261的介电常数大于约2.7，且其密度大于后续形成的低介电常数介电层。
接下来以一实施例说明形成起始层261的方法，其中使用应用材料公司(AMAT)的PECVD生产器以等离子增强化学气相沉积法形成碳氧化硅，该工艺条件包括射频功率为约100瓦至约500瓦，氧气流量(flow rate)为约50sccm(steandar cubic centimeter perminute)至1000sccm，无机前驱物流量为约100mgm至3000mgm，其中无机前驱物包括硅、氧、碳及氢，腔室压力为约3托尔(torrs)至约9托尔，温度为约150℃至约400℃。
起始层261的厚度以介于约
Figure C20061015031200082
至约为佳，且介于约
Figure C20061015031200084
至约
Figure C20061015031200085
为较佳，起始层261中碳与氢的浓度以小于约20％为佳。
过渡层262以包括碳为较佳，而以包括掺杂碳的氧化物，例如掺杂碳的氧化硅为较佳。过渡层262的介电常数大于约2.3为佳，且密度大于后续形成的低介电常数介电层。较佳的，过渡层262的厚度介于约
Figure C20061015031200091
至约
Figure C20061015031200092
且介于
Figure C20061015031200093
至约为更佳。附着层26的厚度介于约
Figure C20061015031200095
至约
Figure C20061015031200096
且介于
Figure C20061015031200097
至约
Figure C20061015031200098
为更佳。图2是为说明在起始层261与过渡层262之间的界面27，但是，在实际情况中，由于过渡层262的形成是从起始层261的形成逐渐转变，因此两者之间并无清楚的界面，然而，使用如穿透式电子显微镜(TEM)的工具仍可识别此界面。
虽然在较佳实施例中以形成起始层261为佳，起始层261的形成是为了工艺的便利，然而，在其他实施例中，可省略起始层261的形成，工艺条件在开始形成附着层26时即开始转变。
较佳的，过渡层262的工艺条件由起始层261及后续形成的低介电常数介电层的工艺条件决定，在一较佳实施例，其工艺条件由形成起始层261的工艺条件流畅的转变为形成起始层261上的低介电常数介电层的工艺条件。在其他实施例中，至少一个工艺条件随着时间逐渐的转变，并且，在形成过渡层262的步骤期间，大致上所有的工艺条件皆转变。举例而言，假设形成起始层261需使用流量FA的前驱物A，而形成低介电常数介电层需使用流量FB的前驱物B，若A与B为相同前驱物，则于形成过渡层262的期间，A或B的流量由FA逐渐调整至FB；若A与B为不同前驱物，则于形成过渡层262的期间，前驱物A的流量逐渐降低至零，而前驱物B的流量由零增加至FB，且前驱物A流量的降低与前驱物B流量的增加可同时发生或依序发生。
由于工艺条件逐渐的改变，因此过渡层中至少一特性由过渡层262的底部至其顶部逐渐的转变，较佳者，该特性为(但不限定于)碳的浓度、氧的浓度、硅的浓度及其组合。
在一较佳实施例中，形成过渡层262的工艺条件为连续的改变。在其他实施例中，工艺条件可在多个阶段中改变，由一阶段至另一阶段，一个或多个工艺条件被调整，最终的结果为，在实施最后的阶段后，工艺条件大致上与形成在过渡层262上的低介电常数介电层的工艺条件相似。较佳的，在形成过渡层262期间，打开化学气相沉积等离子，或者亦可关掉化学气相沉积等离子。
接下来将以一实施例说明形成过渡层262的方法，三组中间工艺条件(阶段)包括射频功率分别为约200瓦、300瓦及400瓦，氧气流量(flow rate)分别为约100sccm、200sccm及300sccm，无机前驱物流量分别为约300sccm、400sccm及500sccm，其中无机前驱物包括硅、氧、碳及氢，腔室压力分别为约5torrs、7torrs及9torrs，温度分别为约250℃、约300℃及350℃。
在形成过渡层262的最后，其工艺条件已大致上转变为形成低介电常数介电层的工艺条件，接着，如图3所示，沉积低介电常数介电层28。该低介电常数介电层28可提供导线22与后续形成在上层的导线之间的绝缘用途，因此低介电常数介电层28亦可称为金属间介电层。低介电常数介电层28以如等离子增强化学气相沉积及原子层化学气相沉积的化学气相沉积法形成为较佳，且其形成腔室与形成附着层的腔室相同为佳。
由于形成过渡层262的工艺条件逐渐的改变，因此过渡层262的组成自其底部至顶部逐渐的改变，过渡层262底部的组成大致上相似于起始层261，而过渡层262顶部的组成大致上相似于低介电常数介电层28。在一实施例中，低介电常数介电层28较过渡层262具有较高的含碳浓度，因此自过渡层262的底部至其顶部，其中的含碳浓度连续的增加。
过渡层262的顶部具有一个，或较佳的全部的特性大致上与低介电常数介电层28相似。在一较佳实施例中，过渡层262的介电常数接近但大于低介电常数介电层28的介电常数。
由于低介电常数介电层28及其下层之间无清楚的界面，例如低介电常数介电层28的热膨胀系数及其下层的热膨胀系数的特性无突然的变化，如此，较不易因热应力或机械应力导致破裂及/或剥离的问题发生，低介电常数介电层28及其下的层之间附着力可由此获得有效的改善。
低介电常数介电层28的介电常数以小于约2.7为佳，而小于约2.3为更佳，其孔隙率以介于15％至约50％为佳，而介于25％至约50％为更佳，其厚度以介于
Figure C20061015031200111
至约为佳，其含碳浓度大于约20％为较佳。
请参阅图4，介层洞开口30及沟槽开口32形成于低介电常数介电层28上。形成并图案化光致抗蚀剂(图中未显示)，在一较佳实施例中，以非等向性蚀刻方式蚀刻低介电常数介电层28，并停止于蚀刻停止层24，借以形成介层洞开口30。接着，形成用来形成上层导线的沟槽开口32，由于没有用以形成沟槽开口32的蚀刻停止层，因此需控制蚀刻时间，使沟槽开口32的蚀刻步骤停止于所欲的深度。在其他实施例中，沟槽开口32的形成在形成介层洞开口30之前。在一实施例中，介层洞开口30的宽度W1介于约30nm至约65nm，沟槽开口32的宽度W2介于约40nm至约130nm。蚀刻停止层24经由介层洞开口30被蚀刻，并暴露出下方的导线22。
请参阅图5，形成阻障层38，并填入导电材料40于介层洞开口30及沟槽开口32中。阻障层38可避免铜扩散进入低介电常数介电层28，较佳者，阻障层38包括钛、氮化钛、钽、氮化钽及其组合，并且，阻障层38可为单层或复合层。于介层洞开口30及沟槽开口32中填入如为铜或铜合金的导电材料40，或者，导电材料40亦可为如铝、银或金的其他金属或合金。接着，实施化学机械研磨(CMP)步骤以平坦化表面，形成介层洞42及导线44，结果如图6所示。
通过过渡层的沉积，低介电常数介电层及其下层之间的附着力可获得改善，并因此减少破裂及/或剥离的问题发生。本发明实施例的工艺完全可适用于集成电路工艺。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
20：介电层
22：导线
24：蚀刻停止层
26：附着层
261：起始层
262：过渡层
27：界面
28：低介电常数介电层
30：介层洞开口
32：沟槽开口
38：阻障层
40：导电材料
42：介层洞
44：导线

Claims (11)

1.一种半导体结构的形成方法，其特征在于，该半导体结构的形成方法包括：
提供一半导体基底；
形成一介电层于该半导体基底上；
通过化学气相沉积法形成一附着层于该介电层上，其中该附着层包括一起始层与一过渡层形成在该介电层上，该起始层形成于该过渡层下，且该过渡层至少具有一自该过渡层的底部至顶部逐渐改变的特性，该特性是该过渡层的组成；
形成一低介电常数介电层于该附着层上，且该低介电常数介电层与该附着层在相同腔室中形成，其中该起始层、该过渡层、以及该低介电常数介电层都包括掺杂碳的氧化物；以及
形成一镶嵌开口在该低介电常数介电层中。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，该特性包括碳浓度、氧浓度、硅浓度及其组合。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，该附着层及该低介电常数介电层是通过等离子增强化学气相沉积法形成。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，在形成该过渡层之前先形成该起始层，其中，逐渐改变形成该过渡层的工艺条件，使得形成该过渡层的底部的工艺条件与形成该起始层的工艺条件相同，且形成该过渡层的顶部的工艺条件与形成该低介电常数介电层的工艺条件相同。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，在形成该过渡层期间打开等离子。
6.一种半导体结构的形成方法，其特征在于，该半导体结构的形成方法包括：
提供一半导体基底；
形成一蚀刻停止层于该半导体基底上；
通过化学气相沉积法在一腔室中形成一起始层于该蚀刻停止层上；
逐渐的改变该起始层的工艺条件，以于该腔室中形成一过渡层在该起始层上，其中在形成该过渡层的工艺中，改变该过渡层的工艺条件以符合形成一低介电常数介电材料的工艺条件；
在该腔室中，形成一低介电常数介电层于该过渡层上，其中该起始层、该过渡层、以及该低介电常数介电层都包括掺杂碳的氧化物；以及
形成一镶嵌开口在该低介电常数介电层中。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，该蚀刻停止层在另一腔室中形成。
8.一种半导体结构，其特征在于，该半导体结构包括：
一半导体基底；
一介电层，形成在该半导体基底上；
一附着层，形成在该介电层上，其中该附着层包括一起始层与一过渡层形成在该介电层上，该起始层形成于该过渡层下，并且该过渡层的组成自该过渡层的底部至顶部逐渐的改变；
一低介电常数介电层，形成于该附着层上，其中该起始层、该过渡层、以及该低介电常数介电层都包括掺杂碳的氧化物；以及
一双镶嵌开口，形成于该低介电常数介电层中。
9.根据权利要求8所述的半导体结构，其特征在于，该过渡层的顶部的组成与该低介电常数介电层的组成相同。
10.根据权利要求8所述的半导体结构，其特征在于，该过渡层的介电常数大于2.3。
11.根据权利要求8所述的半导体结构，其特征在于，该低介电常数介电层具有较过渡层高的含碳浓度，该过渡层的含碳浓度自其底部至顶部逐渐增加。
CNB2006101503126A 2006-04-24 2006-10-26 半导体结构的形成方法及半导体结构 Active CN100550316C (zh)

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