KR100945500B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

반도체 소자의 제조방법은, 금속배선의 매립을 위해 증착된 저유전 절연막 상에 캡핑용 실리콘산화막을 형성하는 반도체 소자의 제조방법에 있어서, 상기 캡핑용 실리콘산화막의 형성은 실리콘-리치(Si-Rich)한 제1실리콘산화막을 형성하는 단계; 및 상기 제1실리콘산화막 상에 SiO2의 제2실리콘산화막을 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 실리콘산화막의 종류에 따른 저유전 절연막과의 접착력 변화를 보여주는 그래프.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 절연막
110 : 금속배선 120 : 저유전 절연막
130 : 제1실리콘산화막 140 : 제2실리콘산화막
A : 실리콘-리치 실리콘산화막 B : 일반적인 실리콘산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 저유전 절연막 상에 형성되는 캡핑용 실리콘산화막과의 접착력을 향상시킴과 아울러 유전율 증가를 최소화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 제조시 소자와 소자간, 또는, 배선과 배선간을 전기적으로 연결시키기 위해 금속배선을 사용하고 있다. 한편, 최근 반도체 소자의 고집적화가 진행함에 따라 금속배선의 폭 및 콘택 면적이 감소하여 콘택저항을 비롯한 금속배선의 저항이 점차 증가하게 되었다. 또한, 상기 금속배선 및 콘택플러그 간의 간격이 좁아짐에 따라 금속배선을 절연시키는 절연막으로 인해 유발되는 기생 캐패시턴스가 증가하게 되었으며, 아울러, 금속배선간 공간의 매립 공정이 어려워지게 되었다.
이에, 상기 금속배선의 저항을 낮추고 기생 캐패시턴스를 감소시키기 위한 다양한 공정 기술들이 연구되고 있으며, 그 일환으로서, 상기 금속배선간 공간을 매립하기 위한 절연막 물질로 매립특성이 우수하며 유전상수 값(K)이 낮은 저유전 절연막을 사용하려는 시도가 이루어지고 있다. 상기 금속배선의 매립을 위해 저유전 절연막을 형성하면, 기생 캐패시턴스(Parasitic Capacitance)의 형성이 방지되어 반도체 소자의 동작속도가 개선된다는 장점이 있다.
그러나, 상기 저유전 절연막은 일반적으로 기계적 특성 및 접착성이 취약할 뿐 아니라, 외부환경에 불안정하다는 단점이 있다.
이에, 상기 저유전 절연막의 기계적 특성 및 접착성을 향상시키기 위해 저유전 절연막의 표면을 자외선 처리 또는 플라즈마 처리하는 방법이 제안된 바 있으나, 이 경우, 상기 자외선 처리 또는 플라즈마 처리로 인해 플라즈마 데미지(Damage) 및 소자 특성의 저하가 야기되며, 자외선 처리 또는 플라즈마 처리의 공정 조건이 제한될 수 있다는 한계를 갖는다.
또한, 외부환경에 불안정한 저유전 절연막 상에 캡핑용 실리콘산화막을 형성 하는 방법이 제안된 바 있으나, 이 경우에는 상기 저유전 절연막이 기존의 절연막에 비해 캡핑용 실리콘산화막과의 접착성이 매우 열악하기 때문에 후속 패키지 공정시의 어려움이 야기된다.
따라서, 상기 캡핑용 실리콘산화막으로서 기존의 일반적인 실리콘산화막(SiO2)에 비해 Si 성분이 다량으로 함유된 실리콘산화막을 형성하면 저유전 절연막과 접착성을 향상시킬 수 있다고 알려져 있으나, 상기 Si 성분의 함량이 증가함에 따라 유전율이 함께 증가하여 RC 딜레이(Delay)가 증가된다.
따라서, 본 발명은 저유전 절연막 상에 형성되는 캡핑용 실리콘산화막과의 접착력을 향상시킴과 아울러 캡핑용 실리콘산화막 사용에 따른 유전율 증가를 최소화할 수 있는 반도체 소자의 제조방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 제조방법은, 금속배선의 매립을 위해 증착된 저유전 절연막 상에 캡핑용 실리콘산화막을 형성하는 반도체 소자의 제조방법에 있어서, 상기 캡핑용 실리콘산화막의 형성은 실리콘-리치(Si-Rich)한 제1실리콘산화막을 형성하는 단계; 및 상기 제1실리콘산화막 상에 SiO2의 제2실리콘산화막을 형성하는 단계;를 포함한다.
상기 제1 및 제2실리콘산화막은 500∼1000W의 HF 파워를 사용하여 1∼10Torr의 압력 및 400∼500℃의 온도에서 형성한다.
삭제
삭제
상기 제1실리콘산화막은 100∼1000Å의 두께로 형성한다.
삭제
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 금속배선간 매립을 위해 저유전 절연막을 형성한 다음, 상기 저유전 절연막 상에 캡핑용 실리콘산화막을 형성한다. 이때, 상기 캡핑용 실리콘산화막은 실리콘-리치(Si-Rich)한 박막의 제1실리콘산화막과 Si:O가 1:2의 비율로 함유된 일반적인 제2실리콘산화막(SiO2)의 적층막으로 형성한다.
이렇게 하면, 상기 제1실리콘산화막에는 Si가 O 보다 많이 더 많이 함유되어 있으므로 저유전 절연막과 캡핑용 실리콘산화막과의 접착력을 향상시킬 수 있으며, 또한, Si가 O 보다 많이 더 많이 함유된 제1실리콘산화막을 얇게 형성하고 그 위에 일반적인 제2실리콘산화막을 증착함으로써 Si 함량의 증가에 따른 유전율의 증가를 최소화할 수 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설 명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 소정의 하부 구조물(도시안됨)들이 형성된 반도체 기판(100) 상에 상기 하부 구조물들을 덮도록 절연막(102)을 증착한 다음, 상기 절연막(102) 상에 금속배선(110)을 형성한다. 그리고 나서, 상기 금속배선(110)이 형성된 기판(100) 결과물 상에 상기 금속배선(110)을 덮도록 저유전 절연막(120)을 형성한다.
도 1b를 참조하면, 상기 저유전 절연막(120) 상에 캡핑용 실리콘산화막으로서 박막의, 바람직하게, 100∼1000Å의 두께로 제1실리콘산화막(130)을 형성한다. 상기 제1실리콘산화막(130)은 SiH4와 N2O 가스 및 플라즈마를 사용하여 500∼1000W 정도의 HF 파워(High Frequency Power)와 1∼10Torr 정도의 압력 및 400∼500℃ 정도의 온도 조건에서 형성한다.
여기서, 상기 제1실리콘산화막(130)은 기존의 실리콘산화막(SiO2)이 Si:O를 1:2의 비율로 함유하고 있는 막인 것에 비해, 실리콘-리치 실리콘산화막이며, 이를 통해, 상기 캡핑용 실리콘산화막과 저유전 절연막(120)과의 접착력을 향상시킬 수 있다.
이때, 제1실리콘산화막(130) 내의 Si이나 O의 함량은 SiH4와 N2O 가스의 유량을 변화시켜 조절이 가능하다.
삭제
도 1c를 참조하면, 상기 제1실리콘산화막(130) 상에 캡핑용 실리콘산화막으로서 제2실리콘산화막(140)을 형성한다. 상기 제2실리콘산화막(140)은 SiH4와 N2O 가스 및 플라즈마를 사용하여 500∼1000W 정도의 HF 파워(High Frequency Power)와 1∼10Torr 정도의 압력 및 400∼500℃ 정도의 온도 조건에서 형성한다.
이때, 상기 제2실리콘산화막(140)은 Si이 O 보다 더 많이 함유된 제1실리콘산화막(130)으로 인해 유전율이 증가하는 것을 방지하고자 형성해주는 것으로서, Si:O가 1:2의 비율로 함유되어 있는 일반적인 실리콘산화막(SiO2)으로 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 금속배선간 매립을 위해 증착된 저유전 절연막 상에 실리콘-리치한 박막의 캡핑용 제1실리콘산화막을 형성함으로써, 상기 저유전 절연막과 캡핑용 실리콘산화막과의 접착력을 향상시킬 수 있다.
도 2는 실리콘산화막의 종류에 따른 저유전 절연막과의 접착력 변화를 보여주는 그래프이다.
도 2에 도시된 바와 같이, Si이 O 보다 더 많이 함유되어 있는 실리콘-리치 실리콘산화막(A)은 Si:O가 1:2의 비율로 함유된 일반적인 실리콘산화막(B)에 비해, 저유전 절연막과의 접착력이 더 우수한 것을 알 수 있다.
또한, 본 발명은 상기 캡핑용 제1실리콘산화막 상에 다시 일반적인 실리콘산화막(SiO2)으로 캡핑용 제2실리콘산화막을 형성함으로써, 실리콘산화막 내의 Si 함량 증가에 따라 유전율이 증가하는 것을 최소화할 수 있으며, 이를 통해, RC 딜레이(Delay)가 증가를 억제할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 저유전 절연막 상에 캡핑용 실리콘산화막으로서 실리콘-리치(Si-Rich)한 박막의 제1실리콘산화막을 형성함으로써, 저유전 절연막과 캡핑용 실리콘산화막과의 접착력을 향상시킬 수 있다.
또한, 본 발명은 상기 제1실리콘산화막 상에 캡핑용 실리콘산화막으로서 일반적인 실리콘산화막으로 제2실리콘산화막을 형성함으로써, 캡핑용 실리콘산화막 내의 Si 함량 증가로 인한 유전율 증가를 최소화할 수 있다.

Claims (6)

  1. 금속배선의 매립을 위해 증착된 저유전 절연막 상에 캡핑용 실리콘산화막을 형성하는 반도체 소자의 제조방법에 있어서,
    상기 캡핑용 실리콘산화막의 형성은 실리콘-리치(Si-Rich)한 제1실리콘산화막을 100∼1000Å의 두께로 형성하는 단계; 및 상기 제1실리콘산화막 상에 SiO2의 제2실리콘산화막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2실리콘산화막은 500∼1000W의 HF 파워를 사용하여 1∼10Torr의 압력 및 400∼500℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
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