KR102136769B1 - Pecvd 프로세스에서 우수한 접착 강도를 갖고 유전 상수 증가를 최소화하기 위한 접착 층 - Google Patents

Pecvd 프로세스에서 우수한 접착 강도를 갖고 유전 상수 증가를 최소화하기 위한 접착 층 Download PDF

Info

Publication number
KR102136769B1
KR102136769B1 KR1020157028508A KR20157028508A KR102136769B1 KR 102136769 B1 KR102136769 B1 KR 102136769B1 KR 1020157028508 A KR1020157028508 A KR 1020157028508A KR 20157028508 A KR20157028508 A KR 20157028508A KR 102136769 B1 KR102136769 B1 KR 102136769B1
Authority
KR
South Korea
Prior art keywords
layer
adhesive layer
dielectric
precursor
semiconductor devices
Prior art date
Application number
KR1020157028508A
Other languages
English (en)
Other versions
KR20150131171A (ko
Inventor
강섭 임
펜다르 아다란
수레 엥고
알렉산드로스 티. 데모스
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20150131171A publication Critical patent/KR20150131171A/ko
Application granted granted Critical
Publication of KR102136769B1 publication Critical patent/KR102136769B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45512—Premixing before introduction in the reaction chamber
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45561—Gas plumbing upstream of the reaction chamber
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/205—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy using reduction or decomposition of a gaseous compound yielding a solid condensate, i.e. chemical deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric

Abstract

본 발명의 실시예들은, 개시 층에 대한 필요성 없이, 저 유전 상수 벌크 층을 위한 접착성 층을 증착하기 위한 방법 및 막 스택을 제공한다. 반도체 디바이스에서 사용하기 위한 막 스택은, 아래놓인 층 바로 위에 증착된 이중 층 저-K 유전체를 포함한다. 이중 저-K 유전체는, 무 탄소 개시 층 없이 증착된 접착성 층으로 구성된다.

Description

PECVD 프로세스에서 우수한 접착 강도를 갖고 유전 상수 증가를 최소화하기 위한 접착 층{ADHESION LAYER TO MINIMIZE DILELECTRIC CONSTANT INCREASE WITH GOOD ADHESION STRENGTH IN A PECVD PROCESS}
[0001] 본 발명은 집적 회로들의 제조에 관한 것이다. 더 상세하게는, 본 발명은 기판 상에 유전체 층들을 증착하기 위한 프로세스에 관한 것이다.
[0002] 현대의 반도체 디바이스들의 제조에서 주요한 단계들 중 하나는 가스들의 화학 반응에 의한 기판 상의 금속 및 유전체 막들의 형성이다. 그러한 증착 프로세스들은 화학 기상 증착 또는 CVD라고 지칭된다. 종래의 열적 CVD 프로세스들은 기판 표면에 반응성 가스들을 공급하고, 그 기판 표면에서, 원하는 막을 생성하기 위해, 열 유발된 화학 반응들이 발생한다. 몇몇 열적 CVD 프로세스들이 동작하는 높은 온도들은, 기판 상에 이전에 형성된 층들을 갖는 디바이스 구조들을 손상시킬 수 있다. 비교적 낮은 온도들에서 금속 및 유전체 막들을 증착하는 바람직한 방법은, 발명의 명칭이 "실리콘 산화물을 증착하기 위해 TEOS를 사용하는 플라즈마-강화 CVD 프로세스(Plasma-Enhanced CVD Process Using TEOS for Depositing Silicon Oxide)"인 미국 특허 번호 제 5,362,526 호에서 설명된 바와 같은 플라즈마-강화 CVD(PECVD) 기법들이다. 플라즈마-강화 CVD 기법들은, 기판 표면 근처의 반응 구역으로의, 일반적으로 무선 주파수(RF) 에너지인 에너지의 인가에 의해, 반응물 가스들의 여기 및/또는 해리(disassociation)를 촉진하고, 그에 의해, 고도로 반응적인 종의 플라즈마를 생성한다. 종의 높은 반응성은, 화학 반응이 발생하기 위해 요구되는 에너지를 감소시키고, 따라서, 그러한 PECVD 프로세스들에 대한 요구되는 온도를 낮춘다.
[0003] 반도체 디바이스 기하형상들(geometries)은, 그러한 디바이스들이 수십년 전에 처음 도입되었던 이래로, 사이즈가 극적으로 감소되었다. 그 이후로, 집적 회로들은 일반적으로, 2년/절반-사이즈 규칙(종종 무어의 법칙(Moore's Law))이라고 호칭됨)을 따라왔고, 이는, 칩 상에 피팅(fit)될 디바이스들의 수가 2년마다 두배로 되는 것을 의미한다. 오늘날의 제조 플랜트(plant)들은 일상적으로, 0.35 μm 및 심지어 0.25 μm의 피처(feature) 사이즈들을 갖는 디바이스들을 생성하고 있고, 장래의 반도체 제조 설비들은 일반적으로(currently), 한층 더 작은 기하형상들을 갖는 디바이스들을 생성한다.
[0004] 디바이스 기하형상들이 더 작아지게 됨에 따라, 비교적 높은 유전 상수들을 갖는 캡핑(capping) 층들 및 라이너 층들이, 다중-컴포넌트(multi-component) 유전체 층의 전체 유전 상수에 대해 더 많이 기여한다. 부가적으로, 더 작은 디바이스 기하형상들은, 디바이스들 사이의 기생 캐패시턴스(parasitic capacitance)에서의 증가를 초래한다. 디바이스 상의 동일한 또는 인접한 층들 상에서의 금속 인터커넥트(interconnect)들 사이의 기생 캐패시턴스는, 금속 라인들 또는 인터커넥트들 사이의 크로스토크(crosstalk)를 초래할 수 있고, 그리고/또는 저항-캐패시턴스(RC) 지연을 생성할 수 있고, 그에 의해, 디바이스의 응답 시간을 감소시킬 수 있고, 디바이스의 전체 성능을 저하시킬 수 있다. 회로에서의 동일한 또는 인접한 층들 상에서의 금속 인터커넥트들 사이의 기생 캐패시턴스의 영향들은 특히, 현재의 최신 회로들이 4 내지 5 레벨들의 인터커넥션(interconnection)을 채용하는 한편, 진보된 디바이스들은 6, 7, 또는 가능하게는 8 레벨들의 인터커넥션을 요구하기 때문에, 문제가 된다.
[0005] 유전체 재료에 의해 분리된 금속 인터커넥트들 사이의 기생 캐패시턴스를 낮추는 것은, 유전체 재료의 두께를 증가시킴으로써, 유전체 재료의 유전 상수를 낮춤으로써, 또는 양자 모두에 의해, 달성될 수 있다. 그러나, 유전체 재료들의 두께를 증가시키는 것은, 동일한 금속화된(metalized) 층 또는 평면 내의 기생 캐패시턴스를 처리하지 않는다. 결과로서, 동일한 또는 인접한 층들 상에서의 금속 인터커넥트들 사이의 기생 캐패시턴스를 감소시키기 위해, 금속 라인들 또는 인터커넥트들 사이에서 사용되는 재료를, 현재 사용되는 재료들의 유전 상수, 즉, K
Figure 112015098115194-pct00001
3.0보다 더 낮은 유전 상수를 갖는 재료로 변경해야만 한다.
[0006] 따라서, 반도체 디바이스들의 사이즈가 감소됨에 따라, 인터커넥트 구조에 대해 울트라(ultra) 저-K 유전체 재료가 요구된다. 하나의 집적화(integration) 난제는, 저-K 유전체 재료들과, 이들이 형성되는 표면 사이의 접착 강도였다. 불량한 접착은, EM(electro migration) 고장(failure), CPI(chip package interaction) 고장 등을 포함하는 여러 신뢰성 문제들을 야기할 수 있다. 저-K 유전체 재료의 접착을 개선하기 위해 사용되는 하나의 해법은, 저 또는 울트라 K 층의 메인(main) 벌크 막 증착 전에, 접착 층을 구현하는 것이다.
[0007] 도 1은, 본 기술분야에 알려져 있는 프로세스들에 의해 기판 상에 증착된 종래의 저-K 유전체 층의 개략도를 예시한다. 도면은, 아래놓인 층(20) 상에 배치된 접착성(adhesive) 층(50)을 도시한다. 접착성 층(50)은 아래놓인 층(20)과 벌크 층(40) 사이에 본딩(bond)을 제공한다. 접착 층(50)은, 무-탄소 산화물 개시 층(10)과 그에 후속되는, 개시 층(10)과 벌크 층(40) 사이에서 탄소 함유량이 지속적으로(steadily) 증가되는 전이(transition) 층(30)으로 구성된다. 그러나, 접착 층(50)의 두께(55)가 너무 큰 경우에, 이는, 특히, 진보된 노드(< 20 nm)에서, K 값에서의 용인가능하지 않은 증가를 야기할 것이다.
[0008] 도 1을 참조하면, PECVD 개시 층(10)은, 무 탄소 실리콘 및 산화물을 함유하는 막의 플라즈마 강화 반응에 의해 증착되고, 하나의 그러한 화합물은 실리카(SiO2)이다. 그 후에, 실리콘, 탄소, 및 산소를 함유하는 가스들의 플라즈마 강화 반응에 의해, 전이 또는 그레이딩된(graded) 층(30)이 개시 층(10) 상에 증착되고, 탄소 함유 가스의 농도는, 탄소 도핑된 막 층이 접착 층(50)의 완전한(full) 두께(55)로 형성됨에 따라 증가된다. 접착 층(50)의 완전한 두께(55)는 대략, 350 Å(옹스트롬 x 10-10)보다 더 두껍다. 4 포인트 벤딩(four point bending) 기법은, 박막 스택(stack)에서의 가장 약한 층의 크래킹(cracking) "저항"보다 더 높은 크랙 드라이빙(crack driving) "힘(force)"을 가함으로써, 파괴 에너지(fracture energy)를 측정하기 위해 사용된다. 도 1의 기판 상에 증착된 종래의 저-K 유전체 층에 대해 측정된 파괴 에너지는 대략 6.2 J/m2이다. 이러한 파괴 에너지는 우수한 접착을 나타내지만, 접착 층(50)은, 저-K 유전체 층의 나머지 두께를 고려하지 않고도, 두꺼운 두께를 갖는다.
[0009] 성공적인 저-K 집적화를 위한 핵심(key)은, 진보된 노드에서 접착 층(50)의 최소 두께(55)를 유지하면서, 강한 접착을 유지하는 것이다. 따라서, 2.5 미만의 유전 상수들을 갖고 또한 우수한 접착 특성들을 갖는 얇은 유전체 층들(< 150 Å)에 대한 필요성이 남아 있다.
[0010] 본 발명의 실시예들은, 개시 층 없이, 저 유전 상수 벌크 층을 위한 얇은 접착성 층을 증착하기 위한 방법 및 막 스택을 제공한다. 반도체 디바이스에서 사용하기 위한 막 스택은, 아래놓인 층 바로 위에 증착된 이중 층 저-K 유전체를 포함한다. 이중 저-K 유전체는, 무 탄소 개시 층 없이 성장된 접착성 층, 및 벌크 층으로 구성된다.
[0011] 본 발명의 상기 열거된 특징들, 이점들, 및 목적들이 획득되고 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 발명의 보다 구체적인 설명이 본 발명의 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들은 첨부된 도면들에 예시되어 있다.
[0012] 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0013] 도 1은, 본 기술분야에서 알려져 있는 프로세스들에 의해 기판 상에 증착된 종래의 저-K 유전체 층의 개략도이다.
[0014] 도 2는, 본 발명의 일 실시예에 따른, 저-K 유전체 층을 증착하도록 구성된 예시적인 CVD 반응기의 횡단면도이다.
[0015] 도 3은, 본 발명의 일 실시예에 따른, 기판 상에 증착된 저-K 유전체 층을 갖는 막 스택의 개략도이다.
[0016] 도 4는, 본 발명의 일 실시예에 따른, 저-K 유전체 층을 증착하기 위한 방법의 흐름도이다.
[0017] 이해를 용이하게 하기 위하여, 도면들에 대해 공통인 동일한 엘리먼트들을 지시하기 위해 가능한 경우에 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 피처들이, 추가적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다.
[0018] 그러나, 첨부된 도면들은 본 발명의 단지 예시적인 실시예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0019] 본 발명의 일 실시예는, 이중-다마신 프로세스들에 대해 적합한, 접착성 층 및 벌크 층으로 구성된 이중 층 나노-다공성(nano-porous) 저-K 유전체를 제조하기 위한 방법들을 제공한다. 본원에서의 접착성 층은 개시 층을 요구하지 않는다. 화학 기상 증착 챔버는, 접착성 층이 벌크 층으로 구축(build up)됨에 따라 탄소 함유량이 증가되는, 실리콘으로 구성된 접착성 층을 박막 층으로서 증착한다. 벌크 층은 이중-다마신 프로세스들 및 진보 노드에 대해 적합한 저-K 유전체 재료이다.
[0020] 유리하게, 이중 층 저-K 유전체를 위한 방법은, 두께가 < 50 Å 미만인 접착성 층을 제공한다. 이는, 대략 350 Å 초과의 두께를 갖는 종래의 접착성 층의 두께의 단지 14 %일 뿐이다. 접착성 층은, 저-K 유전체 층에 대해, 6.2 J/m2의 종래의 접착성 층 접착 강도와 유사한(on the order of) 그리고 그보다 약간 더 큰 6.3 J/m2의 접착성 강도를 제공한다. 저-K 유전체는, 증착하기 위한 더 적은 CVD 동작들 및 더 적은 프로세스 단계들을 요구한다. 따라서, 더 작고 더 강한 칩들이 제조될 수 있고, 더 적은 원재료(raw material)들이 소모되고, 더 빠른 생성 시간들이 달성되며, CVD 챔버들의 정기적인 유지보수 전에 더 많은 기판들이 프로세싱될 수 있다.
[0021] 접착성 및 벌크(저-K) 층들은, 산화 가스와, 탄소 풍부(rich) 전구체 및 실리콘 풍부 전구체를 반응시킴으로써 증착된 실리콘-탄소 산소 재료이다. 산화 가스들은, 산소(O2) 또는 산소 함유 화합물들, 예컨대 아산화 질소(N2O), 오존(O3), 및 이산화 탄소(CO2)이고, 바람직하게는 N2O 또는 O2이다. 증착 막에서의 탄소 함유량의 양은, 접착성 층에 대해 증분적으로(incrementally) 증가되고, 벌크 층에 대해 일정하다. 실리콘 함유 재료가 막으로서 증착된 후에, 폐쇄 셀 폼 구조(closed cell foam structure)에 기인하는, 저 유전 상수를 갖는 나노-다공성 실리콘 산화물 층에서의 분산된 가스 포켓들로 불안정한 유기 기(labile organic group)들을 변환시키기 위해, 점진적으로 증가하는 온도에서 막이 어닐링될(annealed) 수 있다.
[0022] 탄소 함유 전구체의 유동을 조정하는 것에 부가하여, 증착된 막에서의 원하는 탄소 함유량을 달성하기 위해, 필요한 경우에, 산소 및 산소 함유 화합물들이 반응성을 증가시키기 위해 해리될 수 있다. 접착성 및 벌크 층의 증착은 연속적일 수 있거나 또는 불연속적일 수 있다. 단일 증착 챔버에서 증착이 발생하는 것이 바람직하지만, 층은 2개 또는 그 초과의 증착 챔버들에서 순차적으로 증착될 수 있다. 게다가, 기판의 가열을 감소시키고, 증착된 막에서의 더 큰 다공도(porosity)를 촉진하기 위해, RF 전력이 순환 또는 펄싱될(pulsed) 수 있다.
[0023] 도 2는, RF 바이어스 전력을 사용하여 비정질 탄소 층을 증착하는데 적합한 증착 시스템(200)의 일 실시예의 단면도이다. 본원에서 개시되는 교시들과 함께 사용하도록 적응될 수 있는 적합한 프로세싱 챔버(203)는, 예컨대, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 프로듀서(producer) 프로세싱 시스템을 포함한다. 프로세싱 챔버(203)가, RF 바이어스 전력을 사용하는 탄소 층 증착 프로세스를 가능하게 하는 복수의 피처들을 포함하는 것으로 도시되어 있지만, 다른 프로세싱 챔버들이, 본원에서 개시되는 피처들 중 하나 또는 그 초과로부터 이익을 얻도록 적응될 수 있다는 것이 고려된다.
[0024] 프로세싱 챔버(203)는, 내부 볼륨(206)을 에워싸는, 덮개(204) 및 챔버 바디(202)를 포함한다. 챔버 바디(202)는 전형적으로, 알루미늄, 스테인리스 스틸, 또는 다른 적합한 재료로 제조된다. 챔버 바디(202)는 일반적으로, 측벽들(208) 및 바닥(210)을 포함한다. 기판 지지 페데스탈 액세스 포트(미도시)는 일반적으로 측벽(208)에 정의되며, 프로세싱 챔버(203)로부터의 기판(201)의 퇴장(egress) 및 진입(entry)을 용이하게 하기 위한 슬릿 밸브에 의해 선택적으로 밀봉된다. 배기 포트(226)는 챔버 바디(202)에 정의되고, 펌프 시스템(228)에 내부 볼륨(206)을 커플링시킨다. 펌프 시스템(228)은 일반적으로, 프로세싱 챔버(203)의 내부 볼륨(206)을 진공배기(evacuate)하고 그 내부 볼륨(206)의 압력을 조절하기 위해 활용되는, 하나 또는 그 초과의 펌프들 및 스로틀 밸브들을 포함한다. 일 실시예에서, 펌프 시스템(228)은, 전형적으로 약 10 mTorr 내지 약 20 Torr인 동작 압력들로, 내부 볼륨(206) 내부의 압력을 유지한다.
[0025] 덮개(204)는 챔버 바디(202)의 측벽(208)으로 밀봉되고, 그 측벽(208) 상에 지지된다. 덮개(204)는 프로세싱 챔버(203)의 내부 볼륨(206)으로의 액세스를 허용하도록 개방될 수 있다. 덮개(204)는 광학 프로세스 모니터링을 용이하게 하는 윈도우(미도시)를 포함한다.
[0026] 가스 패널(258)은, 프로세싱 챔버(203)의 내부 볼륨(206)에 프로세스 및/또는 세정 가스들을 제공하기 위해 프로세싱 챔버(203)에 커플링된다. 가스 패널(258)은, 기화기(280)에 결합되는, 캐리어 가스 소스(273) 및 실리콘 전구체(271)를 위한 소스, 뿐만 아니라, 기화기(281)에 결합되는, 캐리어 가스 소스(273) 및 탄소 전구체(272)를 위한 소스를 포함한다. 화합물들은, 프로세싱 챔버(203)에 진입하기 전에, 산소 소스(275)와 혼합된다. 도 2에서 도시된 실시예에서, 가스들이 가스 패널(258)로부터 프로세싱 챔버(203)의 내부 볼륨(206)으로 전달되게 허용하기 위해, 유입구 포트들(232)이 덮개(204)에 제공된다. 가스 패널(258)의 다양한 제어 피처들은 간결함을 위해 생략되었다.
[0027] 덮개(204)의 내부 표면(214)에 샤워헤드 어셈블리(230)가 커플링된다. 샤워헤드 어셈블리(230)는, 가스들이, 기판 지지 페데스탈(248)의 표면에 걸친 미리 정의된 분포로, 유입구 포트(232)로부터 샤워헤드 어셈블리(230)를 통해 프로세싱 챔버(203)의 내부 볼륨(206) 내로 유동하게 허용하는 복수의 구멍들을 포함한다.
[0028] RF 소스 전력(243)은 정합 네트워크(241)를 통해 샤워헤드 어셈블리(230)에 커플링된다. RF 소스 전력(243)은, 약 50 kHz 내지 약 13.56 MHz의 범위에서의 튜닝가능한 주파수로, 약 3000 W까지 생성할 수 있다.
[0029] 일 실시예에서, 샤워헤드 어셈블리(230)는, 프로세싱 챔버(203)의 내부 볼륨(206) 내로 유동하는 가스의 개별적인 제어를 허용하는 복수의 구역들(미도시)로 구성된다. 일 실시예에서, 샤워헤드 어셈블리(230)는, 개별적인 유입구 포트들(232)을 통해 가스 패널(258)에 개별적으로 커플링된, 내측 구역 및 외측 구역을 갖는다.
[0030] 기판 지지 페데스탈(248)은, 가스 분배 샤워헤드 어셈블리(230)를 향하면서, 프로세싱 챔버(203)의 내부 볼륨(206)에 배치된다. 기판 지지 페데스탈(248)은 프로세싱 동안에 기판(201)을 홀딩(hold)한다. 기판 지지 페데스탈(248)은 일반적으로, 그 기판 지지 페데스탈(248)에 배치된 복수의 리프트 핀들(미도시)을 포함하고, 그 복수의 리프트 핀들은, 기판 지지 페데스탈(248)로부터 기판(201)을 리프팅하고, 종래의 방식의 로봇(미도시)에 의한 기판(201)의 교환을 용이하게 하도록 구성된다. 내측 라이너(218)는 기판 지지 페데스탈(248)의 주변부를 근접하여 제한(closely circumscribe)할 수 있다.
[0031] 기판 지지 페데스탈(248)은, 기판 지지 페데스탈(248)의 측방향(lateral) 온도 프로파일을 제어하기 위해, 적어도 하나의 선택적인 임베딩된(embedded) 가열기(276)를 포함할 수 있다. 가열기(276)는 전력 소스(278)에 의해 조절된다. 동작 시에, 기판 지지 페데스탈(248)과 정전 척(미도시) 사이의 열 전달을 강화하기 위해, 백사이드(backside) 가스가, 제어되는 압력으로, 가스 통로들 내에 제공된다.
[0032] 동작의 하나의 모드에서, 기판(201)이, 플라즈마 프로세싱 챔버(203)에서 기판 지지 페데스탈(248) 상에 배치된다. 프로세스 가스 및/또는 가스 혼합물이, 가스 패널(258)로부터 샤워헤드 어셈블리(230)를 통해 챔버 바디(202) 내로 도입된다. 진공 펌핑 시스템(228)은, 증착 부산물들을 제거하면서, 챔버 바디(202) 내부의 압력을 유지한다. 진공 펌핑 시스템(228)은 전형적으로, 약 10 mTorr 내지 약 20 Torr의 동작 압력을 유지한다.
[0033] RF 소스 전력(243)은, 본 예에서는 증착 프로세스인 플라즈마 프로세스를 수행하기 위해, 플라즈마를 형성하고 챔버 바디(202)에서의 가스 혼합물을 이온들로 여기시키도록 RF 소스를 제공한다.
[0034] 위에서 설명된 방법은, 제어기(250)와 같은 프로세서 기반 시스템 제어기에 의해 제어되는 시스템에서 구현될 수 있다. 시스템 제어기(250)는, 메모리(210), 대용량 저장 디바이스, 입력 제어 유닛, 및 디스플레이 유닛과 동작가능한 프로그래머블 중앙 프로세싱 유닛(CPU)(220)을 포함한다. 시스템 제어기는, 증착 프로세스의 제어를 용이하게 하기 위해, 프로세싱 챔버(203)의 다양한 컴포넌트들에 커플링된, 전력 공급부들, 클록들, 캐시, 입력/출력(I/O) 회로들 등과 같은 잘 알려진 지원 회로들(213)을 더 포함한다. 시스템 제어기(250)는 또한, 프로세싱 챔버(203)에서 센서들(미도시)을 통해 기판 프로세싱을 모니터링하기 위한 하드웨어를 포함한다. 그러한 센서들은 기판(201) 온도, 챔버 분위기(atmosphere) 압력 등과 같은 시스템 파라미터들을 측정한다. 모든 위의 엘리먼트들은 제어 시스템 버스에 커플링된다.
[0035] 위에서 설명된 바와 같은, 가스 패널(258) 및 프로세싱 챔버(203)의 제어를 용이하게 하기 위해, CPU(220)는, 다양한 챔버들 및 서브-프로세서들을 제어하기 위해, 프로그래머블 로직 제어기(PLC)와 같이, 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. 메모리(210)는 CPU(220)에 커플링되고, 시스템 버스에 의해 액세스가능하다. 메모리(210)는 비-일시적이고, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 플로피 디스크 드라이브, 하드 디스크, 또는 로컬(local) 또는 원격의 임의의 다른 형태의 디지털 스토리지(storage)와 같은 쉽게 입수가능한 메모리 중 하나 또는 그 초과일 수 있다. 지원 회로들(213)은 종래의 방식으로 프로세서를 지원하기 위해 CPU(220)에 커플링된다. 일반적으로, 증착 프로세스는, 전형적으로 소프트웨어 루틴으로서 메모리(210)에 저장된다. 소프트웨어 루틴은 또한, CPU(220)에 의해 제어되는 하드웨어로부터 원격으로 위치된 제 2 CPU(미도시)에 의해 저장 및/또는 실행될 수 있다.
[0036] 메모리(210)는, 프로세싱 시스템(200)의 동작을 용이하게 하기 위해 CPU(220)가 실행하는 명령들을 포함한다. 메모리(210)에서의 명령들은, 본 발명의 방법을 구현하는 프로그램과 같은 프로그램 코드의 형태로 이루어진다. 프로그램 코드는 다수의 상이한 프로그래밍 언어들 중 임의의 것에 따를(conform) 수 있다. 예컨대, 프로그램 코드는, C, C++, 베이직(BASIC), 파스칼(Pascal), 또는 다수의 다른 언어들로 기록될 수 있고, 비-일시적인 메모리에 저장될 수 있다. 본 발명의 일 실시예에서, 프로그램 코드는, 산소 소스(275)와의, 캐리어 가스 소스(273) 및 탄소 전구체(272), 뿐만 아니라, 캐리어 가스 소스(273) 및 실리콘 전구체(271)의 혼합을 제어한다.
[0037] 입력 제어 유닛은, 챔버 오퍼레이터의 입력들의 수신을 제공하기 위해, 키보드, 마우스, 또는 라이트 펜(light pen)과 같은 데이터 입력 디바이스를 시스템 버스를 통해 CPU(220)에 커플링시킨다. 디스플레이 유닛은, CPU(220)의 제어 하에서 알파뉴메릭 캐릭터(alphanumeric character)들 및 그래픽 디스플레이들의 형태로 챔버 오퍼레이터에게 정보를 제공한다.
[0038] 제어 시스템 버스는, 제어 시스템 버스에 커플링된 모든 디바이스들 사이의 데이터 및 제어 신호들의 전달을 제공한다. 제어 시스템 버스가, CPU(220)에 디바이스들을 직접적으로 연결시키는 단일 버스로서 디스플레이되어 있지만, 제어 시스템 버스는 또한, 버스들의 집합일 수 있다. 예컨대, 디스플레이 유닛, (입력 디바이스를 갖는) 입력 제어 유닛, 및 대용량 저장 디바이스가 입력-출력 주변 버스(peripheral bus)에 커플링될 수 있는 한편, CPU(220) 및 메모리(210)는 로컬 프로세서 버스에 커플링된다. 로컬 프로세서 버스 및 입력-출력 주변 버스는, 제어 시스템 버스를 형성하도록 함께 커플링된다.
[0039] 프로세싱 챔버(203) 및 가스 패널(258)의 엘리먼트들에 커플링된 시스템 제어기(250)는, 시스템 버스 및 I/O 회로들(240)을 통해, 본 발명에 따른 유전체 증착 프로세스들에서 채용된다. I/O 회로들(240)은, 시스템 버스 및 CPU(220)를 통해, 메모리(210)에 저장된 프로그램(290)으로부터의 명령들을 수신한다. 프로그램(290)은, I/O 회로들(240)로 하여금, 증착 시스템(200)의 기판 포지셔닝 제어, 프로세스 가스 제어, 압력 제어, 가열기 제어, 및 플라즈마 제어를 제공할 수 있게 하는 프로그램 서브루틴(subroutine)들을 제공한다.
[0040] CPU(220)는, 프로그램(290)과 같은 프로그램들을 실행하는 경우에, 특정 목적 컴퓨터가 되는 범용 컴퓨터를 형성한다. 프로그램은 도 4의 흐름도에서 도시된 본 발명의 방법의 실시예들을 실행할 수 있다. 본 발명이 소프트웨어로 구현되고 범용 컴퓨터 상에서 실행되는 것으로 본원에서 설명되어 있지만, 당업자는, 본 발명이, ASIC(application specific integrated circuit) 또는 다른 하드웨어 회로와 같은 하드웨어를 사용하여 구현될 수 있다는 것을 인식할 것이다. 따라서, 본 발명이 소프트웨어, 하드웨어, 또는 양자 모두로, 전체적으로 또는 부분적으로 구현될 수 있다는 것이 이해되어야 한다.
[0041] 위의 CVD 시스템 설명은 주로, 예시적인 목적들을 위한 것이고, ECR(electrode cyclotron resonance) 플라즈마 CVD 디바이스들, 유도-커플링된 RF 고밀도 플라즈마 CVD 디바이스들 등과 같은 다른 플라즈마 CVD 장비가 채용될 수 있다. 부가적으로, 서셉터 설계, 가열기 설계, RF 전력 연결들의 위치 등에서의 변형들과 같은, 위에서 설명된 시스템의 변형들이 가능하다. 예컨대, 기판은, 저항성 또는 램프 가열형 서셉터에 의해 지지 및 가열될 수 있다. 본 발명의 이중 층 저-K 유전체를 형성하기 위한 방법은, 임의의 특정 장치 또는 임의의 특정 플라즈마 여기 방법으로 제한되지 않는다.
[0042] 도 3은, 본 발명의 일 실시예에 따른, 아래놓인 층(320) 상에 증착된 저-K 유전체 층(310)을 갖는 막 스택(350)의 개략도(300)이다. 저-K 유전체 층(310)은 기울기 층(311) 및 나노-다공성 벌크 층(312)을 포함한다. 저-K 유전체 층(310)은 두께(315)를 갖는 한편, 기울기 층(311)은 두께(317)를 갖고, 나노-다공성 벌크 층(312)은 두께(316)를 갖는다. 증착 프로세스를 받으면서, 기울기 층(311)은, 그 기울기 층(311)의 바닥 표면(330)으로부터 상단 표면(335)까지 증착된다. 저-K 유전체 재료는 K 값 < 2.5를 갖고, 몇몇 경우들에서, K ~ 2.0을 갖는다.
[0043] 아래놓인 층(320)은, 저-K 유전체 층(310)의 접착성 본딩을 강화하는 목적을 위해 막 스택(350)에 특별히(specifically) 증착된 박막 시드 또는 전이 층이 아니다. 아래놓인 층은, 막 스택이 위에서 성장되는 이전의(prior) 금속 또는 유전체 층이다.
[0044] 전이 층(311)은 나노-다공성 벌크 층(312)을 아래놓인 층(320)에 커플링시키는 접착성 층이다. 전이 층(311)은, 캐리어 가스 및 탄소(C) 전구체와 혼합된, 캐리어 가스 및 실리콘(Si) 전구체로 구성된 프로세스 가스로부터 증착된다. 캐리어 가스는, 헬륨(He); 질소(N2) 또는 특정 CVD 반응에서 비-반응적인 다른 가스일 수 있다. 일 실시예에서, He는 Si 및 C 전구체 양자 모두에 대한 캐리어 가스로서 사용된다. 전이 층(311)을 생성하기 위한 프로세스 가스는 다음과 같은 유동 범위를 갖는다.
● 100 내지 5000 SCCM(15.4 - 909.1 SCCM/리터)의 Si 전구체와 500 내지 5000 SCCM(76.9 - 909.1 SCCM/리터)의 캐리어 가스(He);
● 100 내지 5000 SCCM(15.4 - 909.1 SCCM/리터)의 C 전구체와 500 내지 5000 SCCM(76.9 - 909.1 SCCM/리터)의 캐리어 가스(He); 및
● 0 내지 5000 SCCM(0 - 909.1 SCCM/리터)의 산화 가스(O2).
전이 층(311)을 위한 바람직한 프로세스 가스 유동 범위는 다음과 같다.
● 200 내지 1000 SCCM(30.8 - 181.8 SCCM/리터)의 Si 전구체와 2000 내지 4000 SCCM(363.6 - 727.3 SCCM/리터)의 캐리어 가스(He);
● 200 내지 1000 SCCM(30.8 - 181.8 SCCM/리터)의 C 전구체와 200 내지 1000 SCCM(30.8 - 181.8 SCCM/리터)의 캐리어 가스(He); 및
● 100 내지 500 SCCM(15.4 - 90.9 SCCM/리터)의 산화 가스(O2).
이러한 유량들은 300 mm 웨이퍼 상의 증착을 위한 대략 5.5 내지 6.5 리터의 볼륨을 갖는 챔버에 대해 주어진다. 전이 층(311)은 40 Å 미만의 두께(317)로 증착된다.
[0045] 챔버는 접착성 전이 층(311)의 증착 동안에 약 1 내지 약 50 Torr의 압력으로 유지된다. 전이 층(311)은, 벌크 층(312)의 증착 전에, 휘발성 성분들을 제거하기 위해 경화될 수 있다. 경화는, 기판을 점차적으로 더 높은 온도들로 가열하면서, He 또는 N2와 같은 비-반응성 가스 환경을 제공함으로써, 챔버에서 수행될 수 있다. 온도 범위는, 물과 같은 남아 있는 휘발성 생성물들을 몰아내기(drive off) 위해, 약 25 ℃ 내지 약 400 ℃일 수 있다. 프로세싱 조건들은, 증착되는 막의 원하는 특성들에 따라 변화될 수 있다. 전이 층(311)을 위한 증착 프로세스 동안에, 약 13.56 MHz의 주파수에서의 50 내지 1000 W의 RF 전력이 샤워헤드에 인가된다. 이는, 500 내지 10,000 Å/분의 전이 층(311)에 대한 증착 레이트를 야기한다. 일 실시예에서, 전이 층(311)의 증착 동안에, 실리콘 함유 가스의 유동에 대하여 탄소 함유 가스 유동이 증가되어, 전이 층(311)에서 바닥 표면(330)으로부터 상단 표면(335)으로 탄소 함유량이 점진적으로 증가되도록, Si 전구체 및 C 전구체 양자 모두의 유량이 변경된다.
[0046] 전이 층(311)의 형성 후에, 나노-다공성 벌크 층(312)이 전이 층(311) 상에 배치된다. 전이 층(311)과 마찬가지로, 벌크 층(312)은, 캐리어 가스 및 탄소(C) 전구체와 혼합된, 캐리어 가스 및 실리콘(Si) 전구체로 구성된 프로세싱 가스로부터 증착된다. 캐리어 가스는 헬륨(He); 질소(N2) 또는 다른 비-반응성 가스일 수 있다. 일 실시예에서, He는 Si 및 C 전구체 양자 모두에 대한 캐리어 가스로서 사용된다. 나노-다공성 벌크 층(312)을 생성하기 위한 프로세스 가스는 다음과 같은 유동 범위를 갖는다.
● 100 내지 5000 SCCM(15.4 - 909.1 SCCM/리터)의 Si 전구체와 500 내지 5000 SCCM(76.9 - 909.1 SCCM/리터)의 캐리어 가스(He);
● 100 내지 5000 SCCM(15.4 - 909.1 SCCM/리터)의 C 전구체와 500 내지 5000 SCCM(76.9 - 909.1 SCCM/리터)의 캐리어 가스(He); 및
● 0 내지 5000 SCCM(0 - 909.1 SCCM/리터)의 산화 가스(O2).
나노-다공성 벌크 층(312)을 위한 바람직한 프로세스 가스 유동 범위는 다음과 같다.
● 500 내지 2000 SCCM(76.9 - 363.6 SCCM/리터)의 Si 전구체와 1000 내지 3000 SCCM(153.8 - 545.5 SCCM/리터)의 캐리어 가스(He);
● 500 내지 2000 SCCM(76.9 - 363.6 SCCM/리터)의 C 전구체와 1000 내지 3000 SCCM(153.8 - 545.5 SCCM/리터)의 캐리어 가스(He); 및
● 0 내지 500 SCCM(0 - 90.9 SCCM/리터)의 산화 가스(O2).
이러한 유량들은 300 mm 웨이퍼 상의 증착을 위한 대략 5.5 내지 6.5 리터의 볼륨을 갖는 챔버에 대해 주어진다. 나노-다공성 벌크 층(312)은, 이중-다마신(damascene) 프로세스와 같은 애플리케이션에 따르는 두께(316)로 증착된다. 따라서, 저-K 유전체 층(310)은 50 Å 미만의 두께(315)를 가질 수 있다.
[0047] 챔버는, 나노-다공성 벌크 층(312)의 증착 동안에 약 1 내지 약 50 Torr의 압력으로 유지된다. 나노-다공성 벌크 층(312)은, 후속 층들의 증착 전에, 휘발성 성분들을 제거하기 위해 경화될 수 있다. 경화는, 약 25 ℃ 내지 약 400 ℃에 있을 수 있는 범위에서의 점차적으로 더 높은 온도들로 기판을 가열하면서, He 또는 N2와 같은 비-반응성 가스 환경을 제공함으로써, 챔버에서 수행될 수 있다. 프로세싱 조건들은, 증착되는 막의 원하는 특성들에 따라 변화될 수 있다. 나노-다공성 벌크 층(312)을 위한 증착 프로세스 동안에, 약 13.56 MHz의 주파수에서의 50 내지 1000 W의 RF 전력이 샤워헤드에 인가된다. 이는, 500 내지 10,000 Å/분의 나노-다공성 벌크 층(312)에 대한 증착 레이트를 야기한다. 나노-다공성 벌크 층(312)의 두께는 애플리케이션/목적에 따른다. 일 실시예에서, 나노-다공성 벌크 층(312)의 증착 동안에, 유량은 다음과 같이 세팅된다: Si 전구체는 2000 SCCM(363.6 SCCM/리터)으로 세팅되고, 캐리어 가스는 3000 SCCM(545.5 SCCM/리터)으로 세팅되고; C 전구체는 또한, 2000 SCCM(363.6 SCCM/리터)으로 세팅되고, 그 C 전구체의 캐리어 가스는 3000 SCCM(545.5 SCCM/리터)으로 세팅되고; 그리고 O2 유동은 500 SCCM(76.9 SCCM/리터)으로 세팅된다.
[0048] 도 4는, 본 발명의 일 실시예에 따른, 저-K 유전체 층을 증착하는 방법을 위한 흐름도이다. 방법(400)에서, 이중-다마신 프로세스에 대해 적합한 막 스택에 이중 층 저-K 유전체가 형성된다.
[0049] 블록(410)에서, 실리콘(Si) 풍부 전구체가 비-반응성 캐리어 가스와 혼합된다. 일 실시예에서, Si-풍부 전구체는 메틸디에톡시실란(MDEOS)이다. 다시, 비-반응성 캐리어 가스의 예는 헬륨 또는 질소일 수 있다. 혼합은, 1:1(Si 대 캐리어 가스) 내지 1:5(Si 대 캐리어 가스)의 비율로 발생할 수 있다.
[0050] 블록(420)에서, 탄소 풍부 전구체가 비-반응성 캐리어 가스와 혼합된다. C-풍부 전구체의 예는, 알파-테르피넨(ATRP) 또는 비시클로 [2.2.1] 헵타-2,5-디엔(BCHD)일 수 있다. 일 실시예에서, ATRP는, 헬륨(He) 또는 질소(N2)와 같은 비-반응성 캐리어 가스와 가스 패널에서 혼합된다. 혼합은, 1:1(C 대 캐리어 가스) 내지 1:5(C 대 캐리어 가스)의 비율로 발생할 수 있다.
[0051] 블록(430)에서, 전구체들(프로세스 가스들) 양자 모두는 가스 패널로부터 공급되고, 프로세스 챔버에서의 플라즈마 반응에서 산화제와 혼합된다. 일 실시예에서, 산화제와의 프로세스 가스들의 혼합 동안에, C-풍부 전구체 및 Si-풍부 전구체의 정상 상태(steady state) 유동이 유지되면서, 어느 하나의 전구체의 부분들이 챔버의 바이패스(bypass)로 전환된다(diverted). 대안적인 실시예에서, 혼합은 C 전구체 및 Si 전구체 양자 모두의 SCCM을 조정함으로써 수행된다. 산화제를 위한 혼합 범위는, 플라즈마 가스에서 20 % 산화제(5000 SCCM(909.1 SCCM/리터)) 내지 0 % 산화제(0 SCCM(0.0 SCCM/리터))에서 변화할 수 있다.
[0052] 블록(440)에서, 얇은 막 전이/접착 층이, 아래놓인 층 상에 형성된다. 아래놓인 층은 접착 층의 부분이 아니다. 예컨대, 아래놓인 층은 얇은 막(< 40 Å) 시드 또는 전이 층이 아니다. CVD 챔버에서의 전구체들의 유량들 그리고 따라서 농도들은, 전이 층에서의 점진적으로 증가하는 탄소 함유량을 생성하기 위해 조정된다. 일 실시예에서 그리고 도 3에서 도시된 바와 같이, 전이 층(311)은, 아래놓인 층(320) 바로 위에 40 Å 미만의 두께로 증착된다.
[0053] 블록(450)에서, 벌크 층이 전이 층 상에 형성된다. 일정한 실리콘 및 탄소 전구체가 증착 프로세스 동안에 유지된다. 벌크 층의 두께는 애플리케이션 특정적이다. 벌크 층의 형성으로, 이중-다마신 프로세스를 위한 이중 층 저-K 유전체가 적합하게 형성된다. 일 실시예에서, 벌크 층의 형성은 전이 층의 증착과 별개의 단계이다. 그러한 실시예는, 벌크 층의 증착 전에, 전이 층을 폴리싱(polishing)하는 부가적인 단계를 수반할 수 있다. 그러나, 다른 실시예에서, 전이 및 벌크 층들은 연속적인 증착 프로세스에서 형성된다.
[0054] 전이 층의 형성에서의 일 예시적인 실시예에서, Si 전구체 MDEOS 가스, C 전구체 ATRP 가스, 및 He 캐리어 가스가, 플라즈마 챔버 내부에서의 플라즈마 기반 반응 동안, 산화제, (O2) 가스와 혼합되면서, ATRP 가스의 부분들이 바이패스로 전환된다. ATRP 가스의 농도는, 정의된 농도에 도달될 때까지, 플라즈마 챔버에서의 플라즈마 반응에서 증가된다. 따라서, 40 Å 미만의 두께로 전이 층 증착을 완료하고, 심리스(seamless) 방식으로 나노-다공성 벌크 층 증착을 시작한다.
[0055] 벌크 층은 10 Å 미만의 애플리케이션 결정된 두께로 증착된다. 전이 층 및 나노-다공성 벌크 층은 이중 층 저-K 유전체를 형성하고, 여기에서, K < 2.5이고, 두께는 50 Å 미만이고, 접착성 강도는 6.3 J/m2이다. 형성된 이중 층 저-K 유전체는, 종래에 형성된 3층 저-K 유전체보다 접착 강도가 더 우수하다는 점에서 이익을 갖는다. 부가적으로, 프로세스가 더 적은 프로세스 단계들 및 재료들을 활용하기 때문에, 프로세스는 CVD 챔버들의 유지보수 다운타임 및 원재료들에 대한 절약들을 야기한다.
[0056] 전술한 바가 본 발명의 바람직한 실시예에 관한 것이지만, 본 발명의 다른 그리고 추가적인 실시예들이, 본 발명의 기본적인 범위로부터 벗어나지 않고 고안될 수 있다. 본 발명의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 반도체 디바이스에서 사용하기 위한 막 스택(stack)으로서,
    개재(intervening) 층의 형성 없이, 아래놓인 층 바로 위에 증착된 이중(dual) 층 저-K 유전체
    를 포함하며,
    상기 이중 층 저-K 유전체는,
    접착(adhesion) 층; 및
    벌크(bulk) 층
    으로 구성되고, 50 Å 미만의 두께를 가지는,
    반도체 디바이스에서 사용하기 위한 막 스택.
  2. 제 1 항에 있어서,
    상기 접착 층은,
    탄소 함유량에서의 점진적인 증가를 생성하기 위해 조절되는,
    반도체 디바이스에서 사용하기 위한 막 스택.
  3. 제 1 항에 있어서,
    상기 접착 층 및 상기 벌크 층은 연속적인 증착 프로세스에서 형성되는,
    반도체 디바이스에서 사용하기 위한 막 스택.
  4. 제 1 항에 있어서,
    상기 접착 층은 40 Å 미만의 두께를 갖는,
    반도체 디바이스에서 사용하기 위한 막 스택.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 아래놓인 층 상에 형성된 상기 접착 층의 표면에서, 상기 접착 층의 바닥 표면에 0 % 초과의 탄소 함유량이 존재하는,
    반도체 디바이스에서 사용하기 위한 막 스택.
  7. 제 1 항에 있어서,
    상기 벌크 층은 10 Å 미만의 벌크 층 두께를 갖는,
    반도체 디바이스에서 사용하기 위한 막 스택.
  8. 제 1 항에 있어서,
    상기 이중 층 저-K 유전체는 6.3 J/m2 또는 그 초과의 상기 아래놓인 층에 대한 본딩 강도(bond strength)를 갖는,
    반도체 디바이스에서 사용하기 위한 막 스택.
  9. 제 1 항에 있어서,
    상기 접착층을 증착하기 위하여 메틸디에톡시실란(MDEOS) 전구체가 활용되는,
    반도체 디바이스에서 사용하기 위한 막 스택.
  10. 제 1 항에 있어서,
    상기 접착층을 증착하기 위하여 알파-테르피넨(ATRP) 전구체가 활용되는,
    반도체 디바이스에서 사용하기 위한 막 스택.
  11. 제 1 항에 있어서,
    상기 접착층을 증착하기 위한 캐리어 가스로서 헬륨(He)이 활용되는,
    반도체 디바이스에서 사용하기 위한 막 스택.
  12. 막 스택 바로 위에 나노-다공성(nano-porous) 저-K 유전체 층을 증착하기 위한 방법으로서,
    증착 챔버에 C-풍부 전구체 및 Si-풍부 전구체를 공급하는 단계;
    아래놓인 층 상의 접착성(adhesive) 층의 증착 동안에, 상기 C-풍부 전구체와 상기 Si-풍부 전구체의 혼합물을 점진적으로 변화시키는 단계; 및
    상기 Si-풍부 전구체와 C-풍부 전구체의 고정된 비율로, 상기 접착성 층 상에 벌크 층을 증착하는 단계
    를 포함하고,
    상기 나노-다공성 저-K 유전체 층은 50 Å 미만의 두께를 갖는,
    나노-다공성 저-K 유전체 층을 증착하기 위한 방법.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 접착성 층은 40 Å 미만의 접착성 층 두께를 갖는,
    나노-다공성 저-K 유전체 층을 증착하기 위한 방법.
  15. 제 12 항에 있어서,
    상기 Si-풍부 전구체는 메틸디에톡시실란(MDEOS)이고, 상기 C-풍부 전구체는 알파-테르피넨(ATRP)인,
    나노-다공성 저-K 유전체 층을 증착하기 위한 방법.
KR1020157028508A 2013-03-14 2013-12-20 Pecvd 프로세스에서 우수한 접착 강도를 갖고 유전 상수 증가를 최소화하기 위한 접착 층 KR102136769B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361784472P 2013-03-14 2013-03-14
US61/784,472 2013-03-14
PCT/US2013/077219 WO2014143337A1 (en) 2013-03-14 2013-12-20 Adhesion layer to minimize dilelectric constant increase with good adhesion strength in a pecvd process

Publications (2)

Publication Number Publication Date
KR20150131171A KR20150131171A (ko) 2015-11-24
KR102136769B1 true KR102136769B1 (ko) 2020-07-22

Family

ID=51523853

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157028508A KR102136769B1 (ko) 2013-03-14 2013-12-20 Pecvd 프로세스에서 우수한 접착 강도를 갖고 유전 상수 증가를 최소화하기 위한 접착 층

Country Status (3)

Country Link
US (1) US9165998B2 (ko)
KR (1) KR102136769B1 (ko)
WO (1) WO2014143337A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10832904B2 (en) 2012-06-12 2020-11-10 Lam Research Corporation Remote plasma based deposition of oxygen doped silicon carbide films
US10325773B2 (en) 2012-06-12 2019-06-18 Novellus Systems, Inc. Conformal deposition of silicon carbide films
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
WO2014143337A1 (en) * 2013-03-14 2014-09-18 Applied Materials, Inc. Adhesion layer to minimize dilelectric constant increase with good adhesion strength in a pecvd process
US10297442B2 (en) * 2013-05-31 2019-05-21 Lam Research Corporation Remote plasma based deposition of graded or multi-layered silicon carbide film
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
KR20160129192A (ko) * 2015-04-29 2016-11-09 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
US10002787B2 (en) 2016-11-23 2018-06-19 Lam Research Corporation Staircase encapsulation in 3D NAND fabrication
US10840087B2 (en) 2018-07-20 2020-11-17 Lam Research Corporation Remote plasma based deposition of boron nitride, boron carbide, and boron carbonitride films
KR20220056249A (ko) 2018-10-19 2022-05-04 램 리써치 코포레이션 갭 충진 (gapfill) 을 위한 도핑되거나 도핑되지 않은 실리콘 카바이드 증착 및 원격 수소 플라즈마 노출

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070249159A1 (en) * 2006-04-24 2007-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric film to improve adhesion of low-k film

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US6518646B1 (en) * 2001-03-29 2003-02-11 Advanced Micro Devices, Inc. Semiconductor device with variable composition low-k inter-layer dielectric and method of making
US6570256B2 (en) * 2001-07-20 2003-05-27 International Business Machines Corporation Carbon-graded layer for improved adhesion of low-k dielectrics to silicon substrates
US7276441B1 (en) * 2003-04-15 2007-10-02 Lsi Logic Corporation Dielectric barrier layer for increasing electromigration lifetimes in copper interconnect structures
US7968471B2 (en) * 2003-11-28 2011-06-28 Nec Corporation Porous insulating film, method for producing the same, and semiconductor device using the same
US7547643B2 (en) * 2004-03-31 2009-06-16 Applied Materials, Inc. Techniques promoting adhesion of porous low K film to underlying barrier layer
US7259111B2 (en) * 2005-01-19 2007-08-21 Applied Materials, Inc. Interface engineering to improve adhesion between low k stacks
US8043959B2 (en) * 2006-04-21 2011-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a low-k dielectric layer with improved damage resistance and chemical integrity
US7297376B1 (en) * 2006-07-07 2007-11-20 Applied Materials, Inc. Method to reduce gas-phase reactions in a PECVD process with silicon and organic precursors to deposit defect-free initial layers
US7615482B2 (en) * 2007-03-23 2009-11-10 International Business Machines Corporation Structure and method for porous SiCOH dielectric layers and adhesion promoting or etch stop layers having increased interfacial and mechanical strength
US20110204382A1 (en) * 2008-05-08 2011-08-25 Base Se Layered structures comprising silicon carbide layers, a process for their manufacture and their use
US20100015816A1 (en) * 2008-07-15 2010-01-21 Kelvin Chan Methods to promote adhesion between barrier layer and porous low-k film deposited from multiple liquid precursors
DE102009046259B4 (de) * 2009-10-30 2019-10-10 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Stärkere Haftung eines PECVD-Kohlenstoffs auf dielektrischen Materialien durch Vorsehen einer Haftungsgrenzfläche
JP2011155077A (ja) * 2010-01-26 2011-08-11 Renesas Electronics Corp 半導体装置の製造方法
US20120121823A1 (en) * 2010-11-12 2012-05-17 Applied Materials, Inc. Process for lowering adhesion layer thickness and improving damage resistance for thin ultra low-k dielectric film
US8637412B2 (en) * 2011-08-19 2014-01-28 International Business Machines Corporation Process to form an adhesion layer and multiphase ultra-low k dielectric material using PECVD
WO2014143337A1 (en) * 2013-03-14 2014-09-18 Applied Materials, Inc. Adhesion layer to minimize dilelectric constant increase with good adhesion strength in a pecvd process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070249159A1 (en) * 2006-04-24 2007-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric film to improve adhesion of low-k film

Also Published As

Publication number Publication date
WO2014143337A1 (en) 2014-09-18
US9165998B2 (en) 2015-10-20
KR20150131171A (ko) 2015-11-24
US20140264780A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
KR102136769B1 (ko) Pecvd 프로세스에서 우수한 접착 강도를 갖고 유전 상수 증가를 최소화하기 위한 접착 층
CN108122736B (zh) 半导体装置的制造方法、基板处理装置以及存储介质
WO2018063804A1 (en) Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
JP6086934B2 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
TW201411721A (zh) 用於流動性膜之經改良的緻密化作用
US9741556B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
JP2013515376A (ja) 連続プラズマを用いるｐｅｃｖｄ（プラズマ化学気相堆積）マルチステップ処理
CN104109846A (zh) 半导体器件的制造方法及衬底处理装置
JP2017112145A (ja) 半導体装置の製造方法、基板処理装置、ガス供給システムおよびプログラム
JP2016072587A (ja) 半導体装置の製造方法、基板処理装置およびプログラム
JP6529780B2 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
WO2018055724A1 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
JP2017005016A (ja) 半導体装置の製造方法、基板処理装置およびプログラム
KR102419555B1 (ko) 반도체 장치의 제조 방법, 기판 처리 방법, 기판 처리 장치 및 프로그램
JP4044637B2 (ja) プラズマ励起ｃｖｄ膜の界面品質改良のための方法
JP2016066688A (ja) 半導体装置の製造方法、基板処理装置およびプログラム
US10134586B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
WO2004063417A2 (en) Method to improve cracking thresholds and mechanical properties of low-k dielectric material
WO2017158848A1 (ja) 半導体装置の製造方法、基板処理装置、および記録媒体
US10340134B2 (en) Semiconductor device manufacturing method, substrate processing apparatus, and recording medium
US20220189771A1 (en) Underlayer film for semiconductor device formation
CN108292594A (zh) 用于多层图案化应用的低温单一前驱物arc硬掩模
US20230066543A1 (en) Fully self aligned via integration processes
TW202118894A (zh) 基板處理裝置、電漿生成裝置、半導體裝置之製造方法及程式
KR20180120579A (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant