CN103000498A - 石墨烯纳米带的制造方法、mosfet及其制造方法 - Google Patents
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Abstract
本申请公开了一种石墨烯纳米带的制造方法、MOSFET及其制造方法，其中，MOSFET包括：绝缘衬底；位于绝缘衬底上的氧化物保护层；嵌入氧化物保护层中的至少一条石墨烯纳米带，其中在氧化物保护层的侧表面上暴露所述至少一条石墨烯纳米带的表面；在所述至少一条石墨烯纳米带的每一个中形成的沟道区；在所述至少一条石墨烯纳米带的每一个中形成的源/漏区，其中沟道区位于源/漏区之间；位于所述至少一条石墨烯纳米带上的栅介质层；位于栅介质层上的栅极导体层；以及在氧化物保护层的侧表面上与源/漏区相接触的源/漏接触。本发明的方法可以降低石墨烯纳米带和MOSFET的生产成本，并且可以改善MOSFET的性能。
Description
技术领域
本发明涉及一种石墨烯纳米带的制造方法、金属氧化物半导体场效应晶体管(MOSFET)及其制造方法，具体地，涉及一种使用石墨烯(graphene)沟道的MOSFET及其制造方法。
背景技术
石墨烯是碳原子以SP2轨道杂化按照蜂巢晶格(honeycomb crystallattice)排列形成的单层二维晶体。石墨烯不限于单层石墨，而是可以包含两层或更多层的石墨，只要其表现出二维晶体的特性即可。
近年对使用石墨烯的半导体器件进行了研究。石墨烯纳米带(graphene nano-ribbon)的宽度是纳米量级，因为尺寸效应可以获得有限的带隙，从而表现出半导体的特性。
Hidefumi Hiura等人的美国专利申请No.US2010/0102292A1公开了一种使用石墨烯的半导体器件，其中对半导体石墨烯进行适当的掺杂以形成沟道区，并利用金属石墨烯形成源/漏区和栅极。
然而，上述已知的半导体器件使用单条的石墨烯纳米带形成沟道，因而只能承载有限的沟道导通电流。
而且，已知的用于制造石墨烯纳米带的方法包括热解形成石墨烯层及对石墨烯层的图案化步骤，或者包括从较厚的石墨烯层剥离及层转移的步骤，以获得厚度和宽度均是纳米量级的石墨烯。这种制造石墨烯纳米带的方法生产成本高，并且由于难以准确控制石墨烯纳米带两个维度上的尺寸，工艺可重复性差。
发明内容
本发明的目的是提供一种新的石墨烯纳米带的制造方法以及包含石墨烯纳米带的MOSFET，该MOSFET具有改进的性能和降低的生产成本。
根据本发明的一方面，提供一种制造石墨烯纳米带的方法，包括：
在绝缘衬底上形成包括籽层和生长抑制层的叠层；
对叠层进行图案化以形成至少一个叠层条带，所述至少一个叠层条带暴露籽层的侧表面；以及
在籽层的侧表面上生长石墨烯纳米带。
根据本发明的另一方面，提供一种制造MOSFET的方法，包括：
按照上述的方法制造石墨烯纳米带；
在所述至少一个叠层条带之间形成氧化物保护层，使得石墨烯纳米带嵌入氧化物保护层中；
去除叠层条带以形成凹槽，并且在氧化物保护层的侧表面上暴露石墨烯纳米带的表面；
在石墨烯纳米带上形成堆叠的栅介质层和栅极导体层；
在栅极导体层的两侧形成侧墙；
在部分石墨烯纳米带中形成源/漏区；以及
利用金属层填充氧化物保护层之间的凹槽，以形成与源/漏区接触的源/漏接触。
根据本发明的又一方面，提供一种MOSFET，包括：绝缘衬底；位于绝缘衬底上的氧化物保护层；嵌入氧化物保护层中的至少一条石墨烯纳米带，其中在氧化物保护层的侧表面上暴露所述至少一条石墨烯纳米带的表面；在所述至少一条石墨烯纳米带的每一个中形成的沟道区；在所述至少一条石墨烯纳米带的每一个中形成的源/漏区，其中沟道区位于源/漏区之间；位于所述至少一条石墨烯纳米带上的栅介质层；位于栅介质层上的栅极导体层；以及在氧化物保护层的侧表面上与源/漏区相接触的源/漏接触。
在本发明的方法中，通过控制生长条件，石墨烯纳米带的厚度可以控制为单层、两层或更多层石墨。另一方面，石墨烯纳米带的宽度取决于籽层的厚度。本发明的方法利用金属层的侧表面，不必采用额外的图案化步骤或层转移步骤，就可以通过控制金属层的厚度而形成期望宽度的石墨烯纳米带，从而降低了生产成本。
本发明的方法可以精确地控制石墨烯纳米带在两个维度(即厚度和宽度)上的尺寸。
在本发明的MOSFET中，不仅包括上述的有益效果，而且由于一个MOSFET可以包括多条石墨烯纳米带，因此可以通过设置多条石墨烯沟道来提高沟道导通电流，从而改善器件的性能。
附图说明
图1至3示意性地示出了根据本发明的制造石墨烯纳米带方法的各个步骤的截面图；
图4至10示意地示出了根据本发明的制造MOSFET的方法的各个步骤的俯视图和截面图，其中在俯视图中以线A-A’示出了截面图的截取位置；
图11示意性地示出了根据本发明的MOSFET的透视图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括半导体衬底和在半导体衬底上已经形成的所有层或区域。
根据本发明的优选实施例，按照图1至3的顺序执行制造石墨烯纳米带的以下步骤。
参见图1，在半导体衬底100上采用热氧化或溅射形成氧化物底层(base layer)101，在其上交替堆叠籽层102-1、102-2和生长抑制层(blocking layer)103-1、103-2。在形成籽层102-1、102-2的步骤和形成后续的生长抑制层103-1、103-2的步骤之间，对籽层102-1、102-2进行热退火以进行再结晶或促进晶粒生长。
半导体衬底100和氧化物底层101的组合可以由绝缘衬底代替，例如玻璃衬底、钛酸锶衬底。
采用常规的沉积工艺形成籽层102-1、102-2，如物理气相沉积(PVD)，包括电子束蒸发、分子束外延、溅射，或者化学气相沉积(CVD)等，包括原子层沉积(ALD)、金属有机化学气相沉积(MOCVD)、等离子增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等。前述常规的沉积工艺不限于已知的技术，还包括未来开发的适合于形成目标层的沉积工艺。
优选地，采用电子束蒸发形成籽层102-1、102-2，采用CVD形成生长抑制层103-1、103-2。
籽层102-1、102-2是生长石墨烯的形核层，其材料可以选自过渡金属，如Ni、Co、Pt、Ir、Ru。籽层102-1、102-2的厚度将决定生长的石墨烯纳米带的宽度，例如约为5-20nm。生长抑制层103-1、103-2抑制石墨烯在其上的生长，其材料例如可以是氮化物，生长抑制层103-1、103-2的厚度可以是任意的。生长抑制层103-1、103-2覆盖籽层102-1、102-2的表面，使得石墨烯仅仅在籽层102-1、102-2的侧表面上生长。
优选地，籽层102-1、102-2和生长抑制层103-1、103-2形成超晶格，以获得减少的晶体缺陷和均匀的层厚度。
尽管在图中示出的籽层的数量为两层，但可以根据实际需要形成更多数量的籽层。在垂直方向上堆叠的籽层的数量与将形成的在垂直方向上堆叠的石墨烯纳米带的数量相同。根据MOSFET的设计要求，可以确定在垂直方向上堆叠的石墨烯沟道的数量，进而可以确定在垂直方向上堆叠的籽层的数量。
然后，对籽层102-1、102-2和生长抑制层103-1、103-2的叠层进行图案化，形成多个彼此隔开并且沿着垂直于图中纸面的方向延伸的叠层条带，如图2所示。每一个叠层条带包括交替堆叠的籽层102-1、102-2和生长抑制层103-1、103-2，并且至少暴露籽层102-1、102-2的侧表面。
该图案化可以包括以下步骤：通过包含曝光和显影的光刻工艺，在生长抑制层103-2上形成含有图案的光抗蚀剂掩模；通过各向异性的干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，从上至下依次去除生长抑制层103-2、籽层102-2、生长抑制层103-1、籽层102-1，该蚀刻步骤停止在氧化物底层101的顶部；通过在溶剂中溶解或灰化去除光抗蚀剂掩模。
在图案化之后进行热退火以修复籽层102-1、102-2的侧表面的损伤。
然后，例如在900-1000℃的温度下，向反应室中提供高度稀释的碳氢化合物流，并保持反应室压强为环境气压，采用CVD在籽层102-1、102-2的侧表面上生长石墨烯纳米带104，如图3所示。
石墨烯纳米带仅仅在籽层的暴露的侧表面上选择性地生长。
在按照图1至3所示的步骤形成石墨烯纳米带之后，根据本发明的优选实施例，按照图4至10的顺序执行制造MOSFET的以下步骤。
通过上述常规的沉积工艺，在整个半导体结构上形成氧化物保护层105，该氧化物保护层105填充了叠层条带之间的开口。接着，以位于叠层条带顶部的生长抑制层103-2作为停止层，对氧化物保护层105进行化学机械平面化(CMP)，如图4所示。
石墨烯纳米带104嵌入在氧化物保护层105中。氧化物保护层105为石墨烯纳米带104提供了机械支撑，并且在随后的处理中作为石墨烯纳米带104的保护层。氧化物保护层105与在图2所示的叠层条带是互补的形状，也即仍然形成沿着垂直于图中纸面的方向延伸的条带形状。
然后，采用上述的图案化步骤，从上至下依次去除生长抑制层103-2、籽层102-2、生长抑制层103-1、籽层102-1，从而完全去除叠层条带，如图5a和5b所示。
代替地，该图案化步骤可以采用湿法刻蚀，相对于氧化物保护层105和氧化物底层101，选择性地蚀刻生长抑制层103-2、籽层102-2、生长抑制层103-1、籽层102-1，从而不必形成光抗蚀剂掩模，进一步简化工艺。
该图案化步骤留下直立的氧化物保护层105及嵌入其中的石墨烯纳米带104，并且石墨烯纳米带104在氧化物保护层105的侧表面上暴露。优选地，在去除叠层条带的步骤之后，对石墨烯纳米带104将用作沟道的部分进行掺杂。例如，在美国专利申请No.US2010/0102292A1中描述了对石墨烯纳米带104掺杂的方法。
然后，采用上述常规的沉积工艺在半导体结构的整个表面上形成共形的栅介质层106和扩散阻挡层107，以及覆盖的栅极导体层108，如图6a和6b所示。优选地，可以采用ALD形成栅介质层106，采用溅射形成扩散阻挡层107和栅极导体层108。
栅介质层106可以由氧化物、氧氮化物、高K材料或其组合组成。扩散阻挡层107可以由稳定的金属例如Ti、Pt、Au或其叠层组成，栅极导体层108可以由金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层组成。优选地，栅介质层106的材料是Al2O3，扩散阻挡层的材料是Ti/Pt，栅极导体层108的材料是原位掺杂的多晶硅。
栅介质层106在氧化物保护层105的侧表面上接触石墨烯纳米带。扩散阻挡层107位于栅介质层和随后形成的栅极导体层108之间。应当注意，扩散阻挡层107是可选的层，用于阻止栅极导体层108的材料扩散进入石墨烯条带104中。栅极导体层108填充了氧化物保护层105之间的凹槽，采用额外的CMP平整栅极导体层108以获得半导体结构的平整表面。
然后，在半导体结构的表面上形成用于限定栅极的光抗蚀剂掩模109，如图7a和7b所示。光抗蚀剂掩模109形状是沿着纸面的横向方向延伸的条带。
然后，采用光抗蚀剂掩模，通过各向异性的干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，去除栅极导体层108的暴露部分，然后通过其中使用蚀刻剂溶液的湿法蚀刻，进一步去除扩散阻挡层107、栅介质层106的暴露部分，如图8a和8b所示。
在两次蚀刻之后，栅极导体层108形成了与光抗蚀剂掩模109一致的沿着纸面的横向方向延伸的条带，栅极导体层108的延伸方向与氧化物保护层105的延伸方向垂直，并且在光抗蚀剂掩模109未遮挡的部分暴露氧化物保护层105和氧化物底层101的顶部表面，以及暴露氧化物保护层105的侧表面和嵌入其中的石墨烯纳米带104。
然后，通过在溶剂中溶解或灰化去除光抗蚀剂掩模109。通过上述常规的沉积工艺，在半导体结构的整个表面上形成共形的氮化物层，并接着进行反应离子蚀刻，仅仅留下位于栅极导体层108的侧壁上的氮化物层以形成侧墙110，如图9a和9b所示。
优选地，在形成侧墙110之后，对石墨烯纳米带104将用作源/漏区的部分进行掺杂。例如，在美国专利申请No.US2010/0102292A1中描述了对石墨烯纳米带104掺杂的方法。
然后，通过上述常规的沉积工艺，在半导体结构的整个表面上形成覆盖的金属层，如Ti。金属层至少填充了氧化物保护层105之间的凹槽。接着对金属层进行回蚀刻，仅仅留下金属层位于氧化物保护层105之间的凹槽以外的部分以形成源/漏接触111，如图10a和10b所示。
源/漏接触111与嵌入氧化物保护层105中并在氧化物保护层105的侧表面暴露的石墨烯纳米带104接触。
尽管未示出，但在形成源/漏接触111的步骤之后可以进一步形成层间电介质层，并在层间电介质层中形成到达源/漏接触111和栅极导体层108的导电通道，从而形成完整的MOSFET。
图16示意性地示出了根据本发明的MOSFET的透视图，其中未示出层间电介质层和导电通道。本发明的MOSFET包括在垂直方向上堆叠以及在横向方向上排列的多条石墨烯纳米带104(在图中示出了2×12＝24条石墨烯沟道)，所述多条石墨烯纳米带104嵌入氧化物保护层105中，并且在每一条石墨烯纳米带104中形成了源/漏区和位于源/漏区之间的沟道，源/漏接触111在氧化物保护层105的侧表面上与石墨烯纳米带104的源/漏区相接触，栅极导体层108位于石墨烯纳米带104的沟道上方，并且栅介质层106位于栅极导体层108和石墨烯纳米带104之间。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
Claims (20)
1.一种制造石墨烯纳米带的方法，包括：
在绝缘衬底上形成包括籽层和生长抑制层的叠层；
对叠层进行图案化以形成至少一个叠层条带，所述至少一个叠层条带暴露籽层的侧表面；以及
在籽层的侧表面上生长石墨烯纳米带。
2.根据权利要求1所述的方法，其中所述石墨烯纳米带的宽度对应于所述籽层的厚度。
3.根据权利要求2所述的方法，其中所述籽层的厚度为5-20nm。
4.根据权利要求1所述的方法，其中所述石墨烯纳米带的厚度为单层、两层或更多层石墨。
5.根据权利要求1所述的方法，其中所述叠层包括在垂直方向上交替堆叠的至少一个籽层和至少一个生长抑制层。
6.根据权利要求1所述的方法，其中所述籽层由选自Ni、Co、Pt、Ir、Ru的一种材料组成。
7.根据权利要求1所述的方法，其中所述生长抑制层由氮化物组成。
8.根据权利要求1所述的方法，其中形成包括籽层和生长抑制层的叠层的步骤包括生长籽层和生长抑制层的超晶格。
9.一种制造MOSFET的方法，包括：
按照根据权利要求1-8任一项所述的方法制造石墨烯纳米带；
在所述至少一个叠层条带之间形成氧化物保护层，使得石墨烯纳米带嵌入氧化物保护层中；
去除叠层条带以形成凹槽，并且在氧化物保护层的侧表面上暴露石墨烯纳米带的表面；
在石墨烯纳米带上形成堆叠的栅介质层和栅极导体层；
在栅极导体层的两侧形成侧墙；
在部分石墨烯纳米带中形成源/漏区；以及
利用金属层填充氧化物保护层之间的凹槽，以形成与源/漏区接触的源/漏接触。
10.根据权利要求9所述的方法，其中在部分石墨烯纳米带中形成源/漏区的步骤包括对石墨烯纳米带的所述部分进行掺杂。
11.根据权利要求9所述的方法，在去除叠层条带的步骤和形成堆叠的栅介质层和栅极导体层的步骤之间，还包括对石墨烯纳米带的另一部分进行掺杂以形成沟道区，其中，沟道区位于源/漏区之间。
12.根据权利要求9所述的方法，其中形成堆叠的栅介质层和栅极导体层的步骤包括：
形成栅介质层；
形成栅极导体层；
采用光抗蚀剂掩模，蚀刻栅极导体层的一部分；以及
采用所述光抗蚀剂掩模，蚀刻栅介质层的一部分，
其中，蚀刻后的栅极导体层沿着与石墨烯纳米带延伸的方向垂直的方向延伸，并且在蚀刻后的栅极导体层的外侧暴露氧化物保护层的侧表面和嵌入其中的石墨烯纳米带。
13.根据要权利要求12所述的方法，在形成栅介质层的步骤和形成栅极导体层的步骤之间，还包括形成扩散阻挡层。
14.一种MOSFET，包括：
绝缘衬底；
位于绝缘衬底上的氧化物保护层；
嵌入氧化物保护层中的至少一条石墨烯纳米带，其中在氧化物保护层的侧表面上暴露所述至少一条石墨烯纳米带的表面；
在所述至少一条石墨烯纳米带的每一个中形成的沟道区；
在所述至少一条石墨烯纳米带的每一个中形成的源/漏区，其中沟道区位于源/漏区之间；
位于所述至少一条石墨烯纳米带上的栅介质层；
位于栅介质层上的栅极导体层；以及
在氧化物保护层的侧表面上与源/漏区相接触的源/漏接触。
15.根据权利要求14所述的MOSFET，其中所述至少一条石墨烯纳米带包括在垂直方向上堆叠的多条石墨烯纳米带。
16.根据权利要求14或15所述的MOSFET，其中所述至少一条石墨烯纳米带包括在横向方向上排列的多条石墨烯纳米带。
17.根据权利要求14所述的MOSFET，其中所述至少一条石墨烯纳米带的宽度为5-20nm。
18.根据权利要求14所述的MOSFET，其中所述至少一条石墨烯纳米带的厚度为单层、两层或更多层石墨。
19.根据权利要求14所述的MOSFET，其中栅极导体层沿着与所述至少一条石墨烯纳米带延伸的方向垂直的方向延伸。
20.根据权利要求14所述的MOSFET，还包括位于栅介质层和栅极导体层之间的扩散阻挡层。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103227204A (zh) * | 2013-04-01 | 2013-07-31 | 南京邮电大学 | 晕掺杂的双材料异质栅石墨烯条带场效应管 |
| CN103972088A (zh) * | 2013-01-28 | 2014-08-06 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN104319291A (zh) * | 2014-10-29 | 2015-01-28 | 上海集成电路研发中心有限公司 | 双栅石墨烯鳍式场效应晶体管及其制造方法 |
| CN106340442A (zh) * | 2015-07-07 | 2017-01-18 | 三星电子株式会社 | 石墨烯纳米图案的形成方法、装置及装置的制造方法 |
| CN112919454B (zh) * | 2021-01-29 | 2023-10-13 | 南京大学 | 一种控制双层石墨烯堆叠角度的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090181502A1 (en) * | 2008-01-16 | 2009-07-16 | Texas Instruments Incorporated | Method for fabricating graphene transistors on a silicon or soi substrate |
| US20100003462A1 (en) * | 2008-07-02 | 2010-01-07 | Kamins Theodore I | Structure Including A Graphene Layer And Method For Forming The Same |
| US20100055388A1 (en) * | 2008-08-29 | 2010-03-04 | Advanced Micro Devices, Inc. | Sidewall graphene devices for 3-d electronics |
| US20100102292A1 (en) * | 2007-03-02 | 2010-04-29 | Nec Corporation | Semiconductor device using graphene and method of manufacturing the same |
| US20100295119A1 (en) * | 2009-05-20 | 2010-11-25 | Gurtej Sandhu | Vertically-oriented semiconductor selection device for cross-point array memory |
-
2011
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100102292A1 (en) * | 2007-03-02 | 2010-04-29 | Nec Corporation | Semiconductor device using graphene and method of manufacturing the same |
| US20090181502A1 (en) * | 2008-01-16 | 2009-07-16 | Texas Instruments Incorporated | Method for fabricating graphene transistors on a silicon or soi substrate |
| US20100003462A1 (en) * | 2008-07-02 | 2010-01-07 | Kamins Theodore I | Structure Including A Graphene Layer And Method For Forming The Same |
| US20100055388A1 (en) * | 2008-08-29 | 2010-03-04 | Advanced Micro Devices, Inc. | Sidewall graphene devices for 3-d electronics |
| US20100295119A1 (en) * | 2009-05-20 | 2010-11-25 | Gurtej Sandhu | Vertically-oriented semiconductor selection device for cross-point array memory |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103972088A (zh) * | 2013-01-28 | 2014-08-06 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103972088B (zh) * | 2013-01-28 | 2018-02-13 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103227204A (zh) * | 2013-04-01 | 2013-07-31 | 南京邮电大学 | 晕掺杂的双材料异质栅石墨烯条带场效应管 |
| CN103227204B (zh) * | 2013-04-01 | 2015-07-08 | 南京邮电大学 | 晕掺杂的双材料异质栅石墨烯条带场效应管 |
| CN104319291A (zh) * | 2014-10-29 | 2015-01-28 | 上海集成电路研发中心有限公司 | 双栅石墨烯鳍式场效应晶体管及其制造方法 |
| CN106340442A (zh) * | 2015-07-07 | 2017-01-18 | 三星电子株式会社 | 石墨烯纳米图案的形成方法、装置及装置的制造方法 |
| CN112919454B (zh) * | 2021-01-29 | 2023-10-13 | 南京大学 | 一种控制双层石墨烯堆叠角度的方法 |
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