KR100816689B1 - 강유전체 메모리 셀어레이 - Google Patents

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Abstract

본 발명은 워드라인과 셀플레이트의 쌍을 구동하기 위한 구동회로 증가에 따른 칩 면적 증가를 억제하도록 한 강유전체 메모리 셀어레이를 제공하기 위한 것으로, 본 발명의 강유전체 메모리 셀어레이는 다수의 비트라인과 교차하는 제1워드라인 및 제1셀플레이트의 쌍에 접속된 다수의 단위셀들로 이루어진 제1셀그룹, 및 상기 다수의 비트라인과 교차하는 제2워드라인 및 제2셀플레이트의 쌍에 접속된 다수의 단위셀들로 이루어지며 상기 제1셀그룹에 인접하는 제2셀그룹을 포함하고, 상기 제1셀그룹과 상기 제2셀그룹을 각각 두 그룹으로 분할시키는 부분에서 상기 제1셀플레이트와 상기 제2셀플레이트가 교차 결합된다.
Figure R1020010087779
강유전체메모리, 셀어레이, 셀플레이트, 워드라인

Description

강유전체 메모리 셀어레이{Ferroelectric RAM cell array}
도 1은 일반적인 강유전체막의 히스테리시스 특성을 도시한 도면,
도 2는 종래기술에 따른 강유전체 메모리셀 및 셀어레이를 도시한 회로도,
도 3은 본 발명의 실시예에 따른 강유전체 메모리셀 및 셀어레이를 도시한 회로도.
*도면의 주요 부분에 대한 부호의 설명
WL0, WL1 : 워드라인 CP0, CP1 : 셀플레이트
BL0∼BL1 : 비트라인
본 발명은 반도체소자에 관한 것으로, 특히 강유전체 메모리 셀어레이에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 도 1에 도시된 바와 같이, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'(Q"1")과 '0'(Q"0")을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj )2O9(이하 SBTN) 등 의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
도 2는 종래기술에 따른 강유전체 메모리 소자의 단위셀 및 셀 어레이를 도시한 회로도이다.
도 2를 참조하면, 하나의 강유전체메모리셀(Unit Cell; UC1, UC2)에 각각 셀플레이트라인(CP0,CP1)이 접속되고 있다. 이하, 제1비트라인(BL0)과 제1,2워드라인(WL0,WL1)에 위치하며 제1비트라인(BL0)에 의해 그 동작이 이루어지는 이웃한 제1,2단위셀(UC1,UC2)을 참조하여 설명하기로 한다.
먼저 제1단위셀(UC1)은 제1비트라인(BL0)과 제1워드라인(WL0)이 교차하는 위치에 배치되며, 제1비트라인(BL0)에 드레인이 접속되고 제1워드라인(WL0)에 게이트가 접속된 제1트랜지스터(MN1)와 제1트랜지스터(MN1)의 소스에 제1전극이 접속되고 제1셀플레이트(CP0)에 제2전극이 접속된 제1강유전체캐패시터(FC1)로 이루어진다.
그리고, 제2단위셀(UC2)은 제1비트라인(BL0)과 제2워드라인(WL1)이 교차하는 위치에 배치되며, 제1비트라인(BL0)에 드레인이 접속되고 제2워드라인(WL1)에 게이트가 접속된 제2트랜지스터(MN2)와 제2트랜지스터(MN2)의 소스에 제1전극이 접속되고 제2셀플레이트(CP1)에 제2전극이 접속된 제2강유전체캐패시터(FC2)로 이루어진 다. 한편, 이러한 단위셀이 다수 어레이되어 셀어레이를 이룬다.
상기한 구성을 갖는 종래 FeRAM의 구동방식에 있어서 DRAM과의 차이점은, DRAM의 경우 정보저장용 캐패시터의 일측 전극인 셀플레이트(CP)의 전압이 구동전압의 절반(VCC/2)으로 고정되어 있으나, FeRAM의 경우에는 각 단위셀을 구동시킬 때마다 셀플레이트(CP)의 전압도 0V에서 VCC로 구동된다는 점이다.
한편, 셀플레이트(CP)를 구동하는데 걸리는 시간은 셀플레이트(CP)가 갖고 있는 캐패시턴스가 커질수록 증가하는데, 셀플레이트의 캐패시턴스를 줄이기 위해서는 셀플레이트(CP)를 라인(line) 형태로 하고, 셀이 구동될 때마다 연결된 셀플레이트(CP)도 선택하여 구동시키는 방법을 취해야만 한다.
그러나, 특정 셀을 선택하여 저장된 데이터를 읽거나 데이터를 쓰기 위해서 그 셀과 연결된 워드라인(WL)과 셀플레이트(CP)에 전압을 인가하면, 전압이 인가된 워드라인(WL)과 셀플레이트(CP)에 연결된 모든 셀들이 구동하게 되어, 데이터를 읽거나 쓰기 위한 셀 이외에 다른 셀들도 데이터의 읽기/쓰기와 무관하게 동작하는 문제가 있다.
즉, 도 2에 도시된 바와 같이, 제1워드라인(WL0)과 제1비트라인(BL0)이 교차하는 곳에 위치한 셀에 데이터를 읽거나 쓰기 위해서는 제2비트라인(BL1), 제3비트라인(BL2), 제4비트라인(BL3)과 제1워드라인(WL0)에 연결된 세 개의 셀들도 동시에 동작한다.
한편, 강유전체 캐패시터에 반복적으로 전압이 인가되면 피로도(fatigue) 및 임프린트(imprint) 등의 현상에 의해 강유전체 캐패시터의 특성이 열화되는 문제가 있다.
따라서, 하나의 워드라인과 하나의 셀플레이트(이하 '워드라인-셀플레이트쌍'이라 약칭함)에 연결된 셀들의 수가 많으면 많을수록 실제 메모리의 동작과는 무관하게 셀의 동작 횟수는 증가하게 되며, 이러한 문제점을 해결하기 위하여, 하나의 워드라인-셀플레이트쌍에 연결된 셀들의 수를 제한하였다.
도 2에 도시된 회로는, 워드라인-셀플레이트쌍에 연결된 셀의 수를 4개로 제한하였다. 여기서, "4개"라는 숫자는 단지 설명을 위해 도입한 것이다.
그 결과, 워드라인 및 셀플레이트도 다수 분할되고, 이들을 구동하기 위한 회로가 많이 필요하게 되어 전체 칩의 면적을 크게하는 문제가 발생된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 워드라인과 셀플레이트 쌍을 구동하기 위한 구동회로 증가에 따른 칩 면적 증가를 억제하는데 적합한 강유전체 메모리 셀어레이를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 강유전체 메모리 셀어레이는 다수의 비트라인과 교차하는 제1워드라인 및 제1셀플레이트의 쌍에 접속된 다수의 단위셀들로 이루어진 제1셀그룹, 및 상기 다수의 비트라인과 교차하는 제2워드라인 및 제2셀플레이트의 쌍에 접속된 다수의 단위셀들로 이루어지며 상기 제1셀그룹에 인접하는 제2셀그룹을 포함하고, 상기 제1셀그룹과 상기 제2셀그룹을 각각 두 그룹으로 분할시키는 부분에서 상기 제1셀플레이트와 상기 제2셀플레이트가 교차 결합된 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 강유전체 메모리셀 및 셀어레이를 도시한 회로도이다.
도 3을 참조하면, 제1단위셀(UC1)은 제1비트라인(BL0)과 제1워드라인(WL0)이 교차하는 위치에 배치되며, 제1비트라인(BL0)에 드레인이 접속되고 제1워드라인(WL0)에 게이트가 접속된 제1트랜지스터(MN1)와 제1트랜지스터(MN1 )의 소스에 제1전극이 접속되고 제1셀플레이트(CP0)에 제2전극이 접속된 제1강유전체캐패시터(FC1)로 이루어진다.
그리고, 제2단위셀(UC2)은 제1비트라인(BL0)과 제2워드라인(WL1)이 교차하는 위치에 배치되며, 제1비트라인(BL0)에 드레인이 접속되고 제2워드라인(WL1)에 게이트가 접속된 제2트랜지스터(MN2)와 제2트랜지스터(MN2)의 소스에 제1전극이 접속되 고 제2셀플레이트(CP2)에 제2전극이 접속된 제2강유전체캐패시터(FC2)로 이루어진다.
이러한 단위셀들이 다수 어레이되어 셀어레이를 이루는데, 제1워드라인에 접속된 단위셀들을 제1셀그룹이라 하고, 제2워드라인에 접속된 단위셀들을 제2셀그룹이라 한다.
종래 워드라인-셀플레이트쌍을 분할하여 4개의 셀을 각 분할된 워드라인-셀플레이트쌍에 접속시켰던 것과는 다르게, 본 발명에서는 워드라인-셀플레이트쌍을 분할하지 않고 하나의 셀플레이트와 이웃한 다른 하나의 셀플레이트를 교차 결합시킨 워드라인-셀플레이트쌍에 다수의 단위셀이 연결된다.
예컨대, 도 3을 참조하면, 먼저 제1워드라인(WL0)에 접속된 단위셀들, 즉 제1셀그룹을 살펴보면, 제1비트라인 내지 제4비트라인(BL0∼BL3)에 연결된 단위셀들은 제1워드라인-제1셀플레이트쌍(WL0-CP0)에 연결되고, 제5비트라인 내지 제8비트라인(BL4∼BL7)에 연결된 셀들은 제1워드라인-제2셀플레이트쌍(WL0-CP1 )에 연결된다.
그리고, 제2워드라인(WL1)에 접속된 단위셀들, 즉 제2셀그룹을 살펴보면, 제1비트라인 내지 제4비트라인(BL0∼BL3)에 연결된 단위셀들은 제2워드라인-제2셀플레이트쌍(WL1-CP1)에 연결되고, 제5비트라인 내지 제8비트라인(BL4∼BL 7)에 연결된 셀들은 제2워드라인-제1셀플레이트쌍(WL1-CP0)에 연결된다.
상기한 구성에 의하면, 본 발명은 워드라인(WL0, WL1) 각각에 8개의 셀을 연결하고, 셀플레이트(CP0, CP1) 각각에 8개의 셀이 연결되고 있으나, 일측 셀플레이트(CP0)를 다른 셀플레이트(CP1)와 교차시키고 있어, 그 구동방법이 도 2의 회로와 다르다.
먼저, 제1워드라인(WL0)에 연결된 제1셀그룹 중에서 제1비트라인 내지 제4비트라인(BL0∼BL3)에 연결된 단위셀들에 데이터를 읽거나 쓰기 위해서는 제1셀플레이트(CP0)를 구동하고, 제5비트라인 내지 제8비트라인(BL4∼BL7)에 연결된 단위셀들에 데이터를 읽거나 쓰기 위해서는 제2셀플레이트(CP1)를 구동한다.
반대로, 제2워드라인(WL1)에 연결된 제2셀그룹 중에서 제1비트라인 내지 제4비트라인(BL0∼BL3)에 연결된 셀들에 데이터를 읽거나 쓰기 위해서는 제2셀플레이트(CP1)를 구동하고, 제5비트라인 내지 제8비트라인(BL4∼BL7)에 연결된 셀들에 데이터를 읽거나 쓰기 위해서는 제1셀플레이트(CP0)를 구동한다.
이처럼, 구동하고자 하는 단위셀에 연결된 비트라인의 위치에 따라 제1셀플레이트(CP0) 또는 제2셀플레이트(CP1)를 선택하는 선택회로는 도 2의 회로에 비해 그 수가 적고, 또한 이러한 선택회로를 셀어레이 외부에서 위치시키므로써 도 2의 회로에서 셀어레이마다 필요한 워드라인-셀플레이트쌍의 구동 회로가 차지하는 면적에 비해 상대적으로 작은 면적을 차지한다.
상술한 실시예에서는 8개의 셀이 셀그룹을 이루어 하나의 워드라인에 연결된 경우 4개의 셀당 셀플레이트를 교차시켰으나, 셀의 수가 증가하는 경우에는 셀그룹의 중간 부분에서 셀플레이트를 교차시켜도 동일한 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 셀어레이의 크기를 크게 하므로써 동일한 밀도의 소자를 보다 작게 제조할 수 있어 한 장의 웨이퍼에 집적되는 칩의 수를 증가시킬 수 있는 효과가 있다.

Claims (3)

  1. 다수의 비트라인과 교차하는 제1워드라인 및 제1셀플레이트의 쌍에 접속된 다수의 단위셀들로 이루어진 제1셀그룹; 및
    상기 다수의 비트라인과 교차하는 제2워드라인 및 제2셀플레이트의 쌍에 접속된 다수의 단위셀들로 이루어지며 상기 제1셀그룹에 인접하는 제2셀그룹을 포함하고,
    상기 제1셀그룹과 상기 제2셀그룹을 각각 두 그룹으로 분할시키는 부분에서 상기 제1셀플레이트와 상기 제2셀플레이트가 교차 결합된 것을 특징으로 하는 강유전체 메모리 셀어레이.
  2. 제1항에 있어서,
    상기 제1셀플레이트와 상기 제2셀플레이트는 각각 상기 비트라인 방향의 분할선을 기준으로 분할시킨 제1 및 제2그룹으로 분할되는 것을 특징으로 하는 강유전체 메모리 셀어레이.
  3. 제2항에 있어서,
    상기 제1그룹내 상기 제1셀플레이트는 상기 제2그룹내 상기 제2셀플레이트에 교차결합되고, 상기 제1그룹내 상기 제2셀플레이트는 상기 제2그룹내 상기 제1셀플 레이트에 교차결합된 것을 특징으로 하는 강유전체 메모리 셀어레이.
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