CN105281756A - 频率合成器及频率合成方法 - Google Patents

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Abstract

本发明实施例提供了一种频率合成器及频率合成方法。其中该频率合成器包括：锁相环和环路带宽控制器，该锁相环用于根据参考时钟产生输出时钟，该环路带宽控制器用于检查该锁相环的注入牵引/推进的至少一个指示信息，以设置该锁相环的环路带宽。本发明实施例，可以对频率合成器受到的注入牵引/推进进行抑制/缓和。

Description

频率合成器及频率合成方法
技术领域
本发明涉及频率合成技术，尤其涉及一种能够抑制/缓和注入牵引/推进的频率合成器及频率合成方法。
背景技术
频率合成器一般在各种各样的电子设备中使用。就通常的无线通信系统为例，RF(RadioFrequency，射频)PLL(Phase-LockedLoop，锁相环)可以作为频率合成器使用，该频率合成器根据基带参考时钟生成RF时钟，并应用该RF时钟至后续的发射组件。然而，由于某些因素，RFPLL可能遭受注入牵引/推进(injectionpulling/pushing)而产生受干扰的RF时钟，其中注入牵引可以是指由于负载变化而导致RFPLL中振荡器频率发生变化，而偏离原来的频率的现象，其中注入推进是指由于电压波动导致RFPLL中振荡器的频率发生变化，而偏离原来的频率的现象。举一个例子来说，就同一个收发器而言，RFPLL和PA(PowerAmplifier，功率放大器)可能放置在互相接近的位置，导致的结果是：由PA产生的高功率RF信号可能注入RFPLL的可控振荡器中，从而干扰RFPLL产生的RF时钟的时钟频率。举另一个例子来说，就使用诸如DSDA(DualSIMDualActive，双卡双通)、CA(CarrierAggregation，载波聚合)或者IDC(In-DeviceCoexistence，设备内共存)等多种RF设计的电子设备而言，多个RF系统可能放置在互相接近的位置，导致的结果是：第二RF系统中的RFPLL和PA中的至少一个生成的信号可能会注入第一RF系统中的RFPLL中的可控振荡器，从而干扰第一RF系统中的RFPLL产生的RF时钟的时钟频率。
发明内容
有鉴于此，本发明实施例提供了了一种频率合成器及频率合成方法，可以抑制/缓和注入牵引/推进。
为了解决以上技术问题，本发明实施例提供了如下技术方案：
本发明实施例提供了一种频率合成器，包括：
锁相环，用于根据参考时钟产生输出时钟；以及
环路带宽控制器，用于检查所述锁相环的注入牵引/推进的至少一个指示信息，以设置所述锁相环的环路带宽。
其中，所述锁相环包括：环路滤波器；
所述环路带宽控制器，用于通过控制所述环路滤波器的配置来设置所述锁相环的环路带宽。
其中，所述环路滤波器的配置包括如下至少一项：滤波器系数设置、波滤器类型、波滤器阶数和滤波器增益。
其中，所述锁相环为全数字锁相环，所述环路滤波器为所述全数字锁相环中的数字环路滤波器。
其中，所述锁相环为全数字锁相环，所述全数字锁相环包括：
时间至数字转换器，用于产生所述参考时钟和反馈时钟之间的时间差的数字代码，所述反馈时钟来源于所述输出时钟；
所述环路带宽控制器，还用于至少基于所述时间至数字转换器的输出，得到所述至少一个指示信息。
其中，所述锁相环为全数字锁相环，所述全数字锁相环包括：
相位差产生电路，用于根据所述参考时钟和反馈时钟的时间差的数字代码产生瞬时相位差，所述反馈时钟来源于所述输出时钟；
所述环路带宽控制器，还用于至少基于所述相位差产生电路的输出，得到所述至少一个指示信息。
其中，所述频率合成器是射频系统的部分；
所述环路带宽控制器，还用于至少基于所述射频系统的发射功率信息，得到所述至少一个指示信息。
其中，所述频率合成器是第一射频系统的部分；
所述环路带宽控制器，还用于至少基于第二射频系统的运行状态，得到所述至少一个指示信息。
其中，所述环路带宽控制器，用于当所述至少一个指示信息指示所述锁相环的注入牵引/推进的没有发生时，设置所述锁相环的环路带宽为第一值；
以及用于当所述至少一个指示信息指示所述锁相环的注入牵引/推进发生时，设置所述锁相环的环路带宽为第二值，所述第二值大于所述第一值。
其中，所述环路带宽控制器，用于当所述至少一个指示信息指示所述锁相环的注入牵引/推进增加时，增加所述锁相环的环路带宽；
以及用于当所述至少一个指示信息指示所述锁相环的注入牵引/推进减小时，减小所述锁相环的环路带宽。
其中，所述锁相环没有环路滤波器；
所述环路带宽控制器，用于通过控制所述锁相环的增益值，来设置所述锁相环的环路带宽。
本发明实施例还提供了一种频率合成方法，包括：
检查锁相环的注入牵引/推进的至少一个指示信息，以设置所述锁相环的环路带宽；
使用所述锁相环来根据参考时钟生成输出时钟。
其中，所述锁相环包括：环路滤波器；
所述设置所述锁相环的环路带宽的步骤包括：通过控制所述环路滤波器的配置来设置所述锁相环的环路带宽。
其中，所述环路滤波器的配置包括如下至少一项：滤波器系数设置、波滤器类型、波滤器阶数和滤波器增益。
其中，所述锁相环为全数字锁相环，所述环路滤波器为所述全数字锁相环中的数字环路滤波器。
其中，所述锁相环为全数字锁相环，所述全数字锁相环包括：
时间至数字转换器，用于产生所述参考时钟和反馈时钟之间的时间差的数字代码，所述反馈时钟来源于所述输出时钟；
所述频率合成方法进一步包括：
至少基于所述时间至数字转换器的输出，得到所述至少一个指示信息。
其中，所述锁相环为全数字锁相环，所述全数字锁相环包括：
相位差产生电路，用于根据所述参考时钟和反馈时钟的时间差的数字代码产生瞬时相位差，所述反馈时钟来源于所述输出时钟；
所述频率合成方法进一步包括：
至少基于所述相位差产生电路的输出，得到所述至少一个指示信息。
其中，所述频率合成器是射频系统的部分，所述频率合成方法进一步包括：
至少基于所述射频系统的发射功率信息，得到所述至少一个指示信息。
其中，所述频率合成器是第一射频系统的部分，所述频率合成方法进一步包括：
至少基于第二射频系统的运行状态，得到所述至少一个指示信息。
其中，所述检查锁相环的注入牵引/推进的至少一个指示信息，以设置所述锁相环的环路带宽的步骤，包括：
当所述至少一个指示信息指示所述锁相环的注入牵引/推进没有发生时，设置所述锁相环的环路带宽为第一值；
当所述至少一个指示信息指示所述锁相环的注入牵引/推进发生时，设置所述锁相环的环路带宽为第二值，所述第二值大于所述第一值。
其中，所述检查锁相环的注入牵引/推进的至少一个指示信息，以设置所述锁相环的环路带宽的步骤，包括：
当所述至少一个指示信息指示所述锁相环的注入牵引/推进增加时，增加所述锁相环的环路带宽；
当所述至少一个指示信息指示所述锁相环的注入牵引/推进减小时，减小所述锁相环的环路带宽。
其中，所述锁相环没有环路滤波器；
所述设置所述锁相环的环路带宽的步骤包括：通过控制所述锁相环的增益值，来设置所述锁相环的环路带宽。
本发明实施例的有益效果是：
本发明实施例由环路带宽控制器检查锁相环的注入牵引/推进的至少一个指示信息而设置锁相环的环路带宽，使得设置的锁相环的环路带宽与注入牵引/推进的情况相适应，从而滤除由注入牵引/推进引入的噪声，达到抑制/缓和注入牵引/推进的效果。
附图说明
图1是根据本发明实施例的电子设备的结构示意图；
图2是根据本发明实施例的频率合成器的结构示意图；
图3是从TDC(time-to-digitalconverter，时间至数字转换器)输入至DCO(digitalcontrolledoscillator，数控振荡器)输出的闭环传递函数的示意图；
图4是从DCO输入至DCO输出的闭环传递函数的示意图；
图5是根据本发明实施例的适应性的注入牵引/推进抑制/缓和方案的示意图；
图6是根据本发明实施的适应性的注入牵引/推进的抑制/缓和方法(即频率合成方法)的流程示意图。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，虽然硬件制造商可能会用不同的名词来称呼同一个组件，但是本说明书及权利要求并不以名称的差异来区分组件，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”等类似用语，皆为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段，因此若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
本发明是响应PLL(锁相环)的注入牵引/推进的至少一个指示信息(indicator)，而适应性调整PLL的环路带宽。在这种方式中，由注入牵引/推进引入PLL中的可控振荡器中的噪声可以通过对PLL中的环路带宽(也称为“PLL带宽”)的适应性设置而滤除。在一个示例性的设计中，使用适应性数字技术来调整PLL的环路带宽，从而减轻(relaxing)对于注入牵引/推进的抑制/缓和(suppression/mitigation)的模拟需求。提出的注入牵引/推进的抑制/缓和的设计的进一步细节如下描述。
图1是根据本发明实施例的电子设备的结构示意图。举例而言，但是非限制，该电子设备30可以是诸如移动电话、平板电脑或者可穿戴设备等的无线通信设备。因此，该电子设备30可以使用频率合成器100来产生期望的时钟信号，该时钟信号可以用于通信任务。在本实施例中，频率合成器100可以是RF系统10的一部分，也就是，频率合成器100包含在RF系统10中。在一些实施例中，RF系统10可以遵守诸如3G(thethirdgeneration，第三代)移动通信技术或4G(thefourthgeneration，第四代)移动通信技术等的第一无线通信规范；该RF系统10可以在支持多RF系统的无线通信设备(如移动电话、平板电脑、可穿戴设备，等等)中应用。在本实施例中，在相同的电子设备30中可以有另一RF系统20，其中RF系统20可以遵守诸如Wi-Fi(wirelessfidelity，无线保真)、BT(Bluetooth，蓝牙)等第二无线通信规范。需要注意的是，在可选设计中，频率合成器100可以由RF系统10使用，该RF系统10应用在仅支持单RF系统的无线通信设备(如移动电话、平板电脑、可穿戴设备，等等)中，在这种情况，图1中的RF系统20可以省略。
如图1所示，RF系统10可以包括：频率合成器100、功率放大器(PowerAmplifier，PA)101、本地振荡(localoscillator，简称“LO”)产生块105和发射(transmission，简称TX)块106。在本实施例中，频率合成器100可以包括：锁相环(PLL)102和环路带宽控制器104。其中，锁相环102可以被配置为根据参考时钟CLKREF产生输出时钟CLKRF。例如，参考时钟CLKREF可以是基带参考时钟，该基带参考时钟相对于由RF侵入者引起的RF注入牵引/推进是稳定的，RF侵入者例如是功率放大器101和/或RF系统20；输出时钟CLKRF可以是本地振荡产生块105需要的RF时钟，本地振荡产生块105用于产生RF载波信号LO，该RF载波信号LO输至发射块106。发射块106可以进一步接收基带输入，该基带输入包括：同相信号IBB和正交信号QBB，并且发射块106基于RF载波信号(LO)对基带输入执行上变频操作，从而产生RF输出信号RF_OUT，该RF输出信号RF_OUT输至功率放大器101，功率放大器101用于通过空气进行信号发射。
同一个RF系统中的频率合成器(如频率合成器100)和功率放大器(如功率放大器101)可以集成在单芯片中，以实现该RF系统的小型化。结果是，由功率放大器引起的RF注入牵引/推进会降低频率合成器的性能。进一步，当多个RF系统在同一个电子设备中实现时，由一个RF系统引起的RF注入牵引/推进会降低另一RF系统中的频率合成器的性能。本发明提出使用环路带宽控制器104来获得注入牵引/推进的抑制/缓和。
其中，环路带宽控制器104耦合至PLL102，并且可以配置为检查PLL102的注入牵引/推进的至少一个指示性指标(indicatorindicative，也就是“指示信息”)，从而配置PLL102的环路带宽f0，以实现注入牵引/推进的抑制/缓和。例如，PLL102可以包括：环路滤波器103，环路带宽控制器104通过控制环路滤波器103的配置来设置PLL102的环路带宽f0，以响应注入牵引/推进的幅度(magnitude)。可调节的环路滤波器配置可以包括如下至少一项：滤波器系数设置(如滤波器的抽头系数)、滤波器类型(如FIR(finiteimpulseresponse，有限冲击响应)滤波器或者IIR(infiniteimpulseresponse，无限冲击响应)滤波器)、滤波器阶数(如一降滤波器、二阶滤波器或者高阶滤波器)和滤波器增益。需要注意的是，依据PLL102的实际架构，环路滤波器103可以是模拟滤波器或者数字滤波器。进一步，调整环路滤波器103的配置以改变PLL102的环路带宽f0仅仅是本发明的一个实施例。在PLL102中的能够影响PLL102的环路带宽f0的任何组件可以由环路带宽控制器104进行配置，从而获得期望的注入牵引/推进的抑制/缓和。在另一个实施例中，PLL102中可以没有环路滤波器，并且环路带宽控制器104可以通过控制PLL102的增益值来设置PLL102的环路带宽f0，以响应注入牵引/推进的幅度。这些可选设计全部落在本发明的范围内。
举例而言，但是不是限制，由环路带宽控制器104检查的至少一个指示信息可以包括：来自PLL102的指示信息S1，来自RF系统20的指示信息S2，和/或来自与RF系统10相关的物理层(如层1)的指示信息S3。在第一示例性设计中，环路带宽控制器104可以仅根据指示信息S1、S2和S3中的一个，控制PLL102的环路带宽f0。在第二示例性设计中，环路带宽控制器104可以根据从指示信息S1、S2和S3中选择的多个指示信息，控制PLL102的环路带宽f0。
以上仅仅是出于说明的目的。在可选设计中，环路带宽控制器104可以参考PLL102的注入牵引/推进的其它指示性指标(也就是指示信息)来配置PLL102的环路带宽f0。也就是说，检查注入牵引/推进的当前状态来控制PLL102的环路带宽f0，从而抑制/缓和注入牵引/推进的任何基于PLL的频率合成器，均落入本发明的范围。
为了更好地理解本发明的技术功能，使用注入牵引/推进的抑制/缓和的频率合成器的例子详细如下。
请参考图2，是根据本发明实施例的频率合成器的结构示意图。图1中的频率合成器100可以使用图2中的频率合成器200实现。特别地，频率合成器200可以使用图1中的频率合成器100的架构。在本实施例中，频率合成器200可以包括：全数字锁相环(all-digitalphase-lockedloop，简称“ADPLL”)202和环路带宽控制器204，ADPLL202可以充当图1中的PLL102，环路带宽控制器204可以充当图1中的环路带宽控制器104。ADPLL202可以包括：时间至数字转换器(time-to-digitalconverter，简称“TDC”)206、相位差产生电路208、环路滤波器(loopfilter，简称“LF”)210、数控振荡器(digitallycontrolledoscillator，简称“DCO”)212和可选的分频器(frequencydivider,可简称“DIV”)214。其中，TDC206可以接收频率固定为fREF(如26MHz)的参考时钟CLKREF和来源于ADPLL202的输出时钟CLKRF的反馈时钟CLKFB。在ADPLL被配置为采用第一ADPLL结构的情形中，分频器214可以置于DCO212和TDC206之间的反馈路径中，因此反馈时钟CLKFB是产生于输出时钟CLKRF的分频(frequency-divided)时钟。在另一种ADPLL202被配置为采用第二ADPLL结构的情形中，省略分频器214，因此输出时钟CLKRF作为反馈时钟CLKFB使用。在接收到参考时钟CLKREF和反馈时钟CLKFB之后，TDC206可以被配置为产生参考时钟CLKREF和反馈时钟CLKFB之间的时间差的数字代码ε。
相位差产生电路208可以接收RF信道号，并且可以被配置为根据数字代码ε和选择的RF信道号NC，产生瞬时相位差θe，其中NC等于射频时钟(CLKRF)频率/基带时钟频率。相位差产生电路208可以参考选择的RF信道号NC来决定期望的输出时钟CLKRF的相位差。相位差产生电路208可以包括：转换数字代码ε成为瞬时相位差θe所需的任何电路组件。本领域技术人员容易理解产生瞬时相位差θe的细节，为了简洁，此处省略进一步描述。
LF210可以根据相位差θe生成输出至DCO212的数字控制值。接下来，DCO212可以响应LF210生成的数字控制值，控制输出时钟CLKRF的时钟频率。需要注意的是，相位差产生电路208和LF210可以运行在数字域中，因此LF210可以为数字环路滤波器。
在本实施例中，LF控制器204可以被配置为充当ADPLL202的环路带宽控制器，并且可以用来基于指示信息S1、S2和S3中的至少一个设置ADPLL202的环路带宽f0。在第一示例性设计中，LF控制器204参考来自ADPLL202的指示信息S1，以探测RF注入牵引/推进的发生和/或测量RF注入牵引/推进的幅度。举一个例子，LF控制器204可以基于相位差产生电路208的输出而获得指示信息S1，由于瞬时相位差θe可以正相关于RF注入牵引/推进的幅度，因此瞬时相位差θe可以参与到由LF控制器204执行的RF注入牵引/推进的测量中来。例如，当ADPLL202使用I型PLL结构，并且瞬时相位差θe具有显著的改变(如大误差变化)时，这可能指示发生了RF注入牵引/推进，例如DCO212现在正在遭受RF注入牵引/推进。举另一个例子，当ADPLL使用II型PLL结构并且瞬时相位差具有大的绝对值(如大误差幅度)时，这可能指示RF注入牵引/推进的发生是肯定的，例如DCO212现在正在遭受RF注入牵引/推进。简言之，瞬时相位差θe的幅度(针对II型PLL)或者变化(针对I型PLL)可以正相关于RF注入牵引/推进的幅度。在这个时候，可以基于相位差产生电路208的输出而测量RF注入牵引/推进的幅度。需要注意的是，基于真实的设计考虑，在不同时间点获得的瞬时相位差θe可以直接用于RF注入牵引/推进的探测和测量；或者在用于RF注入牵引/推进的探测和测量之前，可以被处理(如滤波或平均)。也就是说，本发明不限制瞬时相位差θe如何用于RF注入牵引/推进的探测和测量。
可选的，LF控制器204可以基于TDC206的输出获得指示信息S1。由于数字代码ε表示参考时钟CLKREF和反馈时钟CLKFB(源于DCO212产生的输出时钟CLKRF)之间的时间差，因此在TDC的输出处的数字信息可以反映RF注入牵引/推进的当前状态。因此，数字代码ε可以参与到由LF控制器204执行的RF注入牵引/推进的探测和测量中来。相似地，基于真实的设计考虑，在不同时间点得到的数字代码ε可以直接用于RF注入牵引/推进的探测和测量；或者在用于RF注入牵引/推进探测和测量之前，可以被处理(如滤波或平均)。也就是说，本发明不限制数字代码ε如何用于RF注入牵引/推进的探测和测量。
在第二示例性设计中，LF控制器204可以参考来自另一RF系统的指示信息S2，以探测RF注入牵引/推进的发生。例如，LF控制器204可以基于第二RF系统(如图1的RF系统20)的运行状态INFRF2得到指示信息S2，该第二RF系统(如图1的RF系统20)不同于第一RF系统(如RF系统10)，频率合成器200在该第一RF系统中实现。当运行状态INFRF2指示第二RF系统(如Wi-Fi收发器)开启或者运行在正常模式时，LF控制器204可以判断出发生了RF注入牵引/推进；当运行状态INFRF2指示第二RF系统(如Wi-Fi收发器)关闭或者运行在睡眠模式时，LF控制器204可以判断出没有发生RF注入牵引/推进。
在第三示例性设计中，LF控制器204参考来自物理层的指示信息S3，以探测RF注入牵引/推进的发生和/或测量RF注入牵引/推进的幅度。例如，LF控制器204可以基于RF系统(如RF系统10)中的发射功率的层1信息INFL1，而得到指示信息S3，该RF系统(如RF系统10)是指频率合成器200在其中实现的RF系统。特别地，物理层(即，层1)可以为信号传送提供计划的发射功率信息。如此，当层1信息INFL1指示发射功率高时，功率放大器(如图1中的功率放大器101)的输出功率可能会引入大的RF注入牵引/推进至DCO212；当层1信息INFL1指示发射功率低时，功率放大器(如图1中的功率放大器101)的输出功率可能会引入小的或者可以忽略的RF注入牵引/推进至DCO212。换言之，发射功率可以正相关于RF注入牵引/推进的幅度。
请参考图3连同图4。从TDC的输入至DCO的输出的闭环传递函数TFTDC-IN-DCO-OUT可以是低通的，与此同时从DCO的输入至DCO的输出的闭环传递函数TFDCO-IN-DCO-OUT可以是高通的。因此，ADPLL可以低通滤除TDC噪声，ADPLL可以高通滤除DCO噪声。低通转角频率和高通转角频率两者都可以由ADPLL的环路带宽f0设置。由于RF牵引/推进可以注入DCO212,因此可以调整ADPLL202的环路带宽以改变环路传递函数TFDCO-IN-DCO-OUT的转角频率，如此抑制/缓和RF注入牵引/推进。需要注意的是，调整ADPLL202的环路带宽也会改变闭环传递函数TFTDC-IN-DCO-OUT的转角频率,但是相比于源于RF注入牵引/推进而导致的DCO噪声，TDC噪声对ADPLL202的输出时钟CLKRF的质量具有更少的严重影响。因此，当RF注入牵引/推进发生时，通过调整ADPLL202的环路带宽f0，可以有效地提升ADPLL202的输出时钟CLKRF的质量，从而抑制/缓和不期望的RF注入牵引/推进。
基于以上的观察，LF控制器204可以使用提出的适应性的注入牵引/推进抑制/缓和方案来调整ADPLL202的环路带宽f0，以响应RF注入牵引/推进的当前状态。在本实施例中，LF控制器204可以通过控制LF210的配置来调整ADPLL202的环路带宽，其中滤波器配置可以包括如下至少一项：滤波器系数设置、滤波器类型、滤波器阶数和滤波器增益。
请参考图5，是根据本发明实施例的适应性的注入牵引/推进抑制/缓和方案的示意图。当至少一个指示信息S1/S2/S3指示ADPLL202的RF注入牵引/推进的没有发生时，LF控制器204(可以充当环路带宽控制器)可以设置ADPLL202的环路带宽f0为第一值F1。更特别地，当没有RF注入牵引/推进时，可以使用额定的(nominal)PLL带宽。因此，当RF注入牵引/推进发生时，图5中的DCO噪声曲线会向上移动，导致更大的IPE(integratedphasenoise，集成相位噪声)。因此，当至少一个指示信息S1/S2/S3指示ADPLL202的RF注入牵引/推进发生时，LF控制器204(可以充当环路带宽控制器)通过设置ADPLL202的环路带宽f0为大于第一值F1的第二值F2，从而增强DCO噪声抑制。更特别地，当有RF注入牵引/推进时，使用更大的PLL带宽用于注入牵引/推进的抑制/缓和。
进一步，LF控制器204可以根据不同的RF注入牵引/推进幅度，来设置ADPLL202的环路带宽f0为不同的值。特别地，当至少一个指示信息S1/S2/S3指示ADPLL202的RF注入牵引/推进增加时，LF控制器204(可以充当环路带宽控制器)可以被配置为增加ADPLL202的环路带宽f0；当至少一个指示信息S1/S2/S3指示ADPLL202的RF注入牵引/推进减小时，LF控制器204(可以充当环路带宽控制器)可以被配置为减小ADPLL202的环路带宽f0。
图6是根据本发明实施例的适应性的注入牵引/推进的抑制/缓和方法的流程示意图。如果提供的结果实质上相同，那么步骤不必要求按照图6所示的准确顺序执行。除此之外，根据不同的设计需要，图6中的一个或多个步骤可以省略和/或一个或多个步骤可以增加到图6的流程。适应性的注入牵引/推进的抑制/缓和方法可以由频率合成器100/200使用，并且主要概述如下。
步骤600：开始。
步骤602：得到锁相环(PLL)的注入牵引/推进的至少一个指示信息。
步骤604：通过检查至少一个指示信息，确定PLL是否发生注入牵引/推进。如果是，执行步骤606，否则执行步骤610。
步骤606：检查注入牵引/推进的幅度是否不小于第一阈值TH1。如果是，去步骤616，否则去步骤608。
步骤608：检查注入牵引/推进的幅度是否不小于第二阈值TH2(TH2＜TH1)。如果是，去步骤614，否则去步骤612。
步骤610：控制PLL中的环路滤波器使用对应PLL的第一环路带宽值的第一滤波器配置。去步骤618。
步骤612：控制PLL中的环路滤波器使用对应PLL的第二环路带宽值的第二滤波器配置。这里第二环路带宽值大于第一环路带宽值。去步骤618。
步骤614：控制PLL中的环路滤波器使用对应PLL的第三环路带宽值的第三滤波器配置。这里第三环路带宽值大于第二环路带宽值。去步骤618。
步骤616：控制PLL中的环路滤波器使用对应PLL的第四环路带宽值的第四滤波器配置。这里第四环路带宽值大于第三环路带宽值。去步骤618。
步骤618：结束。
需要注意的是，图6中所示的适应性的注入牵引/推进的抑制/缓和方法仅仅是出于说明目的。例如，PLL中的环路滤波器支持的不同滤波器配置数目不限制为4个。类似地，用来区分注入牵引/推进的幅度值的阈值数目不限制于2个。特别地，响应于注入牵引/推进的当前状态，而适应性的调整环路带宽的任何基于PLL的频率合成器的设计，均将落入本发明的范围中。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (22)

1.一种频率合成器，其特征在于，包括：
锁相环，用于根据参考时钟产生输出时钟；以及
环路带宽控制器，用于检查所述锁相环的注入牵引/推进的至少一个指示信息，以设置所述锁相环的环路带宽。
2.如权利要求1所述的频率合成器，其特征在于，所述锁相环包括：环路滤波器；
所述环路带宽控制器，用于通过控制所述环路滤波器的配置来设置所述锁相环的环路带宽。
3.如权利要求2所述的频率合成器，其特征在于，所述环路滤波器的配置包括如下至少一项：滤波器系数设置、波滤器类型、波滤器阶数和滤波器增益。
4.如权利要求2所述的频率合成器，其特征在于，所述锁相环为全数字锁相环，所述环路滤波器为所述全数字锁相环中的数字环路滤波器。
5.如权利要求1所述的频率合成器，其特征在于，所述锁相环为全数字锁相环，所述全数字锁相环包括：
时间至数字转换器，用于产生所述参考时钟和反馈时钟之间的时间差的数字代码，所述反馈时钟来源于所述输出时钟；
所述环路带宽控制器，还用于至少基于所述时间至数字转换器的输出，得到所述至少一个指示信息。
6.如权利要求1所述的频率合成器，其特征在于，所述锁相环为全数字锁相环，所述全数字锁相环包括：
相位差产生电路，用于根据所述参考时钟和反馈时钟的时间差的数字代码产生瞬时相位差，所述反馈时钟来源于所述输出时钟；
所述环路带宽控制器，还用于至少基于所述相位差产生电路的输出，得到所述至少一个指示信息。
7.如权利要求1所述的频率合成器，其特征在于，所述频率合成器是射频系统的部分；
所述环路带宽控制器，还用于至少基于所述射频系统的发射功率信息，得到所述至少一个指示信息。
8.如权利要求1所述的频率合成器，其特征在于，所述频率合成器是第一射频系统的部分；
所述环路带宽控制器，还用于至少基于第二射频系统的运行状态，得到所述至少一个指示信息。
9.如权利要求1所述的频率合成器，其特征在于，所述环路带宽控制器，用于当所述至少一个指示信息指示所述锁相环的注入牵引/推进没有发生时，设置所述锁相环的环路带宽为第一值；
以及用于当所述至少一个指示信息指示所述锁相环的注入牵引/推进发生时，设置所述锁相环的环路带宽为第二值，所述第二值大于所述第一值。
10.如权利要求1所述的频率合成器，其特征在于，所述环路带宽控制器，用于当所述至少一个指示信息指示所述锁相环的注入牵引/推进增加时，增加所述锁相环的环路带宽；
以及用于当所述至少一个指示信息指示所述锁相环的注入牵引/推进减小时，减小所述锁相环的环路带宽。
11.如权利要求1所述的频率合成器，其特征在于，所述锁相环没有环路滤波器；
所述环路带宽控制器，用于通过控制所述锁相环的增益值，来设置所述锁相环的环路带宽。
12.一种频率合成方法，其特征在于，包括：
检查锁相环的注入牵引/推进的至少一个指示信息，以设置所述锁相环的环路带宽；
使用所述锁相环来根据参考时钟生成输出时钟。
13.如权利要求12所述的频率合成方法，其特征在于，所述锁相环包括：环路滤波器；
所述设置所述锁相环的环路带宽的步骤包括：通过控制所述环路滤波器的配置来设置所述锁相环的环路带宽。
14.如权利要求13所述的频率合成方法，其特征在于，所述环路滤波器的配置包括如下至少一项：滤波器系数设置、波滤器类型、波滤器阶数和滤波器增益。
15.如权利要求13所述的频率合成方法，其特征在于，所述锁相环为全数字锁相环，所述环路滤波器为所述全数字锁相环中的数字环路滤波器。
16.如权利要求12所述的频率合成方法，其特征在于，所述锁相环为全数字锁相环，所述全数字锁相环包括：
时间至数字转换器，用于产生所述参考时钟和反馈时钟之间的时间差的数字代码，所述反馈时钟来源于所述输出时钟；
所述频率合成方法进一步包括：
至少基于所述时间至数字转换器的输出，得到所述至少一个指示信息。
17.如权利要求12所述的频率合成方法，其特征在于，所述锁相环为全数字锁相环，所述全数字锁相环包括：
相位差产生电路，用于根据所述参考时钟和反馈时钟的时间差的数字代码产生瞬时相位差，所述反馈时钟来源于所述输出时钟；
所述频率合成方法进一步包括：
至少基于所述相位差产生电路的输出，得到所述至少一个指示信息。
18.如权利要求12所述的频率合成方法，其特征在于，所述频率合成器是射频系统的部分，所述频率合成方法进一步包括：
至少基于所述射频系统的发射功率信息，得到所述至少一个指示信息。
19.如权利要求12所述的频率合成方法，其特征在于，所述频率合成器是第一射频系统的部分，所述频率合成方法进一步包括：
至少基于第二射频系统的运行状态，得到所述至少一个指示信息。
20.如权利要求12所述的频率合成方法，其特征在于，所述检查锁相环的注入牵引/推进的至少一个指示信息，以设置所述锁相环的环路带宽的步骤，包括：
当所述至少一个指示信息指示所述锁相环的注入牵引/推进没有发生时，设置所述锁相环的环路带宽为第一值；
当所述至少一个指示信息指示所述锁相环的注入牵引/推进发生时，设置所述锁相环的环路带宽为第二值，所述第二值大于所述第一值。
21.如权利要求12所述的频率合成器，其特征在于，所述检查锁相环的注入牵引/推进的至少一个指示信息，以设置所述锁相环的环路带宽的步骤，包括：
当所述至少一个指示信息指示所述锁相环的注入牵引/推进增加时，增加所述锁相环的环路带宽；
当所述至少一个指示信息指示所述锁相环的注入牵引/推进减小时，减小所述锁相环的环路带宽。
22.如权利要求12所述的频率合成方法，其特征在于，所述锁相环没有环路滤波器；
所述设置所述锁相环的环路带宽的步骤包括：通过控制所述锁相环的增益值，来设置所述锁相环的环路带宽。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109298621A (zh) * 2017-07-25 2019-02-01 精工爱普生株式会社 集成电路装置、物理量测量装置、电子设备和移动体

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9525576B1 (en) * 2015-07-24 2016-12-20 Seagate Technology Llc Self-adapting phase-locked loop filter for use in a read channel
US9613652B2 (en) 2015-07-24 2017-04-04 Seagate Technology Llc Phase error recovery circuitry and method for a magnetic recording device
EP3264607A1 (en) * 2016-07-01 2018-01-03 Intel IP Corporation Method to mitigate undesired oscillator frequency modulation effects inside a synthesizer due to interference signals and synthesizer circuit
US9867135B1 (en) * 2017-02-06 2018-01-09 Mediatek Inc. Frequency-generating circuit and communications apparatus
US10680626B2 (en) * 2017-10-27 2020-06-09 Mediatek Inc. Method and associated signal system improving mitigation of injection-pulling effect
US10826738B2 (en) 2019-01-07 2020-11-03 Innophase Inc. Systems and methods for maximizing power efficiency of a digital power amplifier in a polar transmitter
US10651876B1 (en) * 2019-06-12 2020-05-12 Innophase Inc. System and method for dividing the carrier center frequency of an RF modulated signal by a non-integer divisor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1053334A (zh) * 1989-11-13 1991-07-24 艾利森电话股份有限公司 可变带宽的锁相环
US20090052508A1 (en) * 2007-07-13 2009-02-26 Kenji Takahashi Adpll frequency synthesizer
CN101483430A (zh) * 2008-01-08 2009-07-15 卓联半导体有限公司 具有用于dco同步的自适应滤波器的锁相环
CN102104377A (zh) * 2009-12-17 2011-06-22 英特尔公司 自适应数字锁相环
CN202282774U (zh) * 2011-11-09 2012-06-20 成都创新达微波电子有限公司 一种快速数字锁相合成器
US8432204B1 (en) * 2012-01-06 2013-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Current-controlled oscillator (CCO) based PLL

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703539A (en) * 1993-12-17 1997-12-30 Motorola, Inc. Apparatus and method for controlling the loop bandwidth of a phase locked loop
EP2339753B1 (en) * 2009-12-24 2012-07-04 Nxp B.V. A digital phase locked loop

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1053334A (zh) * 1989-11-13 1991-07-24 艾利森电话股份有限公司 可变带宽的锁相环
US20090052508A1 (en) * 2007-07-13 2009-02-26 Kenji Takahashi Adpll frequency synthesizer
CN101483430A (zh) * 2008-01-08 2009-07-15 卓联半导体有限公司 具有用于dco同步的自适应滤波器的锁相环
CN102104377A (zh) * 2009-12-17 2011-06-22 英特尔公司 自适应数字锁相环
CN202282774U (zh) * 2011-11-09 2012-06-20 成都创新达微波电子有限公司 一种快速数字锁相合成器
US8432204B1 (en) * 2012-01-06 2013-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Current-controlled oscillator (CCO) based PLL

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BEHZAD RAZAVI: "《射频微电子》", 30 April 2006 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109298621A (zh) * 2017-07-25 2019-02-01 精工爱普生株式会社 集成电路装置、物理量测量装置、电子设备和移动体
CN109298621B (zh) * 2017-07-25 2021-10-22 精工爱普生株式会社 集成电路装置、物理量测量装置、电子设备和移动体

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