CN105656482B - 频率合成器和频率合成方法 - Google Patents

频率合成器和频率合成方法 Download PDF

Info

Publication number
CN105656482B
CN105656482B CN201510427450.3A CN201510427450A CN105656482B CN 105656482 B CN105656482 B CN 105656482B CN 201510427450 A CN201510427450 A CN 201510427450A CN 105656482 B CN105656482 B CN 105656482B
Authority
CN
China
Prior art keywords
power level
frequency
sigma
working frequency
delta modulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510427450.3A
Other languages
English (en)
Other versions
CN105656482A (zh
Inventor
郭俊明
陈启宏
沈士琦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN105656482A publication Critical patent/CN105656482A/zh
Application granted granted Critical
Publication of CN105656482B publication Critical patent/CN105656482B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/099Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/0802Details of the phase-locked loop the loop being adapted for reducing power consumption
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00Conversion of analogue values to or from differential modulation
    • H03M3/30Delta-sigma modulation
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50All digital phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Transmitters (AREA)

Abstract

本发明提供一种频率合成器和频率合成方法。该频率合成器包括数控振荡器、Σ‑Δ调制电路和控制器。数控振荡器被设置为产生振荡时钟。Σ‑Δ调制电路被设置为产生Σ‑Δ调制输入到所述DCO。控制器被设置为调整所述Σ‑Δ调制电路的工作频率以响应于使用所述振荡时钟的发射器的发射功率电平。本发明可实现所需的Tx至Rx频带分离,而不提高功率消耗和/或增加硬件设计的复杂性。

Description

频率合成器和频率合成方法
【技术领域】
本发明所公开的实施例涉及一种工作频率(operating frequency)调整方案,更具体地,涉及应用于电子设备(如全数字锁相环(all-digital phase-locked loop,ADPLL))中数控振荡器(digitally-controlled oscillator,DCO)的工作频率的调整方法。
【背景技术】
锁相环(phase-locked loop,PLL)被广泛用于无线通信领域,可以动态地降低接收信号和本地产生的载波之间的频率偏移。对于深亚微米射频(RF)工艺(process),如28nm工艺,优选数字锁相环而非模拟锁相环。这是因为数字校准可以缓和该系统的模拟要求,并提供一些潜在的好处,例如更高的性能、更低的功耗和成本。因此,纯数字电路中实施的全数字锁相环(ADPLL)被广泛应用在深亚微米射频工艺中。
ADPLL的发射器至接收器(Tx至Rx)的频带噪声规范对于确保移动通信系统的品质是至关重要的。当Tx功率为最大电平,而Rx信号功率的灵敏度不足时,可能会发生严格的场景(stringent scenario)。如下面的表1所示,一些Tx频带可能具有相对更小的Tx频带和Rx频带之间的频带分离(band separation)(以下称为“Tx至Rx频带分离”)。例如,频带2只具有80MHz频带分离。由于Tx至Rx频带分离不充足,如干扰和串扰问题可能就会出现在频带2中。
频带 Tx频带 Tx至Rx频带分离(MHz) Rx频带
1 1920–1980 190 2110–2170
2 1850–1910 80 1930–1990
表1
因此,有需要一种创新的ADPLL设计,其能够提供足够的Tx至Rx频带分离以达到更好的传输性能。
【发明内容】
根据本发明示范性实施例,提供一种频率合成器以及相关方法以解决上述问题。频率合成器被设置为调整Σ-Δ调制电路的工作频率的频率,以响应于发射功率电平。
根据本发明第一方面,提供一种示范性频率合成器。该频率合成器包括数控振荡器、Σ-Δ调制电路和控制器。数控振荡器被设置为产生振荡时钟。Σ-Δ调制电路被设置为产生SDM输入到所述DCO。控制器被设置为调整所述SDM电路的工作频率以响应于使用所述振荡时钟的发射器的发射功率电平。
根据本发明第二方面,提供一种示范性频率合成方法。该频率合成方法包含:基于Σ-Δ调制输入来产生振荡时钟,其中该Σ-Δ调制输入来自频率合成器的SDM电路;以及调整所述SDM电路的工作频率以响应于利用所述振荡时钟的发送器的发射功率电平。
上述频率合成器和频率合成方法可实现所需的Tx至Rx频带分离,而不提高功率消耗和/或增加硬件设计的复杂性。
【附图说明】
图1为根据本发明实施例的频率合成器100的方框图。
图2为应用到图1所示频率合成器100的SDM工作频率选择方案的示意图。
图3为根据本发明实施例的频率合成方法的流程图。
图4为根据本发明另一实施例的频率合成器500的方框图。
图5为根据本发明另一实施例的频率合成器600的方框图。
图6为根据本发明另一实施例的频率合成器700的方框图。
图7为根据本发明另一实施例的频率合成器800的方框图。
【具体实施方式】
在说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域中技术人员应可理解,电子装置制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式,而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”为开放式的用语,故应解释成“包含但不限定于”。以外,“耦接”一词在此包含任何直接及间接的电气连接手段。因此,若文中描述第一装置耦接到第二装置,则代表该第一装置可直接电气连接于该第二装置,或通过其他装置或连接手段间接地电气连接至该第二装置。
为了解决上述问题,一种方法是增加全数字锁相环的Σ-Δ调制(sigma-deltamodulation,以下简称SDM)工作频率,以保证足够的Tx至Rx频带分离。例如,SDM工作频率可以提高到超过极高的频率(例如1GHz),这肯定满足了最严格的场景;然而,这会在正常情况下浪费不必要的功率。解决上述问题的另一种方法可以微调数控振荡器的物理分辨率,这就需要更复杂的设计,因而增加了其中的控制引脚的数量并提高了制造成本。基于以上观察,本发明提出了一种新颖的设计,其能够提供足够的Tx至Rx频带分离而无需消耗太多的功率和/或增加制造成本。本发明技术特征的进一步细节在下面进行描述。
图1为根据本发明实施例的频率合成器100的方框图。在一个示例性实施方式中,频率合成器100可以在全数字锁相环(ADPLL)中实施。例如,频率合成器100可以是ADPLL的一部分。另外,频率合成器100可包含在发射器中,该发射器使用频率合成器100的时钟输出。举例来说,但不是限制,频率合成器100包括数控振荡器(DCO)20、Σ-Δ调制(以下简称SDM)电路30、控制器40、时间数字转换器(time-to-digital converter,TDC)50、相位误差产生模块60和环路滤波器70。
DCO 20被设置为产生射频(RF)时钟CLKRF,以及SDM电路30被设置为产生SDM输入N1到DCO 20。TDC 50被设置为将输入参考时钟CLKREF和反馈时钟CLKFB之间的时间差转换为成数字信号。反馈时钟CLKFB从RF时钟CLKRF而得。根据实际的设计考虑,反馈时钟CLKFB可以是射频时钟CLKRF或射频时钟CLKRF的分频结果。相位误差产生模块60被设置为接收数字信号并产生相位误差信号N2。环路滤波器70被设置为接收相位误差信号N2,并基于所述相位误差信号N2来控制DCO 20的振荡频率。因为本领域技术人员了解上述元件的功能,详细特征为简洁起见在此省略。
在本实施例中,控制器40被设置为调整工作频率FSDM,以响应于使用RF时钟CLKRF的发射器的发射功率电平PTX。如图1所示,由控制器40为SDM电路30直接调整工作频率FSDM。这仅仅是为了说明的目的,而不是限制本发明。在一个例子中,SDM电路30的工作频率可以从DCO 20的振荡时钟获得,并且控制器40可被设置为改变一除数,该除数被用于调整SDM电路30的工作频率。这将在稍后与图4相关的段落中描述。
请注意,可以根据装置(例如,移动电话)的使用情况、装置的操作环境、从基站分配给装置的指令、以及装置的省电模式来确定发射功率电平PTX。总之,所述装置可以知道发射功率电平PTX的情况,而无需实际监测发射功率电平PTX。然而,在一些情况下,本发明可以基于设计考虑来执行监视操作。
此外,SDM电路30的工作频率和发射功率电平PTX之间的关系可以被存储作为一参考以用于内置存储设备(例如存储设备)中的控制器。在这种方式中,可以参考TX功率电平和SDM电路30的工作频率之间的关系来用于调整,并且控制器40可以直接获得该关系而不用进一步执行监视操作。然而,本发明不限于此。对于另一个例子,该关系可以被存储作为查找表(LUT)、被编程为特定的代码、或者实现在电路中。此外,可利用比较器来确定如何进行调整。
在本实施例中,控制器40耦接于SDM电路30,但本发明不限于此。例如,控制器40可被设置为对发射功率电平PTX与至少一个阈值进行比较以产生TX功率电平的比较结果,并根据比较结果为SDM电路30设定工作频率FSDM。然而,这是为了说明的目的,而不是限制本发明。在一些实施方案中,例如通过利用查找表,可以跳过上述比较操作。
上述阈值可以在控制器40中设定,或者从另一元件输入到控制器40。在本实施方式中,由于发射功率电平PTX的变化可以是已知的,所需要的工作频率FSDM可以由控制器40精确地控制,从而避免了不必要的功率浪费。虽然调整工作频率FSDM的方案示于图1的例子中,但这不是本发明的限制。调整工作频率FSDM的更多方案示于以下图4-7的例子中。图1和图4-7中所示的所有方案可以任意组合,并且图1和图4-7中所示的一些不同的元件是可交替的。基于图1和图4-7所示的任意方案的修改/组合均落入本发明所要求保护的范围之内。
可以通过参照图2来了解上述概念的详细例子,图2为应用到图1所示频率合成器100的工作频率选择方案的示意图。图2示出调整工作频率的阶梯函数(step function)。在本实施例中,控制器40可以通过阶梯函数来动态地调整SDM电路30的工作频率以响应发射功率电平。请注意,在整个说明书中,术语“动态”用来描述根据发射功率的变化可以即时调整工作频率的场景。然而,本发明不限制该工作频率必须总是被调整。在实践中,本发明可以简化为只使用两个范围来实现频率的控制。以下各段落和附图示出了上述两个范围方案的详细实施方式。此外,调整所述工作频率的操作可以被设定为只在特定时间或当特定事件发生时被使能/初始化。
在图2的方案中,根据使用射频时钟CLKRF的发射器的发射功率电平(即Tx功率电平)来确定SDM电路30的工作频率。更具体地,可设置至少一个阈值(例如,阈值THRE)以确定所述工作频率的设定。在由第一工作频率f1设定工作频率的情况下,如果Tx功率电平超过阈值THRE,工作频率将从当前使用的第一工作频率f1切换到第二工作频率f2,其中第二工作频率f2比第一工作频率f1高。当Tx功率电平高时,频率合成器100可以提供足够的Tx至Rx频带分离,以及当Tx功率电平低时采用较低的工作频率,以便降低功耗。然而,如果Tx功率电平不超过该阈值,则工作频率将被控制保持在第一工作频率f1。以这种方式,无论Tx功率电平是高还是低,都可以基于预定阈值来保证所需的Tx至Rx频带分离。
如图2所示,阶梯函数的发射功率电平由一个阈值THRE被划分成两个范围,其中两个范围的每一者对应于不同的工作频率。这是为了说明的目的,而并不意味着是一种限制。例如,可以通过使用更多阈值将阶梯函数划分为更多个的范围。也就是说,通过设定更多阈值可以微调频率控制的精度。
控制器40被设置为当发射功率电平在第一功率电平范围R1内时,将提供给SDM电路30的工作频率设定至第一工作频率f1,以及当发射功率电平在第二功率电平范围R2内时,将提供给SDM电路30的工作频率设定至第二工作频率f2,其中,第二功率电平范围R2的中心功率电平比第一功率电平范围R1的中心功率电平高,以及第二工作频率f2比第一工作频率f1高。请注意,第一功率电平范围R1与第二功率电平范围R2不重叠。Tx功率电平的强度可以被预设为1-10。另外,第一功率电平范围R1可代表强度0-5,以及第二功率电平范围R2可代表强度6-10。当发现操作Tx功率电平的强度是3时,将选择第一操作频率f1;以及当发现操作Tx功率电平的强度是8时,将选择第二工作频率f2。
具体地,当系统信息和/或比较结果指示所述发射功率电平PTX不大于阈值THRE时,频率合成器100的控制器40可以通过第一工作频率f1来设定工作频率FSDM;以及当系统信息和/或比较结果指示所述发射功率电平PTX大于阈值THRE时,频率合成器100的控制器40可以通过比第一工作频率f1更高的第二工作频率f2来设定工作频率FSDM。这仅是为了说明的目的,而并不意味着是一种限制。
换言之,阈值THRE可以由控制器40根据实际需要来设定,并且更具体地,根据接收器的至少一接收功率电平来设定。该阈值可以由以下等式来确定:“阈值=Level_Rx-SEN+CONS”,其中参数Level_Rx表示接收器的接收功率电平,参数SEN表示接收器的灵敏度,以及参数CONS表示常数。应当指出的是,参数SEN可以由接收器的调制方式来确定。例如,正交幅度调制(Quadrature Amplitude Modulation,QAM)技术可提供较高的灵敏度,而二进制相移键控(Binary Phase Shift Keying,BPSK)技术或正交相移键控(Quadrature PhaseShift Keying,QPSK)技术可提供较低的灵敏度。此外,参数SEN可以是接收器的解调性能的指标。基于上述等式,较高的灵敏度可能会导致较低的阈值,以及接收器较高的接收功率电平可能会导致较高的阈值。
加上参数CONS以反映发生在该环境中的或基于设计要求的一些方差。控制器40可以根据至少一个信噪比(SNR)要求来设定至少一个阈值。信噪比要求可以看作是接收器的灵敏度减去噪声电平(信噪比要求=SEN-噪声)。因此,高噪声环境可能需要高灵敏度。
在频率合成器不获得详细的基带情况的情形中,工作频率可以是固定的。因此,频率合成器必须提高工作频率至超过极高的频率(例如1GHz),以提供足够的Tx至Rx频带分离,这在正常情况下浪费了不必要的功率。与此相反,本发明的示例性频率合成器100参考发射器的发射功率电平PTX,调整工作频率FSDM以响应于发射功率电平,以便提供所需的Tx至Rx频带分离而不增加设计难度(例如配置更多的控制引脚)及成本。本发明的示例性频率合成器100可实现所需的Tx至Rx频带分离而不会有不必要的功率浪费。此外,由于由频率合成器100的控制器40使用的阈值可以根据接收器的接收功率电平与灵敏度来适当确定,因而使用频率合成器100的发射器的功率效率可以得到改善。
图3为根据本发明实施例的频率合成方法的流程图。如果结果是大致相同的,步骤可不必按照图3所示的确切顺序来执行。也就是说,可以在其中插入其他步骤。图3所示的方法可以由图1所示的频率合成器100采用,并且可简要地总结如下。
步骤402:使用DCO来产生振荡时钟;
步骤404:使用SDM电路来产生SDM输入到DCO;
步骤406:使用控制器来调整SDM电路的工作频率以响应于使用所述振荡时钟的发射器的发射功率电平;
步骤408:结束。
本领域技术人员阅读关于频率合成器100的上述段落之后可以理解各步骤的细节,进一步描述在此不再赘述。
参见图4,其为根据本发明另一实施例的频率合成器500的方框图。频率合成器100和500之间的区别在于,频率合成器500还包括除法电路550,其通过反馈路径输入。除法电路550被设置为提供工作频率FSDM到SDM电路30。例如,除法电路550可以利用一个除数以下面的公式获得工作频率FSDM
DCO SDM clock=DCO clock/Ndcosdm
参数DCO SDM clock表示SDM电路30的工作频率,参数DCO clock表示DCO 20的振荡时钟,以及参数Ndcosdm表示除数,其中所述参数Ndcosdm可以是正整数。
然而,这不是一种限制。在一些实施方案中,DCO 20的振荡时钟可以由专用频率直接产生。参考图5,其为根据本发明另一实施例的频率合成器600的方框图,频率合成器600包括频率源650,被设置为基于发射功率电平提供一个或多个专用频率给SDM电路30。
进一步,参照图6,其为根据本发明另一实施例的频率合成器700的方框图。频率合成器600和700之间的不同之处在于,频率合成器700的控制器40进一步利用查找表(LUT)750作为频率源650的参考,以便为SDM电路30调整工作频率FSDM。以这种方式,可以获得频率调整操作而不执行大量的计算。具体地说,如果发射功率电平是已知/给出的,由于调整量可以通过直接检查LUT 750而获得,因此可节省用于确定调整量的计算。请注意,LUT 750并不限定于配置在图6所示的控制器40内部。在实践中,LUT 750可以被配置在控制器40外部。例如,LUT 750可以从另一元件输入到控制器。
参见图7,其为根据本发明另一实施例的频率合成器800的方框图。频率合成器100和800之间的不同之处在于,频率合成器800还包括比较器850,耦接至控制器40。比较器被设置为比较发射功率电平PTX与阈值(例如,上述阈值THRE),以产生比较结果到控制器40。接着控制器40可以根据该比较结果来调整提供给SDM电路30的工作频率FSDM。类似的,在本实施例中可应用更多阈值。
图1和图4-7提供了用于调整给SDM电路30的工作频率的各种方案,并且这些方案在实践中彼此支持。这些方案可被用来实现基于上述发射功率电平的频率调整。此外,从这些方案衍生的任何修改/组合属于本发明的范围。
概括地说,本发明的实施例公开了一种频率合成器,用于根据发射器的发射功率电平来调制工作频率,其中该发射器使用频率合成器的时钟输出。借助于所公开的频率合成器,可以实现所需的Tx至Rx频带分离,而不提高功率消耗和/或增加硬件设计的复杂性。
虽然本发明已经通过举例的方式以及根据优选实施例作了描述,但应当理解的是本发明不限于此。本领域技术人员还可以做各种变化和修改而不脱离本发明的范围和精神。因此本发明的保护范围当视权利要求所界定者为准。

Claims (14)

1.一种频率合成器,其特征在于,包括:
数控振荡器,被设置为产生振荡时钟;
Σ-Δ调制电路,被设置为产生Σ-Δ调制输入到所述数控振荡器;以及
控制器,被设置为调整所述Σ-Δ调制电路的工作频率以响应于使用所述振荡时钟的发射器的发射功率电平;
其中,所述控制器被设置为当所述发射功率电平在第一功率电平范围内时,将所述Σ-Δ调制电路的工作频率设定为第一工作频率,以及当所述发射功率电平在第二功率电平范围内时,将所述Σ-Δ调制电路的工作频率设定为第二工作频率;当所述第二功率电平范围的中心功率电平比所述第一功率电平范围的中心功率电平高时,所述第二工作频率比所述第一工作频率高;所述第一功率电平范围与所述第二功率电平范围不重叠。
2.如权利要求1所述的频率合成器,其特征在于,所述频率合成器实现在全数字锁相环中。
3.如权利要求1所述的频率合成器,其特征在于,所述Σ-Δ调制电路的工作频率和所述发射功率电平之间的关系被存储作为用于所述控制器的参考。
4.如权利要求1所述的频率合成器,其特征在于,所述控制器被设置为通过一阶梯函数来调整所述Σ-Δ调制电路的工作频率以响应于所述发射功率电平。
5.如权利要求1所述的频率合成器,其特征在于,所述Σ-Δ调制电路的工作频率是从所述振荡时钟获得,并且所述控制器被设置为改变一除数,用于调整所述Σ-Δ调制电路的工作频率。
6.一种频率合成器,其特征在于,包括:
数控振荡器,被设置为产生振荡时钟;
Σ-Δ调制电路,被设置为产生Σ-Δ调制输入到所述数控振荡器;以及
控制器,被设置为当使用所述振荡时钟的发射器的发射功率电平不大于阈值时,将所述Σ-Δ调制电路的工作频率设定为第一工作频率,以及当所述发射功率电平大于所述阈值时,将所述Σ-Δ调制电路的工作频率设定为第二工作频率,其中,所述第二工作频率高于所述第一工作频率。
7.如权利要求6所述的频率合成器,其特征在于,所述控制器被设置为比较所述发射功率电平与该阈值以产生比较结果,并根据所述比较结果来设定所述Σ-Δ调制电路的工作频率。
8.如权利要求7所述的频率合成器,其特征在于,当所述比较结果指示所述发射功率电平大于所述阈值时,所述控制器将所述Σ-Δ调制电路的工作频率设定为第二工作频率,以及当所述比较结果指示所述发射功率电平不大于所述阈值时,所述控制器将所述Σ-Δ调制电路的工作频率设定为第一工作频率。
9.如权利要求6所述的频率合成器,其特征在于,所述控制器根据接收器的至少一接收功率电平来设定所述阈值。
10.如权利要求6所述的频率合成器,其特征在于,所述控制器根据接收器的至少一灵敏度来设定所述阈值。
11.如权利要求6所述的频率合成器,其特征在于,所述控制器根据接收器的至少一信噪比要求来设定所述阈值。
12.一种频率合成方法,其特征在于,包含:
基于Σ-Δ调制输入来产生振荡时钟,所述Σ-Δ调制输入来自频率合成器的Σ-Δ调制电路;以及
调整所述Σ-Δ调制电路的工作频率以响应于利用所述振荡时钟的发送器的发射功率电平;
其中,调整所述Σ-Δ调制电路的工作频率以响应于利用所述振荡时钟的发送器的发射功率电平的步骤包含:
当所述发射功率电平在第一功率电平范围内时,将所述Σ-Δ调制电路的工作频率设定为第一工作频率;以及
当所述发射功率电平在第二功率电平范围内时,将所述Σ-Δ调制电路的工作频率设定为第二工作频率;
其中,当所述第二功率电平范围的中心功率电平比所述第一功率电平范围的中心功率电平高时,所述第二工作频率比所述第一工作频率高;所述第一功率电平范围与所述第二功率电平范围不重叠。
13.如权利要求12所述的频率合成方法,其特征在于,所述频率合成器实现在全数字锁相环中。
14.如权利要求12所述的频率合成方法,其特征在于,调整所述Σ-Δ调制电路的工作频率以响应于利用所述振荡时钟的发送器的发射功率电平的步骤包含:
通过一阶梯函数来调整所述Σ-Δ调制电路的工作频率以响应于所述发射功率电平。
CN201510427450.3A 2014-12-02 2015-07-20 频率合成器和频率合成方法 Active CN105656482B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/557,462 2014-12-02
US14/557,462 US9300305B1 (en) 2014-12-02 2014-12-02 Frequency synthesizer and related method for improving power efficiency

Publications (2)

Publication Number Publication Date
CN105656482A CN105656482A (zh) 2016-06-08
CN105656482B true CN105656482B (zh) 2019-01-04

Family

ID=52358526

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510427450.3A Active CN105656482B (zh) 2014-12-02 2015-07-20 频率合成器和频率合成方法

Country Status (3)

Country Link
US (1) US9300305B1 (zh)
EP (1) EP3038258B1 (zh)
CN (1) CN105656482B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10341148B2 (en) * 2017-08-25 2019-07-02 Mediatek Inc. Sigma-delta modulator and associated system improving spectrum efficiency of wired interconnection
CN107634761B (zh) * 2017-09-29 2020-11-13 中国科学院半导体研究所 一种数字锁相环频率综合装置
US11689206B1 (en) * 2022-03-04 2023-06-27 Nxp B.V. Clock frequency monitoring for a phase-locked loop based design

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101154921A (zh) * 2006-09-25 2008-04-02 三星电子株式会社 两点调制装置和方法
CN101542907A (zh) * 2006-11-30 2009-09-23 高通股份有限公司 用于锁相环路的线性相位频率检测器及电荷泵
CN101588176A (zh) * 2009-06-18 2009-11-25 广州润芯信息技术有限公司 具有环路增益校正功能的锁相环频率综合器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7532679B2 (en) * 2004-08-12 2009-05-12 Texas Instruments Incorporated Hybrid polar/cartesian digital modulator
US7957696B2 (en) * 2006-09-25 2011-06-07 Silicon Laboratories Inc. System and method for selecting channels for short range transmissions to broadcast receivers
US7983222B2 (en) * 2007-09-07 2011-07-19 Microsoft Corporation Wireless channel selection techniques and devices
US7579887B1 (en) * 2008-02-01 2009-08-25 International Bsuiness Machines Corporation Technique for efficiently managing both short-term and long-term frequency adjustments of an electronic circuit clock signal
US8126401B2 (en) * 2008-06-30 2012-02-28 Texas Instruments Incorporated Transmitter PLL with bandwidth on demand
US7772900B2 (en) * 2008-07-15 2010-08-10 International Business Machines Corporation Phase-locked loop circuits and methods implementing pulsewidth modulation for fine tuning control of digitally controlled oscillators
US8031025B2 (en) * 2009-03-16 2011-10-04 Mediatek Inc. Mixed-mode PLL
KR101591338B1 (ko) * 2009-03-30 2016-02-19 삼성전자주식회사 롱 텀 지터를 최소화 한 클럭발생기
US8553827B2 (en) * 2009-10-20 2013-10-08 Qualcomm Incorporated ADC-based mixed-mode digital phase-locked loop
US8952763B2 (en) * 2012-05-10 2015-02-10 Mediatek Inc. Frequency modulator having digitally-controlled oscillator with modulation tuning and phase-locked loop tuning
US9160351B2 (en) * 2013-10-24 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-locked loop circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101154921A (zh) * 2006-09-25 2008-04-02 三星电子株式会社 两点调制装置和方法
CN101542907A (zh) * 2006-11-30 2009-09-23 高通股份有限公司 用于锁相环路的线性相位频率检测器及电荷泵
CN101588176A (zh) * 2009-06-18 2009-11-25 广州润芯信息技术有限公司 具有环路增益校正功能的锁相环频率综合器

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
一款高效率、高保真的D类音频放大器设计;孙煜晴,武传欣,金杰;《微电子学与计算机》;20100331;第27卷(第3期);全文 *
小数分频频率综合器研究;郁金华, 祁育成;《现代雷达》;20091031;第31卷(第10期);全文 *
锁相环小数N分频频率综合器中的Sigma-delta调制器设计;吴小林,朱学勇,文光俊;《器件与应用》;20111231;第35卷(第17期);全文 *

Also Published As

Publication number Publication date
EP3038258B1 (en) 2019-02-13
CN105656482A (zh) 2016-06-08
EP3038258A1 (en) 2016-06-29
US9300305B1 (en) 2016-03-29

Similar Documents

Publication Publication Date Title
KR102527388B1 (ko) 디지털-타임 컨버터 회로를 포함하는 위상 고정 루프 회로, 클럭 신호 생성기 및 이의 동작 방법
KR101669208B1 (ko) 무선 디바이스에 대한 시-분할 듀플렉스 모드에서의 주파수 합성기 아키텍쳐
US7215215B2 (en) Phase modulation apparatus, polar modulation transmission apparatus, wireless transmission apparatus and wireless communication apparatus
US8400197B2 (en) Fractional spur reduction using controlled clock jitter
US9893875B2 (en) Phase continuity technique for frequency synthesis
US6526265B1 (en) Wireless transmitter having a modified translation loop architecture
US7817768B2 (en) PLL frequency generator
USRE48374E1 (en) Generation of digital clock for system having RF circuitry
US20160013816A1 (en) Adaptive/Configurable Intermediate Frequency (IF) Wireless Receiver And Bluetooth Device Using The Same
CN102710269B (zh) 信号处理电路和方法
US9473157B2 (en) Frequency synthesizer with injection pulling/pushing suppression/mitigation and related frequency synthesizing method thereof
US7521974B2 (en) Translational phase locked loop using a quantized interpolated edge timed synthesizer
CN105656482B (zh) 频率合成器和频率合成方法
US9628262B1 (en) Spur reduction in phase locked loops using reference clock dithering
CN104519558A (zh) 用于数字到时间转换器的功率节省技术
JP5595883B2 (ja) 無線通信装置
CN116318122A (zh) 一种超宽带小型化便携式信号源
CN102386945B (zh) 通信设备与无线通信模块
JP2012147080A (ja) デルタシグマ変調型分数分周pll周波数シンセサイザおよびそれを備えた無線通信装置
US20150055552A1 (en) Configurable rf carrier phase noise shaping
Nikoofard et al. A 900MHz GFSK and 16-FSK TX Achieving Up to 63.9% TX Efficiency and 76.2% PA Efficiency via a DC-DC-Powered Class-D VCO and a Class-E PA
Liu et al. A low-power asymmetrical MICS wireless interface and transceiver design for medical imaging
KR20090068890A (ko) 클럭신호의 주파수 가변장치
CN108400790A (zh) 频率产生电路及通信设备
Mode 4 Design of a Low-Power Dual

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant