JPH10209860A - 位相同期ループ装置 - Google Patents
位相同期ループ装置Info
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- JPH10209860A JPH10209860A JP9013611A JP1361197A JPH10209860A JP H10209860 A JPH10209860 A JP H10209860A JP 9013611 A JP9013611 A JP 9013611A JP 1361197 A JP1361197 A JP 1361197A JP H10209860 A JPH10209860 A JP H10209860A
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Abstract
(57)【要約】
【課題】 ＰＬＬの時定数を変化させたときに、ループ
フィルタの出力の変化を抑え、数値制御発振器の周波数
が、基準の周波数から大きくずれないようにし、ＰＬＬ
回路がロックしなくなるのを防ぐ補正回路の入ったＰＬ
Ｌ回路を提供することを目的とする。 【解決手段】 補正回路が、時定数制御入力により時定
数Ａ１から時定数Ａ２へ変化した時点で、積分項にホー
ルドされるデータの値を２つの時定数の比（Ａ２／Ａ
１）の２乗で割るという構成になっている。
フィルタの出力の変化を抑え、数値制御発振器の周波数
が、基準の周波数から大きくずれないようにし、ＰＬＬ
回路がロックしなくなるのを防ぐ補正回路の入ったＰＬ
Ｌ回路を提供することを目的とする。 【解決手段】 補正回路が、時定数制御入力により時定
数Ａ１から時定数Ａ２へ変化した時点で、積分項にホー
ルドされるデータの値を２つの時定数の比（Ａ２／Ａ
１）の２乗で割るという構成になっている。
Description
【０００１】
【発明の属する技術分野】本発明は、ビデオテープレコ
ーダー（以下、ＶＴＲと略す）に用いられる位相同期ル
ープ装置（以下、ＰＬＬ回路と略す）に関するものであ
る。
ーダー（以下、ＶＴＲと略す）に用いられる位相同期ル
ープ装置（以下、ＰＬＬ回路と略す）に関するものであ
る。
【０００２】
【従来の技術】近年、民生用のＶＴＲは、信号処理のデ
ィジタル化が進んできている。クロマ信号の信号処理に
必要な機能である自動周波数制御手段（以下、ＡＦＣと
記す）や自動位相制御手段（以下、ＡＰＣと記す）など
もディジタル処理化されてきている。そして、ＡＦＣや
ＡＰＣにはＰＬＬ回路が用いられている。
ィジタル化が進んできている。クロマ信号の信号処理に
必要な機能である自動周波数制御手段（以下、ＡＦＣと
記す）や自動位相制御手段（以下、ＡＰＣと記す）など
もディジタル処理化されてきている。そして、ＡＦＣや
ＡＰＣにはＰＬＬ回路が用いられている。
【０００３】以下に、ＡＦＣのＰＬＬ回路の基本構成に
ついて説明する。図２は、ＡＦＣのＰＬＬ回路のブロッ
ク図である。なお、このＰＬＬ回路は、すべてディジタ
ル処理回路である。図２において、１は水平同期信号と
後述する数値制御発振器３の出力信号とを位相比較する
位相比較器、２はループフィルタ、３は数値制御発振器
である。
ついて説明する。図２は、ＡＦＣのＰＬＬ回路のブロッ
ク図である。なお、このＰＬＬ回路は、すべてディジタ
ル処理回路である。図２において、１は水平同期信号と
後述する数値制御発振器３の出力信号とを位相比較する
位相比較器、２はループフィルタ、３は数値制御発振器
である。
【０００４】以上のように構成されたＰＬＬ回路につい
て、以下図２を用いてその動作を説明する。
て、以下図２を用いてその動作を説明する。
【０００５】位相比較器１には、水平同期信号と数値制
御発振器３の出力が入力され、位相比較されて位相差信
号を出力する。入力される水平同期信号は、１０ＭＨｚ
以上のクロックにより２値にディジタル化されて入力さ
れており、水平同期信号部分が「１」で、それ以外の部
分が「０」となっている。
御発振器３の出力が入力され、位相比較されて位相差信
号を出力する。入力される水平同期信号は、１０ＭＨｚ
以上のクロックにより２値にディジタル化されて入力さ
れており、水平同期信号部分が「１」で、それ以外の部
分が「０」となっている。
【０００６】位相比較器１から出力される位相差信号は
ループフィルタ２に入力される。また、ループフィルタ
２には時定数制御信号が入力され、ループフィルタ２の
定数を変更している。時定数を変更しているのは、以下
の理由による。ヘッド切り替え時のヘッド間のスキュー
への対応や、垂直同期信号部分がノイズなどで乱れた時
にも映像信号部分までにはＡＦＣが収束するように、ヘ
ッドの切り替え点からある一定期間は、ＡＦＣの応答を
速くし、それ以外の期間では、ＡＦＣの応答を遅くして
Ｓ／Ｎを良くしている。また、特殊再生時には、すべて
の期間でＡＦＣの応答を速くしている。
ループフィルタ２に入力される。また、ループフィルタ
２には時定数制御信号が入力され、ループフィルタ２の
定数を変更している。時定数を変更しているのは、以下
の理由による。ヘッド切り替え時のヘッド間のスキュー
への対応や、垂直同期信号部分がノイズなどで乱れた時
にも映像信号部分までにはＡＦＣが収束するように、ヘ
ッドの切り替え点からある一定期間は、ＡＦＣの応答を
速くし、それ以外の期間では、ＡＦＣの応答を遅くして
Ｓ／Ｎを良くしている。また、特殊再生時には、すべて
の期間でＡＦＣの応答を速くしている。
【０００７】ループフィルタ２から出力される位相信号
は数値制御発振器３に入力され、１クロックごとに、数
値制御発振器３の出力位相と、ループフィルタ２の出力
信号から得られる位相との和を演算し、その演算結果を
数値演算発振器３の出力信号としている。数値制御発振
器３の出力信号は、ｎ（ｎは整数）ビットのディジタル
データであり、前記演算によりオーバーフローした部分
は無視される。すなわち、前記演算結果から「２」のｎ
乗の余りをとっていることになる。数値制御発振器３の
出力は、「２」の補数表示で考えると、「−２」の（ｎ
−１）乗から「＋２」の（ｎ−１）乗−１までの位相信
号となる。
は数値制御発振器３に入力され、１クロックごとに、数
値制御発振器３の出力位相と、ループフィルタ２の出力
信号から得られる位相との和を演算し、その演算結果を
数値演算発振器３の出力信号としている。数値制御発振
器３の出力信号は、ｎ（ｎは整数）ビットのディジタル
データであり、前記演算によりオーバーフローした部分
は無視される。すなわち、前記演算結果から「２」のｎ
乗の余りをとっていることになる。数値制御発振器３の
出力は、「２」の補数表示で考えると、「−２」の（ｎ
−１）乗から「＋２」の（ｎ−１）乗−１までの位相信
号となる。
【０００８】ここで、位相比較器１では、入力される水
平同期信号が「０」から「１」に変化した時点の数値制
御発振器３の出力信号を位相差信号としている。位相差
信号は、水平同期信号に「０」から「１」の変化が起こ
るまで保持されている。位相比較器１から出力される位
相差信号がループフィルタ２に入力され、ループフィル
タ２では位相差信号をディジタルフィルタにより平滑化
した位相信号を出力する。
平同期信号が「０」から「１」に変化した時点の数値制
御発振器３の出力信号を位相差信号としている。位相差
信号は、水平同期信号に「０」から「１」の変化が起こ
るまで保持されている。位相比較器１から出力される位
相差信号がループフィルタ２に入力され、ループフィル
タ２では位相差信号をディジタルフィルタにより平滑化
した位相信号を出力する。
【０００９】次に、上記ＰＬＬ回路の具体回路構成につ
いて、図３を用いて説明する。図３に示すように、位相
比較器１、ループフィルタ２、数値制御発振器３につい
て、それぞれ点線で囲んだ部分が具体的な回路例であ
る。４はＤフリップフロップ（以下Ｄ−ＦＦと略す）、
５は第１の係数器、６は第２の係数器、７は第１の係数
器５か第２の係数器６かを切り換えて出力する第１の切
換回路、８は第１のＤ−ＦＦ４の出力と第２のＤ−ＦＦ
１０の出力を加算する第１の加算器、９はリミッタ、１
０は第２のＤ−ＦＦ、１１は第３の係数器、１２は第４
の係数器、１３は第３の係数器１１の出力と第４の係数
器１２の出力とを切り換える第２の切換回路、１４は第
１の切換回路７と第２の切換回路１３との出力を加算す
る第２の加算器、１５は定数発生器、１６は定数発生器
１５の出力と第２の加算器１４の出力とを減算する減算
器、１７は減算器１６の出力と第３のＤ−ＦＦ１８の出
力とを加算する加算器、１８は第３のＤ−ＦＦ、１９は
第４のＤ−ＦＦである。
いて、図３を用いて説明する。図３に示すように、位相
比較器１、ループフィルタ２、数値制御発振器３につい
て、それぞれ点線で囲んだ部分が具体的な回路例であ
る。４はＤフリップフロップ（以下Ｄ−ＦＦと略す）、
５は第１の係数器、６は第２の係数器、７は第１の係数
器５か第２の係数器６かを切り換えて出力する第１の切
換回路、８は第１のＤ−ＦＦ４の出力と第２のＤ−ＦＦ
１０の出力を加算する第１の加算器、９はリミッタ、１
０は第２のＤ−ＦＦ、１１は第３の係数器、１２は第４
の係数器、１３は第３の係数器１１の出力と第４の係数
器１２の出力とを切り換える第２の切換回路、１４は第
１の切換回路７と第２の切換回路１３との出力を加算す
る第２の加算器、１５は定数発生器、１６は定数発生器
１５の出力と第２の加算器１４の出力とを減算する減算
器、１７は減算器１６の出力と第３のＤ−ＦＦ１８の出
力とを加算する加算器、１８は第３のＤ−ＦＦ、１９は
第４のＤ−ＦＦである。
【００１０】ただし、上記回路は、ＡＦＣの機能として
必要な回路だけで構成しており、実際のＬＳＩ回路で
は、加算器や減算器などの後にＤ−ＦＦが入る。このＤ
−ＦＦの入る数は、ＬＳＩの素子の速さで変わるため省
略している。
必要な回路だけで構成しており、実際のＬＳＩ回路で
は、加算器や減算器などの後にＤ−ＦＦが入る。このＤ
−ＦＦの入る数は、ＬＳＩの素子の速さで変わるため省
略している。
【００１１】なお、図３において、接続線の太い部分は
信号線が１ビットではなく、複数ビットであることを示
している。
信号線が１ビットではなく、複数ビットであることを示
している。
【００１２】以上のように構成された従来の位相同期ル
ープ装置について、以下その動作について説明する。
ープ装置について、以下その動作について説明する。
【００１３】第１のＤ−ＦＦ４には、クロックに水平同
期信号が入力され、Ｄ入力に、数値制御発振器３の出力
が入力されている。水平同期信号が０から１に変化した
時点でのＤ入力がＱ出力へと、出力される。Ｄ入力は、
複数ビットのディジタルデータである。このビット数
は、ＡＦＣのＳ／Ｎと回路規模を勘案して決める必要が
ある。実際の回路では、２３ビットに設定している。第
１のＤ−ＦＦ４は、位相比較器であり、水平同期信号の
位相を基準にして数値制御発振器の位相のずれを出力し
ている。水平同期信号の位相と数値制御発振器の位相が
合えば、出力は０になる。
期信号が入力され、Ｄ入力に、数値制御発振器３の出力
が入力されている。水平同期信号が０から１に変化した
時点でのＤ入力がＱ出力へと、出力される。Ｄ入力は、
複数ビットのディジタルデータである。このビット数
は、ＡＦＣのＳ／Ｎと回路規模を勘案して決める必要が
ある。実際の回路では、２３ビットに設定している。第
１のＤ−ＦＦ４は、位相比較器であり、水平同期信号の
位相を基準にして数値制御発振器の位相のずれを出力し
ている。水平同期信号の位相と数値制御発振器の位相が
合えば、出力は０になる。
【００１４】第１のＤ−ＦＦ４のＱ出力は、ループフィ
ルタ２に入力される。ループフィルタ２は、比例項と積
分項の和を出力としている。係数器５の値Ａが時定数が
速い時の比例項の係数である。係数器６は、時定数が遅
い時の設定であり、時定数の速い時との比の係数にして
いる。この例では、時定数の比を１／８にしている。切
換回路７では、時定数制御入力が第４のＤ−ＦＦ１９か
ら出力されるが、この出力に応じて比例項の係数を切り
換えている。時定数制御入力がＨのとき、時定数が速
く、比例項の係数はＡとなり、時定数制御入力がＬの
時、時定数が遅く、比例項の係数はＡ／８になる。
ルタ２に入力される。ループフィルタ２は、比例項と積
分項の和を出力としている。係数器５の値Ａが時定数が
速い時の比例項の係数である。係数器６は、時定数が遅
い時の設定であり、時定数の速い時との比の係数にして
いる。この例では、時定数の比を１／８にしている。切
換回路７では、時定数制御入力が第４のＤ−ＦＦ１９か
ら出力されるが、この出力に応じて比例項の係数を切り
換えている。時定数制御入力がＨのとき、時定数が速
く、比例項の係数はＡとなり、時定数制御入力がＬの
時、時定数が遅く、比例項の係数はＡ／８になる。
【００１５】また、加算器８とリミッタ９および第２の
Ｄ−ＦＦ１０でループフィルタの積分項を演算してい
る。水平同期信号が入力されるごとに位相比較器から位
相差が出力されるが、この位相差を水平同期信号ごとに
積算している。リミッタ９は積算した結果がオーバーフ
ローしないようにしている。
Ｄ−ＦＦ１０でループフィルタの積分項を演算してい
る。水平同期信号が入力されるごとに位相比較器から位
相差が出力されるが、この位相差を水平同期信号ごとに
積算している。リミッタ９は積算した結果がオーバーフ
ローしないようにしている。
【００１６】係数器１１の値Ｂが時定数が速い時の積分
項の係数である。係数器１２は、時定数が遅い時の設定
であり、時定数の速い時との比の２乗の係数にしてい
る。この例では、時定数の比１／８の２乗の１／６４に
している。切換回路１３では、時定数制御入力が第４の
Ｄ−ＦＦ１９から出力されるが、この出力に応じて積分
項の係数を切り換えている。時定数制御入力がＨのと
き、時定数が速く、積分項の係数はＢとなり、時定数制
御入力がＬの時、時定数が遅く、積分項の係数はＢ／６
４になる。
項の係数である。係数器１２は、時定数が遅い時の設定
であり、時定数の速い時との比の２乗の係数にしてい
る。この例では、時定数の比１／８の２乗の１／６４に
している。切換回路１３では、時定数制御入力が第４の
Ｄ−ＦＦ１９から出力されるが、この出力に応じて積分
項の係数を切り換えている。時定数制御入力がＨのと
き、時定数が速く、積分項の係数はＢとなり、時定数制
御入力がＬの時、時定数が遅く、積分項の係数はＢ／６
４になる。
【００１７】切換回路７の出力と切換回路１３の出力を
加算器１４で加算し、加算器１４の出力をループフィル
タの出力としている。
加算器１４で加算し、加算器１４の出力をループフィル
タの出力としている。
【００１８】数値制御発振器３は、定数発生器１５と減
算器１６と加算器１７と第３のＤ−ＦＦ１８とで構成さ
れている。基準発振周波数を示す定数器１５からループ
フィルタ２の出力を減算器１６で引いている。この出力
が、数値制御発振器３の１クロックの位相変化となり、
数値制御発振器３のＰＬＬ回路がロックしたときには、
水平同期信号の周波数と、この位相変化から得られる周
波数とが一致する。この出力を加算器１７と第３のＤ−
ＦＦ１８で積算し、その出力を数値制御発振器３の出力
としている。
算器１６と加算器１７と第３のＤ−ＦＦ１８とで構成さ
れている。基準発振周波数を示す定数器１５からループ
フィルタ２の出力を減算器１６で引いている。この出力
が、数値制御発振器３の１クロックの位相変化となり、
数値制御発振器３のＰＬＬ回路がロックしたときには、
水平同期信号の周波数と、この位相変化から得られる周
波数とが一致する。この出力を加算器１７と第３のＤ−
ＦＦ１８で積算し、その出力を数値制御発振器３の出力
としている。
【００１９】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、通常再生から特殊再生に切り換えた時、
ＰＬＬの時定数も遅いものから速いものに切り換える
が、切り換えた時点で積分項の値が従来ロックしていた
出力の６４倍の出力が出てしまい、ループフィルタの出
力が大きく変化し、この出力変化によって、数値制御発
振器３の周波数が、基準周波数から大きくはずれてしま
い、ＰＬＬ回路がロックしなくなるという問題点があっ
た。
来の構成では、通常再生から特殊再生に切り換えた時、
ＰＬＬの時定数も遅いものから速いものに切り換える
が、切り換えた時点で積分項の値が従来ロックしていた
出力の６４倍の出力が出てしまい、ループフィルタの出
力が大きく変化し、この出力変化によって、数値制御発
振器３の周波数が、基準周波数から大きくはずれてしま
い、ＰＬＬ回路がロックしなくなるという問題点があっ
た。
【００２０】本発明は上記従来の問題点を解決するもの
で、ＰＬＬの時定数を変化させたときに、ループフィル
タの出力の変化を抑え、数値制御発振器の周波数が、基
準の周波数から大きくずれないようにし、ＰＬＬ回路が
ロックしなくなるのを防ぐ補正回路の入った位相同期ル
ープ装置を提供することを目的とする。
で、ＰＬＬの時定数を変化させたときに、ループフィル
タの出力の変化を抑え、数値制御発振器の周波数が、基
準の周波数から大きくずれないようにし、ＰＬＬ回路が
ロックしなくなるのを防ぐ補正回路の入った位相同期ル
ープ装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】この目的を達成するため
に本発明の位相同期ループ装置は、２つの入力信号の位
相差を検出する位相比較器と、前記位相比較器から出力
された位相差信号が入力されるループフィルタと、ルー
プフィルタから出力された信号が入力され、入力された
信号に応じた周波数の信号を出力し前記位相比較器に入
力する数値制御発振器とから構成された位相同期ループ
装置において、ループフィルタに時定数制御入力が入力
され、ループフィルタの比例項と積分項のそれぞれに、
２種類の係数をもち、前記係数を時定数制御入力により
切り換えるとともに、時定数制御入力を切り換える時
に、ループフィルタの出力が変化しないように積分項に
補正回路を備え、この補正回路が、時定数制御入力によ
り時定数Ａから時定数Ｂへ変化した時点で、積分項にホ
ールドされるデータの値を２つの時定数の比（Ｂ／Ａ）
の２乗で割るという構成を有している。
に本発明の位相同期ループ装置は、２つの入力信号の位
相差を検出する位相比較器と、前記位相比較器から出力
された位相差信号が入力されるループフィルタと、ルー
プフィルタから出力された信号が入力され、入力された
信号に応じた周波数の信号を出力し前記位相比較器に入
力する数値制御発振器とから構成された位相同期ループ
装置において、ループフィルタに時定数制御入力が入力
され、ループフィルタの比例項と積分項のそれぞれに、
２種類の係数をもち、前記係数を時定数制御入力により
切り換えるとともに、時定数制御入力を切り換える時
に、ループフィルタの出力が変化しないように積分項に
補正回路を備え、この補正回路が、時定数制御入力によ
り時定数Ａから時定数Ｂへ変化した時点で、積分項にホ
ールドされるデータの値を２つの時定数の比（Ｂ／Ａ）
の２乗で割るという構成を有している。
【００２２】この構成によって、ＰＬＬの時定数を変化
させたときに、ループフィルタの出力の変化を抑え、数
値制御発振器の周波数が、基準の周波数から大きくずれ
ないようにし、ＰＬＬ回路がロックしなくなるのを防い
でいる。
させたときに、ループフィルタの出力の変化を抑え、数
値制御発振器の周波数が、基準の周波数から大きくずれ
ないようにし、ＰＬＬ回路がロックしなくなるのを防い
でいる。
【００２３】
【発明の実施の形態】本発明の請求項１及び２に記載の
発明は、２つの入力信号の位相差を検出する位相比較器
と、前記位相比較器から出力された位相差信号が入力さ
れるループフィルタと、ループフィルタから出力された
信号が入力され、入力された信号に応じた周波数の信号
を出力し前記位相比較器に入力する数値制御発振器とか
ら構成された位相同期ループ装置において、ループフィ
ルタに時定数制御入力が入力され、ループフィルタの比
例項と積分項のそれぞれに、２種類の係数をもち、前記
係数を時定数制御入力により切り換えるとともに、時定
数制御入力を切り換えた時に、ループフィルタの出力が
変化しないように積分項に補正回路を備えたものであ
り、この構成によって、ＰＬＬの時定数を変化させたと
きに、ループフィルタの出力の変化を抑え、数値制御発
振器の周波数が、基準の周波数から大きくずれないよう
にし、ＰＬＬ回路がロックしなくなるのを防いでいる。
発明は、２つの入力信号の位相差を検出する位相比較器
と、前記位相比較器から出力された位相差信号が入力さ
れるループフィルタと、ループフィルタから出力された
信号が入力され、入力された信号に応じた周波数の信号
を出力し前記位相比較器に入力する数値制御発振器とか
ら構成された位相同期ループ装置において、ループフィ
ルタに時定数制御入力が入力され、ループフィルタの比
例項と積分項のそれぞれに、２種類の係数をもち、前記
係数を時定数制御入力により切り換えるとともに、時定
数制御入力を切り換えた時に、ループフィルタの出力が
変化しないように積分項に補正回路を備えたものであ
り、この構成によって、ＰＬＬの時定数を変化させたと
きに、ループフィルタの出力の変化を抑え、数値制御発
振器の周波数が、基準の周波数から大きくずれないよう
にし、ＰＬＬ回路がロックしなくなるのを防いでいる。
【００２４】以下、本発明の実施の形態について図面を
用いて説明する。 （実施の形態１）図１は本発明の位相同期ループ装置の
実施の形態を示す回路図である。
用いて説明する。 （実施の形態１）図１は本発明の位相同期ループ装置の
実施の形態を示す回路図である。
【００２５】図１において、従来技術と同様の構成要素
については同一番号を付与してその詳細な説明は省略す
る。２０は第５のＤ−ＦＦ、２１はインバータ回路、２
２は第４のＤ−ＦＦ１９のＱ出力とインバータ回路２１
の出力とを論理積演算するＡＮＤ回路、２３は係数器、
２４は係数器２３を介すか否か切り換える第３の切換回
路であり、これらで補正回路を構成している。ただし、
上記回路はＡＦＣの機能として必要な回路だけで構成し
ており、実際のＬＳＩ回路では、加算器や減算器などの
あとにＤ−ＦＦが入る。このＤ−ＦＦの入る数は、ＬＳ
Ｉの素子のスピードで変わるため省略している。
については同一番号を付与してその詳細な説明は省略す
る。２０は第５のＤ−ＦＦ、２１はインバータ回路、２
２は第４のＤ−ＦＦ１９のＱ出力とインバータ回路２１
の出力とを論理積演算するＡＮＤ回路、２３は係数器、
２４は係数器２３を介すか否か切り換える第３の切換回
路であり、これらで補正回路を構成している。ただし、
上記回路はＡＦＣの機能として必要な回路だけで構成し
ており、実際のＬＳＩ回路では、加算器や減算器などの
あとにＤ−ＦＦが入る。このＤ−ＦＦの入る数は、ＬＳ
Ｉの素子のスピードで変わるため省略している。
【００２６】なお、図２において接続線の太い部分は信
号線が１ビットではなく複数ビットであることを示して
いる。
号線が１ビットではなく複数ビットであることを示して
いる。
【００２７】以上のように構成された本実施の形態の位
相同期ループ装置について、以下その動作について説明
する。
相同期ループ装置について、以下その動作について説明
する。
【００２８】第１のＤ−ＦＦ４には、クロックに水平同
期信号が入力され、Ｄ入力に、数値制御発振器３の出力
が入力されている。水平同期信号が０から１に変化した
時点でのＤ入力がＱ出力へと出力される。Ｄ入力は複数
ビットのディジタルデータである。第１のＤ−ＦＦ４は
位相比較器であり、水平同期信号の位相を基準にして数
値制御発振器３の位相のずれを出力している。水平同期
信号の位相と数値制御発振器３の位相が合えば出力は０
になる。
期信号が入力され、Ｄ入力に、数値制御発振器３の出力
が入力されている。水平同期信号が０から１に変化した
時点でのＤ入力がＱ出力へと出力される。Ｄ入力は複数
ビットのディジタルデータである。第１のＤ−ＦＦ４は
位相比較器であり、水平同期信号の位相を基準にして数
値制御発振器３の位相のずれを出力している。水平同期
信号の位相と数値制御発振器３の位相が合えば出力は０
になる。
【００２９】第１のＤ−ＦＦ４のＱ出力は、ループフィ
ルタ２に入力される。ループフィルタ２は、比例項と積
分項の和を出力としている。係数器５の値Ａが時定数が
速い時の比例項の係数である。係数器６は、時定数が遅
い時の設定であり、時定数の速い時との比の係数にして
いる。この例では、時定数の比を１／８にしている。切
換回路７では、時定数制御入力が第４のＤ−ＦＦ１９を
経て第５のＤ−ＦＦ２０から出力されるが、この出力に
応じて比例項の係数を切り換えている。時定数制御入力
がＨのとき、時定数が速く、比例項の係数はＡとなり、
時定数制御入力がＬの時、時定数が遅く、比例項の係数
はＡ／８になる。
ルタ２に入力される。ループフィルタ２は、比例項と積
分項の和を出力としている。係数器５の値Ａが時定数が
速い時の比例項の係数である。係数器６は、時定数が遅
い時の設定であり、時定数の速い時との比の係数にして
いる。この例では、時定数の比を１／８にしている。切
換回路７では、時定数制御入力が第４のＤ−ＦＦ１９を
経て第５のＤ−ＦＦ２０から出力されるが、この出力に
応じて比例項の係数を切り換えている。時定数制御入力
がＨのとき、時定数が速く、比例項の係数はＡとなり、
時定数制御入力がＬの時、時定数が遅く、比例項の係数
はＡ／８になる。
【００３０】また、加算器８とリミッタ９と第２のＤ−
ＦＦ１０および係数器２３と第３の切換回路２４とでル
ープフィルタの積分項を演算している。水平同期信号が
入力されるごとに位相比較器１から位相差が出力される
が、この位相差を水平同期信号ごとに積算している。リ
ミッタ９は積算した結果がオーバーフローしないように
している。また、時定数切換入力が、遅いものから速い
ものへ変化したことを（ＬからＨに変化したことを）第
４のＤ−ＦＦ１９と第５のＤ−ＦＦ２０とインバータ回
路２１とＡＮＤ回路２２から検出し、その検出結果によ
り、時定数がＬからＨへ切り替わる１水平期間のみ、第
３の切換回路２４で係数器２３の出力を選択することに
より、積分項の出力が変化しないようにしている。
ＦＦ１０および係数器２３と第３の切換回路２４とでル
ープフィルタの積分項を演算している。水平同期信号が
入力されるごとに位相比較器１から位相差が出力される
が、この位相差を水平同期信号ごとに積算している。リ
ミッタ９は積算した結果がオーバーフローしないように
している。また、時定数切換入力が、遅いものから速い
ものへ変化したことを（ＬからＨに変化したことを）第
４のＤ−ＦＦ１９と第５のＤ−ＦＦ２０とインバータ回
路２１とＡＮＤ回路２２から検出し、その検出結果によ
り、時定数がＬからＨへ切り替わる１水平期間のみ、第
３の切換回路２４で係数器２３の出力を選択することに
より、積分項の出力が変化しないようにしている。
【００３１】係数器１１の値Ｂが時定数が速い時の積分
項の係数である。係数器１２は、時定数が遅い時の設定
であり、時定数の速い時との比の２乗の係数にしてい
る。この例では、時定数の比１／８の２乗の１／６４に
している。第２の切換回路１３では、時定数制御入力が
第４のＤ−ＦＦ１９を経て第５のＤ−ＦＦ２０から出力
されるが、この出力に応じて積分項の係数を切り換えて
いる。時定数制御入力がＨのとき、時定数が速く、積分
項の係数はＢとなり、時定数制御入力がＬの時、時定数
が遅く、積分項の係数はＢ／６４になる。
項の係数である。係数器１２は、時定数が遅い時の設定
であり、時定数の速い時との比の２乗の係数にしてい
る。この例では、時定数の比１／８の２乗の１／６４に
している。第２の切換回路１３では、時定数制御入力が
第４のＤ−ＦＦ１９を経て第５のＤ−ＦＦ２０から出力
されるが、この出力に応じて積分項の係数を切り換えて
いる。時定数制御入力がＨのとき、時定数が速く、積分
項の係数はＢとなり、時定数制御入力がＬの時、時定数
が遅く、積分項の係数はＢ／６４になる。
【００３２】第１の切換回路７の出力と第２の切換回路
１３の出力を加算器１４で加算し、加算器１４の出力を
ループフィルタの出力としている。
１３の出力を加算器１４で加算し、加算器１４の出力を
ループフィルタの出力としている。
【００３３】数値制御発振器３は、定数発生器１５と減
算器１６と加算器１７と第３のＤ−ＦＦ１８で構成され
ている。基準発振周波数を示す定数１５からループフィ
ルタ２の出力を減算器１６で引いている。この出力が、
数値制御発振器３の１クロックの位相変化となり、数値
制御発振器３のＰＬＬ回路がロックしたときには、水平
同期信号の周波数と、この位相変化から得られる周波数
とが一致する。この出力を加算器１７と第３のＤ−ＦＦ
１８で積算し、その出力を数値制御発振器３の出力とし
ている。
算器１６と加算器１７と第３のＤ−ＦＦ１８で構成され
ている。基準発振周波数を示す定数１５からループフィ
ルタ２の出力を減算器１６で引いている。この出力が、
数値制御発振器３の１クロックの位相変化となり、数値
制御発振器３のＰＬＬ回路がロックしたときには、水平
同期信号の周波数と、この位相変化から得られる周波数
とが一致する。この出力を加算器１７と第３のＤ−ＦＦ
１８で積算し、その出力を数値制御発振器３の出力とし
ている。
【００３４】
【発明の効果】以上のように本発明は、ＰＬＬの時定数
を変化させたときに、ループフィルタの出力の変化を抑
え、数値制御発振器の周波数が、基準の周波数から大き
くずれないようにし、ＰＬＬ回路がロックしなくなるの
を防ぐ補正回路の入ったＰＬＬ回路を提供できるという
優れた効果が得られる。
を変化させたときに、ループフィルタの出力の変化を抑
え、数値制御発振器の周波数が、基準の周波数から大き
くずれないようにし、ＰＬＬ回路がロックしなくなるの
を防ぐ補正回路の入ったＰＬＬ回路を提供できるという
優れた効果が得られる。
【図１】本発明の実施の形態における位相同期ループ装
置の構成を示す回路図
置の構成を示す回路図
【図２】位相同期ループ装置のブロック図
【図３】従来の位相同期ループ装置の構成を示す回路図
１ 位相比較器 ２ ループフィルタ ３ 数値制御発振器 ４ 第１のＤ−ＦＦ ５ 係数器 ６ 係数器 ７ 切換回路 ８ 加算器 ９ リミッタ １０ 第２のＤ−ＦＦ １１ 係数器 １２ 係数器 １３ 切換回路 １４ 加算器 １５ 定数 １６ 減算器 １７ 加算器 １８ 第３のＤ−ＦＦ １９ 第４のＤ−ＦＦ ２０ 第５のＤ−ＦＦ ２１ インバータ回路 ２２ ＡＮＤ回路 ２３ 係数器 ２４ 切換回路
Claims (2)
- 【請求項１】 ２つの入力信号の位相差を検出する位相
比較器と、前記位相比較器から出力された位相差信号が
入力されるループフィルタと、前記ループフィルタから
出力された信号に応じた周波数の信号を出力し前記位相
比較器に入力する数値制御発振器とから構成された位相
同期ループ装置であって、前記ループフィルタに時定数
制御入力が入力され前記ループフィルタの比例項と積分
項のそれぞれに２種類の係数をもち、前記係数を時定数
制御入力により切り換えるとともに、時定数制御入力を
切り換えた時に前記ループフィルタの出力が変化しない
ように積分項に補正回路を備えたことを特徴とする位相
同期ループ装置。 - 【請求項２】 補正回路は、時定数制御入力により時定
数Ａ１から時定数Ａ２へ変化した時点で、積分項にホー
ルドされるデータの値を２つの時定数の比（Ａ２／Ａ
１）の２乗で割るという構成であることを特徴とする請
求項１記載の位相同期ループ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01361197A JP3567664B2 (ja) | 1997-01-28 | 1997-01-28 | 位相同期ループ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01361197A JP3567664B2 (ja) | 1997-01-28 | 1997-01-28 | 位相同期ループ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209860A true JPH10209860A (ja) | 1998-08-07 |
| JP3567664B2 JP3567664B2 (ja) | 2004-09-22 |
Family
ID=11838031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01361197A Expired - Lifetime JP3567664B2 (ja) | 1997-01-28 | 1997-01-28 | 位相同期ループ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3567664B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027581A (ja) * | 2007-07-23 | 2009-02-05 | Renesas Technology Corp | 半導体集積回路 |
-
1997
- 1997-01-28 JP JP01361197A patent/JP3567664B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027581A (ja) * | 2007-07-23 | 2009-02-05 | Renesas Technology Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3567664B2 (ja) | 2004-09-22 |
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