JP3720423B2 - クロック発生装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はクロック発生装置に関し、特には、情報信号の記録再生時に用いる動作クロックの発生装置に関するものである。
【0002】
【従来の技術】
従来より、ビデオ信号をデジタル信号として磁気テープに記録再生するデジタルVTRが知られている。
【0003】
そして、近年では、このようなデジタルVTRは放送局用だけではなく、家庭用のものも開発されつつある。
【0004】
家庭用の映像ソースとしてはテレビ放送が主であるが、それ以外に、VHS方式や8ミリ方式等のアナログVTRや、パーソナルコンピュータ,テレビゲームなども用いられることが多くなってきた。
【0005】
【発明が解決しようとしている課題】
これらの各種映像ソースからの映像信号は、非標準信号とも言えるほどの大きな時間軸変動を含んでいる。
【0006】
これに対し、従来、デジタルVTRにおいて記録用の動作クロックの発生回路として用いられてきた水晶発振器では、周波数可変範囲が狭く、前述のような多種多様な入力映像信号の処理を行うことができない。
【0007】
更に、新たに電圧制御発振器(以下VCO)を記録用に設けることは部品点数の増加につながり、コストの増大や装置の小型化に反するという問題がある。
【0008】
本発明は、前述の如き問題点を解消し、部品点数を増加することなく、いかなる入力信号に対しても最適な動作クロックを発生可能とすることを目的とする。
【0009】
【課題を解決するための手段】
従来抱えている課題を解決し、前記目的を達成するため、本発明は、記録媒体に対して情報信号を記録再生する記録再生手段と、クロックを発生する発振手段と、前記発振手段の出力クロックと前記記録媒体から再生された前記情報信号との位相差を検出する位相差検出手段と前記位相差検出手段の出力をフィルタリング処理して前記発振手段に帰還するフィルタとからなる第1のループと、前記発振手段の出力クロックをカウントするカウント手段と前記カウント手段の出力と目標の周波数に係る所定値との差を求める演算手段と前記演算手段の出力を累算して前記発振手段に帰還する累算手段とからなる第2のループのうち、前記情報信号の再生時においては前記第1及び第2のループを動作させ、前記情報信号の記録時においては前記第1のループの動作を停止して前記第2のループを動作させる制御手段とを備えて構成されている。
【0010】
【発明の実施の形態】
以下、本発明の実施例について図面を用いて詳細に説明する。
【0011】
本実施例では、本発明をデジタルVTRに適用した場合について説明する。図1はこのようなデジタルVTRの構成を示すブロック図である。
【0012】
図1において、入力端子1から入力したアナログビデオ信号は、A/D変換器2によりデジタル信号に変換され、圧縮・符号化回路3に出力される。圧縮・符号化回路3は周知のDCT・量子化等の技術を用いて入力デジタル信号を所定数の画素ごとにブロック符号化し、誤り訂正符号化回路4に出力する。誤り訂正符号化回路4は符号化されたデータに対してパリティデータを付加して変調回路5に出力する。変調回路5は誤り訂正符号化回路4から出力されたデータに対してデジタル変調処理を施し、更にアンプ6により記録データを増幅してスイッチ7を介してヘッド8によりテープ9に記録される。
【0013】
10はクロック発生回路であり、記録/再生時における装置各部の動作クロックを発生する。本実施例における記録系では、誤り訂正符号化回路4及び変調回路5がクロック発生回路10からの動作クロックに応じて動作している。
【0014】
次に、再生系の動作を説明する。
【0015】
磁気テープ9に記録されているデジタル信号が磁気ヘッド8により再生され、スイッチ7を介してアンプ12に出力される。なお、本実施例におけるデジタルVTRにおいては1フレーム分のビデオ信号を10トラックに記録しているが、もちろんこれ以外でもよい。
【0016】
アンプ12は再生信号を増幅して再生等化回路13に出力する。再生等化回路13は、磁気記録再生系での信号の特性変化を補償するための等化回路で、いわゆる積分等化を行う。等化された再生信号はA/D変換器14及びクロック発生回路10に出力される。
【0017】
A/D変換器14は、再生信号をサンプリングすると共にデジタル信号に変換する。ここで、デジタル信号に変換するというのは、再生信号はデジタル信号ではあるけれども、その波形がアナログ的に変動する信号である。そこで、A/D変換器14において再び1,0のデジタル信号に変換するこである。
【0018】
A/D変換器14から出力された信号は、遅延回路15により2クロック分遅延され、減算器16によりもとの信号を減算する。この操作により積分等化波形はPR(1,0,−1)特性を有する波形に変換され、ビタビ復号回路17により最尤復号される。
【0019】
PR(1,0,−1)方式とビタビ復号との組み合わせは、高密度磁気記録を用いるデジタルVTR等でよく用いられ、磁気記録系の低域特性の悪さ(S/N,波形歪み等)を回避し、伝送誤りを最小限に保つことができる。
【0020】
ビタビ復号回路17により復元された再生データは、誤り訂正回路18により記録時に付加したパリティデータを用いて伝送路で生じた誤りを訂正され、伸長・復号回路19に出力される。伸長・復号回路19は記録時に圧縮された再生データの情報量を伸長し、D/A変換器20に出力する。D/A変換器20は入力デジタルデータをアナログデータに変換し、出力端子21を介して出力する。
【0021】
なお、本実施例における再生系では、クロック発生回路10はA/D変換器14,遅延回路15,ビタビ復号回路17,誤り訂正回路18の動作クロックを発生する。また、22は回転位相信号発生回路であり、ヘッド8の回転位相を示す回転位相信号を発生してクロック発生回路10に出力する。
【0022】
次に、図1におけるクロック発生回路10について説明する。
【0023】
図2はクロック発生回路10の構成例を示すブロック図である。
【0024】
図2において、入力端子101に入力された再生信号とVCO119との位相誤差が位相比較器102により検出され、スイッチ103を介してループフィルタ104に入力され、平均化されて再生信号とVCO113の出力との位相誤差を打ち消すような電圧を有する信号が加算器105を介してVCO114に入力される。スイッチ103は記録再生切り換え回路11から出力される記録再生切り換え信号に応じて切り換わり、再生時にはP側に接続して位相比較器102の出力をループフィルタに供給し、記録時にはR側に接続して0〔v〕、すなわち位相差がない状態を示す信号をループフィルタに供給する。
【0025】
VCO114は入力電圧に応じた周波数の信号をクロック信号として出力端子115から出力すると共に、位相比較器102に出力する。これら位相比較器〜ループフィルタ〜VCOでPLLループが形成されている。
【0026】
前述のように発振されるVCO114の出力はカウンタ116に入力される。カウンタ116は、ある時間内(例えば、前述の回転ヘッドが1トラックをトレースする期間に当たる期間:以下Ttrと呼び、ここでは1/300秒とする)におけるVCO114の出力信号の波形の数をカウントし、その結果をデジタル減算器117の正の入力端子に出力する。減算器117の負の入力端子にはレジスタ118の出力が入力されている。
【0027】
ここで、レジスタ118にはジッタを含む再生デジタル信号から取り出されるクロックの中心周波数をfcentとしたとき、fcent×Ttrなる値をレジスタ118に設定する。従って、VCO114がfcentで発振していれば、減算器118の出力は零となる。
【0028】
減算器117の出力は係数器119で後述のようにレベルが調整され、デジタル減算器108の負の入力端子に出力される。
【0029】
一方、ループフィルタ104の出力は前述のように加算器105に出力されると共に、低域通過フィルタ(以下LPF)106に出力され、A/D変換器107により前述のTtrのタイミングでデジタル信号に変換される。なお、このTtrのタイミング信号は、前述の回転位相発生回路22により発生された回転位相信号に基づいてタイミング信号形成回路120により形成され、カウンタ116,A/D変換器106,レジスタ111及びD/A変換器112に出力される。
【0030】
LPF106はA/D変換を行うための前置フィルタとしてのフィルタである。A/D変換器107の出力は減算器108の正の入力端子に出力される。
【0031】
減算器108はA/D変換器107の出力から係数器119の出力を減算し、積分器109に出力する。
【0032】
積分器109は加算器110,リミッタ111及びレジスタ112で構成されており、上下のリミット値に達しない限りレジスタ112にクロックが入力するごとに減算器108より入力された値をたし込んで行くように構成されている。
【0033】
積分器109の出力はD/A変換器113によりアナログ信号に変換され、加算器105に出力される。
【0034】
次に、本実施例におけるクロック生成の動作について説明する。
【0035】
まず、再生時の動作について説明する。再生時においては、スイッチ103は前述の通りP側に接続しているので、再生信号とVCO114の出力の位相差を示す位相比較回路102の出力はスイッチ103を介してループフィルタ104に出力され、ループフィルタ104により平均化されて加算器105を介してVCO114に出力されるというPLLを構成しており、VCO114の発振出力信号が出力端子115よりクロックとして出力される。
【0036】
次に、Ttr期間の間で位相比較回路102,ループフィルタ104,VCO114のPLLが位相ロックしている際に、何らかの外部要因によりVCOの発振周波数が低下しようとした場合について説明する。この場合、位相比較回路102の各入力信号に位相差が発生するのでその出力電圧が低下し、ループフィルタ104の出力電圧が上昇する。そして、VCO114の出力クロックと再生信号のクロックとが正しい位相になるように制御する。
【0037】
このように、VCO114の発振周波数の誤差による再生クロックとの位相誤差が補正されるが、この状態においてはループフィルタ104の出力も上昇してしまっており、PLLのロックレンジの中心からはずれている。従って、この状態からさらに再生クロックとの位相誤差を補正した場合、位相の変化に対してPLLのロックがはずれやすくなる。
【0038】
そこで、本実施例では、LPF106〜A/D変換器107〜積分器109〜D/A変換器113〜加算器105のパスにより、PLLのループに比べて遅い時定数にて位相誤差を検出してループフィルタ104の出力の傾向を検知し、ループフィルタ104の出力に加算することにより、ループフィルタ104の出力の偏りをD/A変換器113の出力によりかたがわりさせることでループフィルタ104の出力を常にPLLのロックレンジの中心に保持するものである。以下、この動作について説明する。
【0039】
A/D変換器107は前述のようにTtrのタイミング、つまり300Hzで動作するので、LPF108のカットオフ周波数は150Hzということになり、応答速度は非常に低いものとなる。従って、VCO114と再生信号との位相誤差によって前述のようにループフィルタ104の出力電圧が上昇すると、それにつれてLPF106の出力もゆっくりと変化し、A/D変換器107の出力も上昇する。
【0040】
従って、積分器109内のレジスタ112の値が正の方向に変化し、その結果D/A変換器113の出力が大きくなる。このD/A変換器113の出力は、ループフィルタ104からTtr期間に出力された誤差信号に等しいので、ループフィルタ103から出力する分の誤差信号をD/A変換器113によりかたがわりさせることができる。
【0041】
つまり、ループフィルタ104の出力の上昇により制御すべきところをD/A変換器113の出力により制御しているので、ループフィルタ104の出力を常にPLLのロックレンジの中心に保持することができる。
【0042】
加算器105の出力が大きくなると、VCO114の発振周波数は前述のように高くなり、再生信号とクロックとが位相ロックしたところでレジスタ112の値の変化がなくなる。なお、この間VCO114の発振周波数は変化しないので減算器117から誤差信号は出力されず、従って減算器108の出力としてはA/D変換器107の出力がそのまま出力される。
【0043】
次に、カウンタ116およびレジスタ118による周波数制御について説明する。
【0044】
前述のように、Ttr期間において、カウンタ116はVCO114から出力されるクロックをカウントし、タイミング信号Ttrが入力したタイミングでそのカウント値を出力する。そして、減算器117によりレジスタ118の出力から減算される。
【0045】
この様子を図3に示す。図3(b)に示したように、タイミング信号形成回路120によりタイミング信号を発生し、このタイミング信号に従ってカウンタ116の出力を減算器117に出力する。図3(c)はカウンタ116の出力の様子を示しており、クロックの周波数が所望の周波数と等しい場合には、タイミング信号に応じて出力されるカウント値は前記fcent×Ttrの100%となる。
【0046】
減算器117の出力は係数器119,減算器108を介して積分器109で平均化され、D/A変換器113,加算器105を介してVCO114に出力されるというフィードバックループを形成している。すなわち、このフィードバックループによりVCO114の発振周波数の自動制御、いわゆるAFCの動作が行われる。
【0047】
また、レジスタ118の値を変えることによりVCO114の中心周波数を変化させることができる。
【0048】
ここで、係数器119のゲインについては、ループフィルタ104の出力から減算器108の入力までのゲインが等しくなるように設定する。すなわち、ループフィルタ104〜LPF106〜A/D変換器107〜減算器108の経路と、ループフィルタ104〜加算器105〜VCO114〜カウンタ116〜減算器117〜係数器119〜減算器108の経路のゲインと等しくなるように設定する。このように構成することにより、位相比較回路102からループフィルタ104,VCO114,位相比較回路102までのPLLループの過渡応答に積分器112からの外乱が加わってしまうことを防ぐことができる。
【0049】
次に、記録時の動作について説明する。
【0050】
本実施例では、前述のように記録時にはスイッチ103をR側に接続して0〔v〕の信号をループフィルタ104に供給する。つまり、記録時には位相制御のためのループを動作させずに、AFCのループだけを動作させる。
【0051】
ここで、入力映像信号として、図3に示した信号よりも1垂直期間が長い信号が入力されると、本実施例では回転ドラムの回転数をそれに応じて低下させて入力映像信号を記録するように構成する。従って、図4に示したように、1垂直期間が10%長い信号が入力された場合には、タイミング信号形成回路120から出力されるタイミング信号は図4(b)に示すように1周期が10%長くなる。
【0052】
カウンタ116はタイミング信号でリセットされるまでVCO114の出力クロックをカウントするので、リセット直前のカウント値は図3に比べて10%多くなる。そして、カウンタ116の出力からレジスタ118の出力を減算すると、10%クロック数が多い(周波数が高い)という結果が得られる。
【0053】
そこで前述のように、減算器117の出力を係数器119,減算器108,積分器112,加算器105を介してVCO114に帰還する。係数器119の出力としては正の値が出力されるので、減算器108の出力は負となる。従って、積分器112の出力は徐々に低下していき、それにつれてVCO114の発信周波数が低下する。
【0054】
そして、1周期あたりのVCO114の出力パルス数が図3に示した場合と同じになったところでカウンタ116の計数値とレジスタ118の出力値とが一致して、減算器117の出力が0となる。従って、積分器112の出力が変動しなくなり、VCO114はその周波数のクロックを出力し続ける。
【0055】
なお、記録時において、スイッチ103を切り換えてPLLループを動作させないのは、記録時においては再生データが得られないため、位相比較器102の出力による誤動作の影響を回路全体に及ぼさないためである。
【0056】
また、例えば、図4に示した1垂直期間が長い信号を記録する場合に、ヘッドの回転数を変化させずに、すなわち、1.1Ttr期間分の映像信号をTtr期間に時間軸圧縮して記録する場合には、入力映像信号の周波数に応じてレジスタ118の内容を書き換えることにより対応すればよい。すなわち、本実施例では、レジスタ118に、図3(c)に示した値よりも10%多い値を書き込む。
【0057】
カウンタ116はTtrのタイミングでリセットされるので、減算器117の出力として10%クロック数が少ない(周波数が低い)という結果が得られる。
【0058】
すなわち、減算器117の出力として負の値が出力されるので、減算器108の出力は正となり、積分器112の出力が徐々に上昇していく。従って、VCO114の発信周波数が上昇し、入力映像信号の周波数と一致したところで積分器112の出力が変動しなくなる。
【0059】
このように、本実施例では、再生時においては、クロック信号に対して位相制御及び周波数制御を行うことにより安定したクロックを発生させることができ、また、記録時においては、位相制御ループを停止させ、周波数制御ループのみを使用することにより、入力映像信号に応じた最適なクロックを発生することができる。
【0060】
すなわち、どのような周波数の映像信号が入力されても1トラックあたりに発生するクロックパルス数を常に同じ値に保つことができ、また、入力映像信号の周波数と同じ周波数のクロックを発生することができる。
【0061】
従って、多種多様な映像信号を記録する場合であっても、すべての映像信号を良好に記録することができる。
【0062】
また、クロック発生回路の構成として、再生時と記録時とで同一の回路を共用しているので、記録時のクロック発生用に新たに周波数制御回路を設ける必要がない。
【0063】
また、本実施例においては、位相比較回路102〜ループフィルタ104〜加算器105〜VCO114のPLLにより通常の位相制御を行ってクロックを得るように構成し、且つ、クロックTtrごとのタイミングでLPF106〜A/D変換器107〜積分器112〜D/A変換器113〜加算器105〜VCO114のフィードバックループを動作させることにより、ループフィルタ104の出力傾向を検知し、Ttr間における位相誤差によるループフィルタ104の出力電圧(VCO114の入力電圧)の偏りを補償して、常にPLLのループをロックレンジの中心に保持することが可能になる。従って、VCO114の発振周波数の変化に対してPLLがはずれやすくなるのを防ぐことができる。
【0064】
更に、カウンタ116によりVCO114の出力をカウントしてレジスタ118の出力を減算することにより、期間TtrにおけるVCO114の発振周波数の誤差を検出し、これをループフィルタ104の出力から減算した出力を積分して周波数誤差の平均値を求めてVCO114の発振周波数を制御しているので、温度変化や経時変化によりVCOの発振周波数が変化することを防止することが可能になる。
【0065】
なお、本実施例においては、ループフィルタ104の出力をLPF106により平均化し、積分器112により積分することでループフィルタ104の出力に傾向を検知したが、例えばA/D変換器107の出力データのMSBをアップダウンカウンタによりカウントすることにより検知可能であり、他の方法を用いることもできる。
【0066】
前述の実施例では、A/D変換回路14に直前の再生信号に基づいて再生時の動作クロックを作成したが、もちろん、A/D変換器15の後段の再生データを用いて発生させることも可能である。
【0067】
図5は本発明の第2の実施例として、A/D変換器15の後段の再生データからクロックを発生するクロック発生回路の構成を示すブロック図であり、前述の実施例と同一部分については同一番号を付して説明する。
【0068】
本実施例では、A/D変換器15でデジタルデータに変換された再生信号がデジタル位相比較回路202に入力し、VCO114の出力との位相差に応じた多値のデジタル値を有する信号がループフィルタ203に出力される。
【0069】
ループフィルタ203はデジタルとアナログの違いはあるが、図2のループフィルタ104と同様の働きをする。ループフィルタ203の出力はデジタル加算器206とLPF204に出力される。
【0070】
加算器206の出力はD/A変換器207によりアナログ信号に変換され、VCO114に出力される。なお、本実施例においては、これらA/D変換器15及びD/A変換器207の動作クロックは出力端子115から出力されるクロックを用いることとする。
【0071】
また、LPF204はあるトラックについてのループフィルタ203の出力を1トラック分平均化してレジスタ205に渡す役割をもっている。
【0072】
そして、レジスタ205は図3に示したようにTtrのタイミング、すなわちトラックの終端のタイミングでLPF204の出力をとりこんでいる。レジスタ205の出力は減算器108の正の入力端子に出力される。
【0073】
カウンタ116は前述の実施例と同様にVCO114の出力をカウントし、レジスタ118の出力が減算され、係数器119を介して減算器108の負の入力端子に出力される。
【0074】
このあとの動作については前述の実施例と同様である。
【0075】
このように、本実施例においては、位相比較回路及びループフィルタをもデジタル化することにより、ほとんどの回路をデジタル化することができ、経時変化や安定性,メンテナンス性等を向上させることが可能になる。
【0076】
次に、本発明の第3の実施例として、Ttrのクロックで行う動作をマイコンのプログラム処理により行う場合について説明する。
【0077】
図6は本発明の第3の実施例としてのクロック発生回路の構成を示す図である。
【0078】
図6においては、LPF204の出力がマイコン209の入力ポートに出力されており、また、VCO114の出力はプリスケーラ208により分周されてマイコン209の内蔵カウンタに出力される。この場合、カウンタは外付けにすることも可能だが、カウンタ内蔵マイコンを用いればより部品点数を削減できる。
【0079】
ここで、マイコン209の動作について図7のフローチャートを用いて説明する。なお、図7におけるレジスタBは図5におけるレジスタ118と同様の動作を行い、また、レジスタAはレジスタ112と同様の動作を行う。
【0080】
まず、タイミング信号形成回路120よりTtrを示す信号が入力し、このTtrの入力によりマイコン217の動作がスタートする。
【0081】
Ttrが入力すると、まず、カウンタの値を読み(ステップS1)、カウント値からレジスタBの値を減算する(ステップS2)。次に、図5における係数器119に対応した係数をかけ(ステップS3)、更に−1をかけた後(ステップS4)、LPF204からやはりTtrのタイミングで出力されたループフィルタ出力を加える(ステップS5)。
【0082】
そして、この値とレジスタAの値とを加算し(ステップS6)、リミット範囲を超えている場合はリミット値に置き換えてレジスタAに格納すると共に(ステップS7,S10)、このリミット値を出力する。
【0083】
また、リミット値を越えていない場合はその値をレジスタAに格納すると共に出力する(ステップS8,S9)。
【0084】
以上説明したように、本実施例では、Ttr間における位相誤差によるループフィルタ203の出力電圧の偏りの補償及び、周波数変動の補償をマイコンにより行うように構成したので、更に部品点数を削減することが可能になる。
【0085】
また、前述のようなTtr間における位相誤差によるVCO119の入力電圧の偏りの補償の動作は、300Hzという遅い動作速度であるので、マイコンの他の動作の空き時間に行うように構成することにより、ほとんど部品点数を増やさずにすむ。
【0086】
また、前述の実施例では、スイッチ103を位相比較器の出力に設けて位相制御ループの動作を制御させる構成としたが、位相制御ループ内の他の部分にスイッチを設けたり、あるいは、デジタル回路を論理的に停止させるなどの構成であっても前述の実施例と同様の効果が期待できる。
【0087】
また、前述の実施例では、本発明をデジタルVTRに適用した場合について説明したが、本発明はこれに限られることはなく、デジタル信号を伝送,記録再生する系、例えば電波や光等による通信、光ディスク等にも適用可能であり、同様の作用効果を有するものである。
【0088】
【発明の効果】
以上の説明から明らかなように、本発明では、出力クロックの周波数を制御するループと、位相を制御するループとにより動作クロックの制御を行い、更に、位相を制御するループを動作させるか否かを制御しているので、位相制御と周波数制御の両方が必要な場合と、周波数制御のみが必要な場合の両者に対して最適なクロックを発生することができる。
【0089】
また、このとき、共通の回路でクロックを発生することができるので、それぞれ別々の回路を設ける必要がない。
【図面の簡単な説明】
【図1】本発明の実施例としてのデジタルVTRの構成を示すブロック図である。
【図2】図1におけるクロック発生回路の構成を示すブロック図である。
【図3】図2の回路の動作を説明するためのタイミングチャートである。
【図4】図2の回路の動作を説明するためのタイミングチャート図である。
【図5】図4における他のクロック発生回路の構成を示すブロック図である。
【図6】図4におけるクロック発生回路の更に他の構成を示すブロック図である。
【図7】図6の装置におけるマイコンの動作を説明するためのフローチャートである。
【符号の説明】
102 位相比較器
104 ループフィルタ
112 積分回路
116 カウンタ
Claims (6)
- 記録媒体に対して情報信号を記録再生する記録再生手段と、
クロックを発生する発振手段と、
前記発振手段の出力クロックと前記記録媒体から再生された前記情報信号との位相差を検出する位相差検出手段と前記位相差検出手段の出力をフィルタリング処理して前記発振手段に帰還するフィルタとからなる第1のループと、前記発振手段の出力クロックをカウントするカウント手段と前記カウント手段の出力と目標の周波数に係る所定値との差を求める演算手段と前記演算手段の出力を累算して前記発振手段に帰還する累算手段とからなる第2のループのうち、前記情報信号の再生時においては前記第1及び第2のループを動作させ、前記情報信号の記録時においては前記第1のループの動作を停止して前記第2のループを動作させる制御手段とを備える記録再生装置。 - 前記発振手段の出力クロックを用いて入力された情報信号を処理し、前記記録再生手段に出力する記録処理手段と、前記発振手段の出力クロックを用いて前記記録再生手段により再生された情報信号を処理する再生信号処理手段とを備えたことを特徴とする請求項1記載の記録再生装置。
- 前記情報信号の再生時において、前記発振手段の出力クロックを用いて前記記録再生手段により再生された情報信号をデジタル信号に変換するA/D変換手段を備えた請求項1記載の記録再生装置。
- 前記位相差検出手段は、前記A/D変換手段の出力デジタル信号と前記発振手段の出力クロックとの位相差を検出し、この位相差を示す信号をデジタル信号として出力することを特徴とする請求項3記載の記録再生装置。
- 前記第1のループは前記発振手段の出力クロックの位相を制御するループであり、前記第2のループは前記発振手段の出力クロックの周波数を制御するループであることを特徴とする請求項1記載の記録再生装置。
- 記録媒体に対して情報信号を記録再生する際に用いられる動作クロックを発生する装置であって、
前記動作クロックを発生する電圧制御発振器を備え、
前記記録媒体から再生された情報信号と前記電圧制御発振手段からの出力クロックとの位相差を検出し、前記位相差の検出出力にフィルタリング処理を施して前記電圧制御発振器に帰還する位相制御ループと、前記電圧制御発振器の出力クロックをカウントしたカウント値に基づいて目標の周波数と前記出力クロックとの周波数誤差を検出し、前記検出した周波数誤差を積分して前記電圧制御発振器に帰還する周波数制御ループとにより前記動作クロックを制御するようになされ、
前記情報信号の再生時には前記位相制御ループと前記周波数制御ループとを動作させ、前記情報信号の記録時には前記位相制御ループの動作を停止して前記周波数制御ループを動作させることを特徴とするクロック発生装置。
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