DE112012001224T5

DE112012001224T5 - Vorrichtung, System und Verfahren zur Taktrückgewinnung

Info

Publication number: DE112012001224T5
Application number: DE112012001224.0T
Authority: DE
Inventors: Michael W. Altmann; Ravindran Mohanevelu; Yueming Jiang
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-03-15
Filing date: 2012-02-15
Publication date: 2014-01-02
Anticipated expiration: 2032-02-16
Also published as: WO2012125253A2; TWI470401B; JP5671752B2; TWM449413U; DE112012001224B4; US20130243138A1; US9049001B2; CN203166947U; WO2012125253A3; US20120235720A1; TW201308040A; US8451969B2; JP2014514802A

Abstract

Hier wird eine Vorrichtung, ein System und ein Verfahren zur Taktrückgewinnung in Prozessoren mittels einer vereinfachten Empfängerarchitektur beschrieben, die weniger Strom verbraucht und eine niedrigere Bitfehlerrate (Bit Error Rate – BER) und eine höhere Jitter-Toleranz aufweist. Die Vorrichtung umfasst einen Phaseninterpolator zum Erzeugen eines Taktsignals; einen ersten Integrator zum Integrieren eines ersten Abschnitts eines Datensignals über eine Dauer einer Phase des Taktsignals; einen ersten Abtaster zum Abtasten des ersten integrierten Abschnitts mittels des Taktsignals; eine erste Schaltung zum Speichern einer ersten Flankenabtastung des Datensignals; einen zweiten Abtaster zum Abtasten der gespeicherten ersten Flankenabtastung mittels des Taktsignals; und eine Taktdatenrückgewinnungseinheit zum Aktualisieren des Phaseninterpolators auf der Grundlage von mindestens dem abgetasteten ersten integrierten Abschnitt und der abgetasteten gespeicherten ersten Flankenabtastung des Datensignals.

Description

GEBIET DER ERFINDUNG
Ausführungsformen der Erfindung betreffen allgemein das Gebiet der Prozessoren. Genauer gesagt, betreffen Ausführungsformen der Erfindung eine Vorrichtung, ein System und ein Verfahren zur Taktrückgewinnung zum Verarbeiten von Datensignalen in Prozessoren.
ALLGEMEINER STAND DER TECHNIK
In einer typischen Eingangs/Ausgangs-Sende/Empfangseinrichtung (I/O) verarbeitet ein Empfänger eines Prozessors ein empfangenes Signal, um die Daten, die in dem empfangenen Signal enthalten sind, zu ermitteln. Eine solche Verarbeitung erfordert das Bestimmen von Daten- und Flankenabtastungen für das empfangene Signal mittels von mindestens zwei Phaseninterpolatoren (PI), wobei jeder Phaseninterpolator (PI) ein Paar von Taktsignalen erzeugt. Der Ausgang der PIs besteht aus Quadratur-Taktsignalen, die vier Phasen aufweisen. Zwei der vier Phasen werden verwendet, um das empfangene Datensignal abzutasten, während die übrigen zwei der vier Phasen der Quadratur-Taktsignale verwendet werden, um Flanken des empfangenen Datensignals abzutasten. Der Begriff ”Flanke” bezeichnet hier den Zeitpunkt, an dem das Datensignal von einem logisch niedrigen oder einem logisch hohen Signalpegel zu einem logisch hohen beziehungsweise einem logisch niedrigen Signalpegel übergeht. Jede Fehlanpassung in der Verzögerung zwischen den vier Phasen der Quadratur-Taktsignale bewirkt einen tatsächlichen Versatz in der Datenabtastungsphase, mit dem Ergebnis einer Steigerung der Bitfehlerrate (Bit Error Rate – BER) und einer Verminderung der Jitter-Toleranz für den Empfänger.
Ein typischer Empfänger 200 ist in 2 gezeigt. Der Empfänger 200 empfängt die Eingangssignale rxp und rxn von einem Sender, z. B. 103 von 1. Die empfangenen Signale rxp und rxn werden durch Abtaster abgetastet, nachdem sie durch einen wahlfreien Entzerrer entzerrt wurden. Die Abtaster empfangen die vierphasigen Quadratur-Taktsignale, d. h. iclk, iclkb, qclk und qclkb von einem Taktverteilungsnetz, das das Quadratur-Taktsignal von den zwei PIs an die Abtaster verteilt. Der Ausgang der Abtaster besteht in Daten- und Flankenabtastungen (d0, d1 und e0, e1), die dann durch eine Takt- und Datenrückgewinnungsschaltung (Clock and Data Recovery – CDR) verwendet werden, um zwei Mengen von Codes (pidac1 und pidac2) zu erzeugen, um den zwei PIs den Befehl zu erteilen, Verzögerungen an die Quadratur-Taktsignale anzupassen. In der CDR-Schaltung werden die Verzögerungen der Quadratur-Taktsignale derart angepasst, dass das iclk-Signal das Datensignal in der Mitte des Datensignalauges abtastet und das qclk-Signal die Flanke des Datensignals am Übergangspunkt des Datensignals abtastet. Die vierphasigen Quadratur-Taktsignale werden durch die zwei PIs erzeugt, die mittels eines Taktverteilungsnetzes Taktsignale als Eingänge empfangen. Die Zeitfehlanpassung zwischen den Eingangstaktsignalen cki, ckib, ckq und ckqb, die in die zwei PIs eingehen, und den vierphasigen Ausgangsquadratur-Taktsignalen iclk, iclkb, qclk und qclkb bewirkt einen Versatz in der Datenabtastphase, wodurch die BER zunimmt und die Jitter-Toleranz für den Empfänger abnimmt.
Eine solche Zeitfehlanpassung zwischen den Eingangs- und Ausgangstaktsignalen kann durch systematische und zufällige Prozessschwankungen in den Geräten verursacht werden, die verwendet werden, um die zwei PIs auszuführen, was eine Fehlanpassung im elektrischen Verhalten (z. B. Verzögerungen, Anstiegs/Abfallzeiten usw.) in den zwei PIs bewirkt, und zwar sogar auch dann, wenn sie identische Konstruktionen aufweisen. Eine solche Zeitfehlanpassung zwischen den Eingangs- (cki, ckib, ckq und ckqb) und den Ausgangstaktsignalen (iclk, iclkb, qclk, and qclkb) kann, zusätzlich zur Fehlanpassung in den zwei PIs, auch durch Routing-Verzögerungsfehlanpassungen im Taktverteilungsnetz zwischen den vierphasigen Quadratur-Taktsignalen iclk, iclkb qclk und qclkb verursacht werden. Eine solche Fehlanpassung zwischen den vierphasigen Quadratur-Taktsignalen iclk, iclkb, qclk und qclkb stellt eine Leistungsbegrenzung (Leistung gemessen durch BER, Timing-Margin, Jitter-Toleranz usw.) für Empfänger in einem Prozessor dar.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Ein vollständigeres Verständnis der Erfindung geht aus der folgenden ausführlichen Beschreibung und aus den begleiteten Zeichnungen von mehreren Ausführungsformen der Erfindung hervor, die nicht als Begrenzung der Erfindung auf die spezifischen Ausführungsformen sondern lediglich zur Erklärung und zum besseren Verständnis dienen; es zeigen:
1 eine Veranschaulichung eines Systems auf hoher Ebene, das einen Empfänger mit einer Zeitschaltung gemäß einer Ausführungsform der Erfindung aufweist;
2 eine herkömmliche Taktdaten-Rückgewinnungsschaltung mit zwei oder mehr Phaseninterpolatoren und einer komplexen Taktsignalverteilung;
3A einen Empfänger mit einem Einphaseninterpolator und einem vereinfachten Taktsignalverteilungsnetz gemäß einer Ausführungsform der Erfindung;
3B eine Ausführung eines Integrators und einer entsprechenden Anpassungsschaltung zur Verwendung im Empfänger von 1 und 3A gemäß einer Ausführungsform der Erfindung;
4A ein Zeitdiagramm des Empfängers von 3A gemäß einer Ausführungsform der Erfindung;
4B ein Zeitdiagramm einer alternativen Empfängerkonstruktion gemäß einer Ausführungsform der Erfindung;
5 ein Verfahrensablaufdiagramm zum Rückgewinnen von Daten in einem Empfänger gemäß einer Ausführungsform der Erfindung;
6 ein Diagramm auf Systemebene, das Befehle zum Ausführen des Verfahrens von 5 aufweist und den Empfänger von 1 und 3A gemäß einer Ausführungsform der Erfindung aufweist.
AUSFÜHRLICHE BESCHREIBUNG
Ausführungsformen der Erfindung betreffen eine Vorrichtung, ein System und ein Verfahren zur Taktrückgewinnung in Prozessoren mittels einer vereinfachten Empfängerarchitektur, die im Vergleich zur Empfängerarchitektur von 2 weniger Strom verbraucht und eine niedrigere Bitfehlerrate (Bit Error Rate – BER) und eine höhere Jitter-Toleranz aufweist.
In einer Ausführungsform wird ein Einphasen-Interpolator (PI) anstatt der Zweiphasen-Interpolatoren (PI) von 2 verwendet. In einer Ausführungsform ist der PI betriebsfähig, um zwei Phasen eines Taktsignals anstatt der vierphasigen Quadratur-Taktsignale von 2 zu erzeugen. In den hier beschriebenen Ausführungsformen werden die Quellen der Fehlanpassung in den zwei Phasen des Taktsignals beseitigt, da kein zusätzliches Taktsignal vorhanden ist, gegen das eine Anpassung vorzunehmen ist. Irgendwelche Fehlanpassungen in den Eingangstaktsignalen (die in den PI eingegeben werden) bewirken keine Fehlanpassung in den Ausgangstaktsignalen des PI sondern beeinträchtigen die Linearität der Phasenschritte des PI-Ausgangs.
In einer Ausführungsform werden vor dem Abtasten von Datensignalen Integratoren verwendet. In einer solchen Ausführungsform ermöglichen die Integratoren es dem Empfänger, eine einzige Taktflanke zum Abtasten von sowohl den Daten- als auch den Flankenabtastungen des empfangenen Datensignals anzuwenden. Eine einzige Abtasttaktflanke zum Abtasten von Daten- und Flankenabtastungen des Datensignals beseitigt die Probleme, die mit den unter Bezugnahme auf 2 erörterten Taktfehlanpassungen verbunden sind. So wird die Konstruktion des Empfängers vereinfacht, mit dem Ergebnis eines Minimums an Fehlanpassungsquellen in den zwei Phasen des Taktsignals und somit einer höheren Jitter-Toleranz und einer niedrigeren BER. In einer Ausführungsform ergibt die Verwendung eines einzigen PI zum Erzeugen der Taktsignale gegenüber der Empfängerarchitektur von 2, die zwei PIs und eine komplexe CDR erfordert, um den zwei PIs mindestens zwei Steuersignale bereitzustellen, einen niedrigeren Stromverbrauch und eine vereinfachte Taktdatenrückgewinnungsschaltung (Clock Data recovery – CDR).
In der folgenden Beschreibung werden zahlreiche Einzelheiten erörtert, um eine vollständigere Erklärung von Ausführungsformen der vorliegenden Erfindung bereitzustellen. Der Fachmann wird indes verstehen, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Einzelheiten in der Praxis angewandt werden können. In anderen Beispielen werden gut bekannte Strukturen und Vorrichtungen anstatt im Detail in der Form eines Blockdiagramms gezeigt, um zu vermeiden, dass Ausführungsformen der vorliegenden Erfindung unverständlich werden.
Es sei erwähnt, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale mit Linien dargestellt sind. Einige Linien können dicker sein, um bedeutendere Signalwege anzugeben, und/oder weisen Pfeile an einem oder mehreren Enden auf, um die Hauptrichtung des Informationsflusses anzugeben. Mit solchen Angaben wird keine Einschränkung beabsichtigt. Stattdessen werden die Linien in Verbindung mit einem oder mehreren Ausführungsbeispielen verwendet, um ein einfacheres Verständnis einer Schaltung oder eines Logikbausteins zu erleichtern. Jedes gemäß den Konstruktionsanforderungen oder Präferenzen dargestellte Signal kann tatsächlich eines oder mehrere Signale umfassen, die sich jeweils in beide Richtungen bewegen können und mit irgendeinem geeigneten Typ von Signalschema ausgeführt sein können (z. B. Differentialpaar, Eintakt usw.).
1 veranschaulicht ein System 100, das einen Empfänger 104 mit einer Zeitschaltung 105 gemäß einer Ausführungsform der Erfindung aufweist, auf hoher Ebene. In einer Ausführungsform umfasst das System 100 einen Prozessor 101, der über eine Kommunikationsverbindung 106 kommunikativ an einen Prozessor 102 gekoppelt ist. In einer Ausführungsform ist die Kommunikationsverbindung 106 eine Leiterbahn auf einer Hauptplatine (nicht gezeigt). In einer anderen Ausführungsform ist die Kommunikationsverbindung 106 ein biegsames leitendes Kabel zur Bildung einer Schnittstelle mit einem Universellen Seriellen Bus (USB). In einer Ausführungsform sind der Sender 103 und der Empfänger 104 (auch Empfangsteil genannt) USB-basierte Sender- und Empfängereinheiten. In einer Ausführungsform sind der USB-basierte Sender- und Empfänger USB3-basierte Sender und Empfänger. In anderen Ausführungsformen entsprechen der Sender 103 und der Empfänger 104 anderen E/A-Standards, wie beispielsweise Serial Advanced Technology Attachment (SATA), Peripheral Component Interconnect Express (PCI-E) usw.
In einer Ausführungsform ist die Kommunikationsverbindung 106 ein drahtloses Übertragungsmedium, wie durch die drahtlosen Antennen 678 von 6 gezeigt. In einer Ausführungsform ist das drahtlose Übertragungsmedium an eines oder mehrere von einem Wireless Personal Area Network (WPAN), einem Wireless Local Area Network (WLAN) und einem Wireless Wide Area Network (WWAN) gekoppelt.
Erneut unter Bezugnahme auf 1 sind in einer Ausführungsform die Prozessoren 101 und 102 ein Mikroprozessor beziehungsweise ein entsprechender Chipsatzprozessor. In einer Ausführungsform sind die Prozessoren 101 und 102 beide Mikroprozessoren (CPUs). In einer Ausführungsform ist der Prozessor 102 an einen Speicher gekoppelt (Speicher 630, 660 und 662 von 6). In einer Ausführungsform ist der Speicher ein dynamischer RAM-Speicher (Dynamic Radom Access Memory – DRAM). In einer Ausführungsform ist der Speicher ein statischer RAM-Speicher (Static Radom Access Memory – SRAM). Erneut unter Bezugnahme auf 1 weisen, obwohl der gezeigte Prozessor 102 einen Empfänger 104 aufweist und der gezeigte Prozessor 101 einen Sender 103 aufweist, in einer Ausführungsform beide Prozessoren 101 und 102 Sender und Empfänger auf demselben Chip auf, um Daten über eine oder mehrere Kommunikationsverbindungen zu senden und zu empfangen.
In einer Ausführungsform umfasst der Empfänger 104 eine Logikeinheit 105, die betriebsfähig ist, um das empfangene Signal 107 derart zu verarbeiten, dass die Logikeinheit 105 eine erhöhte Jitter-Toleranz und eine verringerte BER aufweist. In einer Ausführungsform verwendet der Empfänger 104 einen einzigen PI in seiner Zeitlogikeinheit 105, um Abtasttakte zu erzeugen, um Daten- und Flankenabtastungen des empfangenen Datensignals 107 abzutasten. In einer Ausführungsform wird der Abtasttaktsignalübergang verwendet, um sowohl die Daten- als auch die Flankenabtastungen des empfangenen Datensignals 107 abzutasten. Einzelheiten der Zeitlogikschaltung 105 werden unter Bezugnahme auf 3 bis 6 erörtert. Das Ausgangssignal 108 vom Empfänger 104 wird zur weiteren Verarbeitung (nicht gezeigt) durch den Prozessor 102 verwendet.
3A ist ein Teil eines Empfängers 300 (derselbe wie der Empfänger 104 von 1) mit einem einzigen PI und mit einem gegenüber der Empfängerarchitektur von 2 vereinfachten Taktsignal-Verteilungsnetz gemäß einer Ausführungsform der Erfindung. In einer Ausführungsform umfasst der Empfänger 300 einen Entzerrer 301 zum Entzerren von Eingangssignalen, die von einem Sender, z. B. dem Sender 103 von 1, empfangen werden. In einer Ausführungsform ist der Entzerrer 301 ein linearer Entzerrer, wie beispielsweise ein Continuous Time Linear Equalizer (CTLE). In einer Ausführungsform ist der Entzerrer 301 betriebsfähig, um die differentiellen Eingangssignale rxp und rxn zu empfangen, und gibt ein entzerrtes Eintaktsignal 309 aus. In anderen Ausführungsformen ist der Empfänger 300 betriebsfähig, um ein Eintaktsignal von einem Sender (z. B. dem Sender 103 von 1) zu empfangen, ohne dass dies das Wesen der Ausführungsformen der Erfindung ändert.
In einer Ausführungsform umfasst der Empfänger 300 einen einzigen PI 302, der betriebsfähig ist, um die Eingangstaktsignale cki, ckib, ckq und ckqb mittels eines Taktbaums, der durch die Taktpuffer 311 dargestellt ist, zu empfangen, um zwei Taktsignale iclk 312 und iclkb 313 zu erzeugen. In einer Ausführungsform sind die Eingangstaktsignale cki, ckib, ckq und ckqb Quadratur-Taktsignale. In einer Ausführungsform ist der PI 302 betriebsfähig, um nur iclk 312 und sein inverses Signal iclkb 313 von den Quadratur-Eingangstaktsignalen zu erzeugen. Die Eingangstaktsignale cki und ckib sind wie die Signale ckq and ckqb invers zueinander, d. h. cki ist invers zu ckib und ckq ist invers zu ckqb, wo die Taktsignale cki und ckq zueinander um 90 Grad phasenverschoben sind. In einer Ausführungsform werden die Eingangstaktsignale cki, ckib, ckq und ckqb durch eine Phasenregelschleife (Phase Locked Loop – PLL) erzeugt, die nicht gezeigt ist, um zu vermeiden, dass die Ausführungsformen der Erfindung unverständlich werden.
In einer Ausführungsform ist der PI 302 betriebsfähig, um ein Steuer/Aktualisierungssignal 314 von einer Taktdatenrückgewinnungseinheit (Clock Data Recovery – CDR) 310 zu empfangen. In einer Ausführungsform erteilt die CDR 310 dem PI 302 den Befehl, sein Ausgangssignal iclk 312 in Bezug zum Taktsignal cki und/oder ckq zu verzögern oder zu ändern, derart dass das Datensignal 309 richtig durch die Abtaster 305a–b und 306a–b abgetastet wird.
Der Begriff ”richtig abtasten” bedeutet in Bezug auf 4A das unmittelbare Abtasten des Datensignals 309, um eine Flankenabtastung des Datensignals 309 zu erzeugen, während das Datensignal nach dem Integrieren des Datensignals über eine Phase des Datensignals (der Phase, die mit dem Datenübergangspunkt beginnt) abgetastet wird, um eine Datenabtastung des Datensignals zu erzeugen. In einer alternativen Ausführungsform, wie in 4B gezeigt, bedeutet der Begriff ”richtig abtasten” das unmittelbare Abtasten des Datensignals in der Mitte des Auges des Datensignals zum Erzeugen einer Datenabtastung des Datensignals, während das integrierte Datensignal abgetastet wird, das über eine Phase des Datensignals integriert wird, die mit der Mitte des Datensignals beginnt, um eine Flankenabtastung des Datensignals 309 zu erzeugen.
Erneut unter Bezugnahme auf 3A wird in einer Ausführungsform das Datensignal 309 über einen Zeitraum einer Phase des Datensignals 309 integriert, bevor es durch die Abtaster 305a bis b abgetastet wird. In einer Ausführungsform wird die erste Hälfte des Datensignals 309 (d. h. die erste Phase des Datensignals 309) durch einen Integrator 303a integriert (der auch erster Integrator genannt wird). In einer Ausführungsform wird die zweite Hälfte des Datensignals 309 (d. h. die zweite Phase des Datensignals 309) durch einen Integrator 303b integriert (der auch zweiter Integrator genannt wird). In einer Ausführungsform werden die Ausgänge 307a und 307b der Integratoren 303a und 303b durch die Abtaster 305a (der auch der erste Abtaster genannt wird) beziehungsweise 305b (der auch der dritte Abtaster genannt wird) abgetastet, um die Datenabtastungen d0 307c und d1 307d zu erzeugen.
In einer Ausführungsform wird eine erste Flanke 308a des Datensignals 309 unmittelbar durch den Abtaster 306a (der auch der zweite Abtaster genannt wird) abgetastet, um ein Abtastsignal e0 308c zu erzeugen, wobei die erste Flanke des Datensignals 309 einer Flanke der ersten Hälfte des Datensignals 309 entspricht. In einer Ausführungsform wird eine zweite Flanke 308b des Datensignals 309 unmittelbar durch den Abtaster 306b (der auch der vierte Abtaster genannt wird) abgetastet, um ein Abtastsignal e1 308d zu erzeugen, wobei die zweite Flanke des Datensignals 309 einer Flanke der zweiten Hälfte des Datensignals 309 entspricht. In einer Ausführungsform werden die Anpassungsintegratoren 304a (der auch erste Schaltung genannt wird) und 304b (der auch zweite Schaltung genannt wird) vor dem Abtasten der ersten und der zweiten Flanke des Datensignals 309 verwendet, wobei die Anpassungsintegratoren 304a und 304b betriebsfähig sind, um eine Verzögerung der Integratoren 303a beziehungsweise 303b anzupassen und es den Abtastern 306a und 306b zu ermöglichen, das Datensignal 309 unmittelbar zu abzutasten.
Der Begriff ”eine Verzögerung anpassen” bezeichnet hier das Anpassen einer Verzögerung einer Schaltung (d. h. des Anpassungsintegrators 304a), derart, dass die Verzögerung dieser Schaltung im Wesentlichen gleich der Verzögerung einer anderen Schaltung (z. B. des Integrators 303a) ist. Der Begriff ”im Wesentlichen gleich” bedeutet hier, dass die zwei Größen (z. B. Verzögerung in Picosekunden) einander mit einer Abweichung von 10% voneinander entsprechen.
In einer Ausführungsform sind die Abtaster 305a, 305b, 306a und 306b als Flipflops ausgeführt. In einer anderen Ausführungsform sind die Abtaster 305a, 305b, 306a und 306b als Abtast- und Halteschaltungen ausgeführt. In anderen Ausführungsformen können andere Arten von Abtastern zum Abtasten des Datensignals an Daten- und Flankensignalpunkten verwendet werden, ohne das Wesen der Ausführungsformen der Erfindung zu ändern.
In den hier erörterten Ausführungsformen wird das Daten- und Flankenabtasten durch die Abtaster 305a und 306a durch dieselbe Übergangsflanke des Taktsignals iclk 312 durchgeführt. Auf ähnliche Weise wird das Daten- und Flankenabtasten durch die Abtaster 305b und 306b durch dieselbe Übergangsflanke des Inversen des Taktsignals iclk 312, d. h. das Taktsignal 313, durchgeführt. Durch Durchführen des Daten- und Flankenabtastens auf demselben Übergang des Taktsignals besteht, wie im Fall von 2, kein Bedarf an einem zusätzlichen PI, um vierphasige Quadratur-Taktsignale zu erzeugen. In einer solchen Ausführungsform wird die BER verringert, während die Jitter-Toleranz des Empfängers 300 sich erhöht, da die Fehlanpassungsquellen zwischen den Taktsignalen iclk 312 und iclkb 313 weniger sind. In den vorhergehenden Ausführungsformen verringert die Weglassung eines PI auch den Stromverbrauch und die Siliziumfläche des Empfängers 300.
In einer Ausführungsform ist die CDR-Einheit 310 gegenüber der CDR-Einheit von 2 vereinfacht, da die CDR-Einheit 310 betriebsfähig ist, um nur ein Steuersignal (Aktualisierungssignal) 314 zu erzeugen, um die Phasen der Taktsignale iclkb 312 and und 313 basierend auf den Daten- und Flankenabtastungen 307c–d beziehungsweise 308c–d anzupassen oder zu aktualisieren. Der Begriff ”anpassen” oder ”aktualisieren” bedeutet hier das wirksame Ändern oder Abwandeln der Verzögerungen der Taktsignale iclk 312 und iclkb 313 in Bezug auf die Eingangstaktsignale cki und ckq.
3B ist eine Schaltung 330 eines Integrators 303a auf Transistorebene und einer entsprechenden Anpassungsschaltung 304a zur Verwendung im Empfänger von 1 und 3A gemäß einer Ausführungsform der Erfindung. Ein Zweck der Anpassungsschaltung 304a besteht darin, die Beeinträchtigungen von Prozessschwankungen auf dem Chip im Integrator 303a zu minimieren (verringern). In einer Ausführungsform wird der Anpassungsintegrator 304a vor dem Abtasten der ersten und der zweiten Flanke des Datensignals 309 verwendet, wobei der Anpassungsintegrator 304a betriebsfähig ist, um eine Verzögerung der Integratoren 303a anzupassen. Der Integrator 303a von 3B führt den Prozess des Integrierens des Eingangsdatensignals 309 durch, wenn sich iclk 312 auf einem logisch niedrigen Pegel befindet, während der Ausgang des Integrators 303a durch den Abtaster 305a an einer ansteigenden Flanke von iclk 312 abgetastet wird.
Während der Integrator 303a von 3B ein Integrator mit differentiellem Eingang ist, kann er mit einem Eintakteingangsintegrator ersetzt werden, der betriebsfähig ist, um ein integriertes differentielles oder Eintaktsignal auszugeben, ohne das Wesen der Ausführungsformen der Erfindung zu ändern. Ebenso kann der PMOS-eingangsbasierte Integrator 303a von 3B mit dem NMOS-eingangsbasierten Integrator ersetzt werden, ohne das Wesen der Ausführungsformen der Erfindung zu ändern.
In einer Ausführungsform ist der Anpassungsintegrator 304a betriebsfähig, um das Eingangsdatensignal 309 an einer ansteigenden Flanke von iclkb 313 abzutasten, die die abfallende Flanke von iclk 312 ist. In einer Ausführungsform wird das Datensignal 309 durch einen oder mehrere Transistoren 332 abgetastet, um ein abgetastetes Signal 331 zu erzeugen. In einer Ausführungsform wird das abgetastete Signal 331 integriert, wenn iclk 312 sich auf dem logisch niedrigen Pegel befindet, wobei der Ausgang des Integrators 304a durch den Abtaster 306a abgetastet wird. Da die Polarität eines abgetasteten Signals 331 dieselbe ist wie die Polarität des integrierten Signals 308a, besteht die Wirkung des Anpassungsintegrators 304a darin, dem Abtaster 306a zu ermöglichen, das Datensignal 309 unmittelbar abzutasten, um die Flankenabtastung e0 308c mittels des Abtasters 306a zu erzeugen. In einer Ausführungsform passt der Anpassungsintegrator 304a die Verzögerung und Kennlinie des Integrators 303a an, indem er eine Schaltungstopologie aufweist, die identisch mit der Schaltungstopologie des Integrators 303a ist.
4A ist ein Zeitdiagramm 400 des Empfängers 300 von 3A gemäß einer Ausführungsform der Erfindung. Die y-Achse stellt die Spannung dar, während die x-Achse die Zeit darstellt. Der schraffierte Bereich des Datensignals 309 stellt eine erste Phase des Datensignals 309 dar, die durch den Integrator 303a integriert wird. In einer Ausführungsform ist die erste Phase des Datensignals 309 gleich der Dauer von entweder einer niedrigen oder hohen Phase des Taktsignals iclk 312. Das Taktsignal 312 taktet das Datensignal 309 an der ansteigenden Flanke von iclk 312 ab, wie durch a_k gezeigt, um die Datenabtastung 307c zu erzeugen. Dieselbe ansteigende Flanke des Taktsignals iclk 312 tastet das nicht integrierte Datensignal 309 ab, wie durch e_k gezeigt, um die Flankenabtastung 308c zu erzeugen.
Die ansteigende Flanke von iclkb 313 (die die abfallende Flanke von iclk 312 ist) wird verwendet, um die integrierte zweite Phase des Datensignals 309, wie durch a_k+1 gezeigt, zu integrieren, um die Datenabtastung 307d zu erzeugen. Dieselbe ansteigende Flanke von iclkb 313 wird verwendet, um das Datensignal, wie durch e_k+1 gezeigt, abzutasten, um die Flankenabtastung 308d zu erzeugen. In einer Ausführungsform ist die zweite Phase des Datensignals 309 gleich der Dauer von entweder einer niedrigen oder hohen Phase des Inversen des Taktsignals iclkb 313. Während die Ausführungsformen der Erfindung in Bezug auf das Abtasten des Datensignals 309 mittels der ansteigenden Flanke von iclk 312 und iclkb 313 beschrieben werden, sind andere Abtastungsalternativen angesichts der vorhergehenden Beschreibung für den Durchschnittsfachmann ersichtlich. Zum Beispiel können die ansteigende Flanke von iclk 312 und die abfallende Flanke von iclk 312 verwendet werden, um die Signale 307c–d und 308c–d zu erzeugen.
5 ist ein Verfahrensablaufdiagramm 500 zum Erzeugen von Daten- und Taktsignalen von dem empfangenen Datensignal 107 von 1 gemäß einer Ausführungsform der Erfindung. Das Verfahren 500 wird unter Bezugnahme auf 1 und 3A und 4A erörtert. In Block 501 werden die Taktsignale iclk 312 und iclkb 313 mittels des Phaseninterpolators 302 erzeugt. In Block 502 integriert der erste Integrator 303a einen ersten Abschnitt eines Datensignals 309 über die Dauer einer Phase des Taktsignals iclk 312. In Block 503 wird der integrierte erste Abschnitt d0 307c des Datensignals 309 mittels des Taktsignals iclk 312 abgetastet. In Block 504 wird eine Verzögerung des ersten Integrators 303a durch die Anpassungsschaltung 304a angepasst, um eine erste Flankenabtastung 308a des Datensignals 309 zu erzeugen. In Block 505 wird die erste Flankenabtastung e0 308c des Datensignals 309 mittels des Taktsignals iclk 312 abgetastet. In Block 506 wird der Phaseninterpolator 302 basierend auf mindestens dem abgetasteten ersten integrierten Abschnitt 307c und der abgetasteten ersten Flankenabtastung 308c des Datensignals 309 aktualisiert, wobei das Abtasten des ersten integrierten Abschnitts 307c und der ersten Flankenabtastung 308c des Datensignals 309 mittels einer selben Übergangsflanke des Taktsignals 312 durchgeführt wird. In einer Ausführungsform wird das Verfahren von 5 durch Ausführen von computerausführbaren Befehlen ausgeführt, die auf einem Datenträger (z. B. einem Flash-Laufwerk) gespeichert sind.
6 veranschaulicht ein Diagramm auf Systemebene, das den Empfänger 104 von 1 und 3A gemäß einer Ausführungsform der Erfindung aufweist. In einer Ausführungsform umfasst das System 600 einen Desktop-Computer, einen Laptop-Computer, ein Netbook, einen Tablet, einen Notebook-Computer, einen persönlichen digitalen Assistenten (PDA), einen Server, eine Workstation, ein Mobiltelefon, ein mobiles Rechengerät, ein Smartphone, ein Internet-Gerät oder irgendeine andere Art von Rechengerät, ist aber nicht darauf beschränkt. In einer anderen Ausführungsform führt das System 600 die hier offenbarten Verfahren aus und kann ein System auf einem Chip (System On a Chip – SOC) sein.
In einer Ausführungsform weist der Prozessor 610 einen oder mehrere Verarbeitungskerne 612 und 612N auf, wo 612N den Nten Prozessorkern innerhalb des Prozessors 610 darstellt, wo N eine positive Ganzzahl ist. In einer Ausführungsform umfasst das System 600 mehrere Prozessoren, die die Prozessoren 610 und 605 umfassen, wobei der Prozessor 605 eine Logik aufweist, die der Logik des Prozessors 610 ähnlich oder mit ihr identisch ist. In einer Ausführungsform umfasst der Verarbeitungskern 612 Prefetch-Logik zum Abrufen von Befehlen, Decodierlogik zum Decodieren der Befehle, Ausführungslogik zum Ausführen von Befehlen und dergleichen, ist aber nicht darauf beschränkt. In einer Ausführungsform weist der Prozessor 610 einen Cache-Speicher 616 zum Cachen von Befehlen und/oder Daten des Systems 600 auf. In einer Ausführungsform speichert der Cache die Befehle zum Ausführen der Verfahren von 5. In einer anderen Ausführungsform umfasst der Cache-Speicher 616 Level-One-, Level-Two- und Level-Three-Cache-Speicher oder irgendeine andere Ausgestaltung des Cache-Speichers innerhalb des Prozessors 610.
In einer Ausführungsform umfasst der Prozessor 610 einen Memory Control Hub (MCH) 614, der betriebsfähig ist, um Funktionen durchzuführen, die dem Prozessor 610 das Zugreifen auf und das Kommunizieren mit einem Speicher 630 ermöglichen, der einen flüchtigen Speicher 632 und/oder einen nichtflüchtigen Speicher 634 umfasst. In einer Ausführungsform umfasst der Prozessor 610 einen Empfänger 104 von 1 und 3A. In einer Ausführungsform verwendet der Prozessor 610 den Empfänger 104 von 1 zum Kommunizieren mit dem Speicher 630 und einem Chipsatz 620. In einer Ausführungsform ist der Prozessor 610 auch an eine drahtlose Antenne 678 gekoppelt, um mit irgendeinem Gerät zu kommunizieren, das konfiguriert ist, um drahtlose Signale zu senden/zu empfangen.
In einer Ausführungsform umfasst der flüchtige Speicher 632 einen synchronen dynamischen RAM-Speicher (Synchronous Dynamic Random Access Memory – SDRAM), einen dynamischen RAM-Speicher (Dynamic Random Access Memory – DRAM), einen RAMBUS Dynamic Random Access Memory (RDRAM) und/oder irgendeinen anderen Typ von Speicher mit wahlfreiem Zugriff, ist aber nicht darauf beschränkt. Der nichtflüchtige Speicher 634 umfasst einen Flash-Speicher, Phasenwechselspeicher (Phase Change Memory – PCM), einen Nur-Lese-Speicher (Read-Only Memory – ROM), einen Electrically Erasable Programmable Read-Only Memory (EEPROM) oder irgendeinen anderen Typ von nichtflüchtigem Speicher, ist aber nicht darauf beschränkt.
Der Speicher 630 speichert Informationen und Befehle, die durch den Prozessor 610 auszuführen sind. In einer Ausführungsform kann der Speicher 630 auch temporäre Variablen oder andere Zwischeninformationen speichern, während der Prozessor 610 Befehle ausführt. In einer Ausführungsform verbindet sich der Chipsatz 620 über die Point-to-Point-Schnittstellen (PtP oder P-P) 617 und 622 mit dem Prozessor 610. In einer Ausführungsform ermöglicht der Chipsatz 620 es dem Prozessor 610, sich mit anderen Modulen im System 600 zu verbinden. In einer Ausführungsform der Erfindung arbeiten die Schnittstellen 617 und 622 gemäß einem PtP-Kommunikationsprotokoll, wie zum Beispiel dem Intel^® QuickPath Interconnect (QPI) oder dergleichen.
In einer Ausführungsform umfasst der Prozessor 610 einen Empfänger 104 von 1 und 3A. In einer Ausführungsform verwendet der Chipsatz 620 den Empfänger 104 von 1 und 3A, um mit dem Prozessor 610, 605N, der Anzeigevorrichtung 640 und anderen Geräten 672, 676, 674, 660, 662, 664, 666, 677 usw. zu kommunizieren. In einer Ausführungsform ist der Chipsatz 620 auch an eine drahtlose Antenne 678 gekoppelt, um mit irgendeinem Gerät zu kommunizieren, das konfiguriert ist, um drahtlose Signale zu senden und/oder zu empfangen.
In einer Ausführungsform verbindet sich der Chipsatz 620 über die Schnittstelle 626 mit einer Anzeigevorrichtung 640. In einer Ausführungsform umfasst die Anzeige 640 eine Flüssigkristallanzeige (LCD), eine Plasma-, eine Kathodenstrahlröhrenanzeige (CRT) oder irgendeine andere Form von visueller Anzeigevorrichtung. In einer Ausführungsform der Erfindung sind der Prozessor 610 und der Chipsatz 620 in einem einzigen SOC verschmolzen. Darüber hinaus verbindet sich der Chipsatz 620 mit einem oder mehreren Bussen 650 und 655, die verschiedene Module 674, 660, 662, 664 und 666 miteinander verbinden. In einer Ausführungsform können die Busse 650 und 655 über eine Busbrücke 672 miteinander verbunden sein, wenn eine Fehlanpassung bei der Busgeschwindigkeit oder dem Kommunikationsprotokoll besteht. In einer Ausführungsform ist der Chipsatz 620 über die Schnittstelle 624 und/oder 104 mit einem Smart-TV 676, Unterhaltungselektronik 677, mit einem nichtflüchtigen Speicher 660, einem oder mehreren Massenspeicher/n 662, einer Tastatur/Maus 664 und einer Netzschnittstelle 666 usw. gekoppelt, ist aber nicht darauf beschränkt.
In einer Ausführungsform umfasst der Massenspeicher 622 ein Festkörperlaufwerk, ein Festplattenlaufwerk, ein USB-Flash-Speicherlaufwerk oder irgendeine andere Form von Computer-Datenspeicher, ist aber nicht darauf beschränkt. In einer Ausführungsform ist die Netzschnittstelle 666 durch irgendeine Art von gut bekanntem Netzschnittstellenstandard ausgeführt, der eine Ethernet-Schnittstelle, eine USB-Schnittstelle (Universal Serial Bus), eine Peripheral Component Interconnect (PCI) Express Schnittstelle, eine drahtlose Schnittstelle und/oder irgendeinen anderen geeigneten Typ von Schnittstelle ausführt, ist aber nicht darauf beschränkt. In einer Ausführungsform arbeitet die drahtlose Schnittstelle gemäß dem IEEE 802.11 Standard und der entsprechenden Familie, dem Home Plug AV (HPAV), Ultra Wide Band (UWB), Bluetooth, WiMax oder irgendeiner anderen Form von drahtlosem Kommunikationsprotokoll, ist aber nicht darauf beschränkt.
Während die Module, die in 6 gezeigt sind, als separate Blöcke innerhalb des Systems 600 bildlich dargestellt sind, können die Funktionen, die durch einige dieser Blöcke durchgeführt werden, in eine einzige Halbleiterschaltung integriert werden oder unter Verwendung von zwei oder mehr separaten integrierten Schaltungen ausgeführt werden. Zum Beispiel kann, obgleich der Cache-Speicher 616 als ein separater Block innerhalb des Prozessors 610 bildlich dargestellt ist, der Cache-Speicher 616 in den Prozessorkern 612 aufgenommen werden. In einer Ausführungsform kann das System 600 mehr als einen Prozessor/Verarbeitungskern in einer anderen Ausführungsform der Erfindung umfassen.
Wenn in der Beschreibung die Ausdrücke ”eine Ausführungsform”, ”einer Ausführungsform”, ”einige Ausführungsformen” oder ”andere Ausführungsformen” verwendet werden, ist damit gemeint, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, die in Verbindung mit den Ausführungsformen beschrieben wird, in zumindest einigen Ausführungsformen aber nicht notwendigerweise in allen Ausführungsformen enthalten ist. Die verschiedenen Erwähnungen von ”eine Ausführungsform”, ”einer Ausführungsform” oder ”einigen Ausführungsformen” beziehen sich nicht notwendigerweise alle auf dieselbe Ausführungsform. Wenn die Beschreibung angibt, dass sie ein Bauelement, ein Merkmal oder eine Eigenschaft umfassen ”kann” oder ”könnte”, ist es nicht notwendig, dass sie diese/s bestimmte Bauelement, Merkmal, Struktur oder Eigenschaft umfassen muss. Wenn die Beschreibung oder ein Anspruch sich auf ”ein” Element bezieht, bedeutet dies nicht, dass nur eines der Elemente vorhanden ist. Wenn die Beschreibung oder Ansprüche sich auf ein ”zusätzliches” Element beziehen, schließt dies nicht das Vorhandensein von mehr als einem des zusätzlichen Elements aus.
Obgleich die Erfindung in Verbindung mit spezifischen Ausführungsformen davon beschrieben wurde, sind für den Durchschnittsfachmann angesichts der vorhergehenden Beschreibung viele Alternativen, Abwandlungen und Änderungen zu/an solchen Ausführungsformen ersichtlich. Zum Beispiel können in einer Ausführungsform der Integrator und die entsprechende Anpassungsschaltung von 3B als Eintaktschaltungen ausgeführt werden, die betriebsfähig sind, um einen differentiellen oder Eintakteingang zu empfangen, und betriebsfähig sind, um einen Eintaktausgang zu erzeugen. In einer Ausführungsform können der Integrator und die entsprechende Anpassungsschaltung von 3B als ein Integrator, der auf einem differentiellen NMOS-Eingang basiert, und eine entsprechende Anpassungsschaltung ausgeführt werden, anstatt der PMOS-basierten Ausführung von 3B.
4B ist ein Zeitdiagramm 410 eines alternativen Empfängers gemäß einer Ausführungsform der Erfindung. In einer solchen alternativen Ausführungsform werden die rückgewonnenen Taktsignale iclk 312 und iclkb 313 von 3A auf die Mitte des Auges des Datensignals 309 ausgerichtet, um das Datensignal 309 unmittelbar abzutasten, um die abgetasteten Signale d0 307c und d1 307d zu erzeugen. In einer Ausführungsform werden die Integratoren 303a und 303b von 3A mit den Anpassungsschaltungen 304a und 304b von 3A vertauscht. In einer solchen Ausführungsform werden dieselben rückgewonnenen Taktsignale iclk 312 und iclkb 313 von 3A verwendet, um Flanken des Datensignals 309 durch Abtasten des integrierten Ausgangs der Integratoren 303a und 303b abzutasten (die zuvor die Anpassungsschaltungen 304a und 304b waren). Wie 4A ergibt die Ausführungsform das Zeitdiagramm 410 von 4B, dieselbe Taktübergangsflanke wird verwendet, um sowohl die Daten als auch die Flanke des Datensignals 309 abzutasten.
Es wird beabsichtigt, dass die Ausführungsformen der Erfindung alle solchen Alternativen, Abwandlungen und Änderungen umfassen, die unter den breiten Schutzbereich der beigefügten Ansprüche fallen.

Claims

Vorrichtung, die Folgendes umfasst: einen Phaseninterpolator zum Erzeugen eines Taktsignals; einen ersten Integrator zum Integrieren eines ersten Abschnitts eines Datensignals über eine Dauer einer Phase des Taktsignals; einen ersten Abtaster zum Abtasten des ersten integrierten Abschnitts mittels des Taktsignals; eine erste Schaltung zum Speichern einer ersten Flankenabtastung des Datensignals; einen zweiten Abtaster zum Abtasten der gespeicherten ersten Flankenabtastung mittels des Taktsignals; und eine Taktdaten-Rückgewinnungseinheit zum Aktualisieren des Phaseninterpolators auf der Grundlage von mindestens dem abgetasteten ersten integrierten Abschnitt und der abgetasteten gespeicherten ersten Flankenabtastung des Datensignals.
Vorrichtung nach Anspruch 1, wobei der Phaseninterpolator ein Einphaseninterpolator ist und ferner betriebsfähig ist, um ein Inverses des Taktsignals zu erzeugen.
Vorrichtung nach Anspruch 1, wobei der erste und der zweite Abtaster betriebsfähig sind, um den ersten integrierten Abschnitt und die gespeicherte erste Flankenabtastung des Datensignals mittels einer selben Übergangsflanke des Taktsignals abzutasten.
Vorrichtung nach Anspruch 1, wobei die Dauer der Phase des Taktsignals gleich der Dauer von entweder einer niedrigen oder einer hohen Phase des Taktsignals ist.
Vorrichtung nach Anspruch 2, die ferner Folgendes aufweist: einen zweiten Integrator zum Integrieren eines zweiten Abschnitts des Datensignals über eine Dauer einer Phase des Inversen des Taktsignals; einen dritten Abtaster zum Abtasten des zweiten integrierten Abschnitts mittels des Inversen des Taktsignals; eine zweite Schaltung zum Speichern einer zweiten Flankenabtastung des Datensignals; und einen vierten Abtaster zum Abtasten der gespeicherten zweiten Flankenabtastung mittels des Inversen des Taktsignals; wobei die Taktdaten-Rückgewinnungseinheit ferner betriebsfähig ist, um den Phaseninterpolator auf der Grundlage des abgetasteten zweiten integrierten Abschnitts und der abgetasteten gespeicherten zweiten Flankenabtastung des Datensignals zu aktualisieren.
Vorrichtung nach Anspruch 5, wobei die Dauer der Phase des Inversen des Taktsignals gleich der Dauer von entweder einer niedrigen oder einer hohen Phase des Inversen des Taktsignals ist.
Vorrichtung nach Anspruch 5, wobei die erste und die zweite Schaltung betriebsfähig sind, um eine Verzögerung des ersten beziehungsweise zweiten Integrators anzupassen.
Vorrichtung nach Anspruch 5, wobei der dritte und der vierte Abtaster betriebsfähig sind, um den zweiten integrierten Abschnitt und die gespeicherte zweite Flankenabtastung des Datensignals mittels einer selben Übergangsflanke des Inversen des Taktsignals abzutasten.
Vorrichtung nach Anspruch 5, wobei die Taktdatenrückgewinnungseinheit betriebsfähig ist, um den Phaseninterpolator mittels eines Aktualisierungssignals zu aktualisieren, das durch die Taktdatenrückgewinnungseinheit erzeugt wird, und wobei das Aktualisierungssignal ein Zeitverhältnis zwischen den abgetasteten ersten und zweiten integrierten Abschnitten des Datensignals und den abgetasteten ersten und zweiten Flankenabtastungen des Datensignals darstellt.
Vorrichtung nach Anspruch 9, wobei der Phaseninterpolator betriebsfähig ist, um das Aktualisierungssignal zu empfangen und eine Verzögerung des Taktsignals und des Inversen des Taktsignals zu ändern.
Vorrichtung nach Anspruch 1, wobei der Phaseninterpolator betriebsfähig ist, um Quadratur-Taktsignale zu empfangen und nur das Taktsignal und ein Inverses des Taktsignals auszugeben und wobei das Taktsignal und ein Inverses des Taktsignals von den Quadratur-Taktsignalen erzeugt werden.
System, das Folgendes umfasst: einen Speicher; und einen Prozessor, der an den Speicher gekoppelt ist und einen Empfänger zum Empfangen eines Signals über ein Übertragungsmedium und zum Erzeugen eines Datensignals von dem empfangenen Signal umfasst, wobei der Empfänger ferner Folgendes umfasst: einen Phaseninterpolator zum Erzeugen eines Taktsignals; einen ersten Integrator zum Integrieren eines ersten Abschnitts des Datensignals über eine Dauer einer Phase des Taktsignals; einen ersten Abtaster zum Abtasten des ersten integrierten Abschnitts des Datensignals mittels des Taktsignals; eine erste Schaltung zum Speichern einer ersten Flankenabtastung des Datensignals; einen zweiten Abtaster zum Abtasten der gespeicherten ersten Flankenabtastung mittels des Taktsignals; und eine Taktdaten-Rückgewinnungseinheit zum Aktualisieren des Phaseninterpolators auf der Grundlage von mindestens dem abgetasteten ersten integrierten Abschnitt und der abgetasteten gespeicherten ersten Flankenabtastung des Datensignals.
System nach Anspruch 12, wobei der Phaseninterpolator ein Einphaseninterpolator ist und ferner betriebsfähig ist, um ein Inverses des Taktsignals zu erzeugen.
System nach Anspruch 12, wobei der erste und der zweite Abtaster betriebsfähig sind, um den ersten integrierten Abschnitt und die gespeicherte erste Flankenabtastung des Datensignals mittels einer selben Übergangsflanke des Taktsignals abzutasten.
System nach Anspruch 12, wobei die Dauer der Phase des Taktsignals gleich der Dauer von entweder einer niedrigen oder einer hohen Phase des Taktsignals ist.
System nach Anspruch 13, das ferner Folgendes aufweist: einen zweiten Integrator zum Integrieren eines zweiten Abschnitts des Datensignals über eine Dauer einer Phase des Inversen des Taktsignals; einen dritten Abtaster zum Abtasten des zweiten integrierten Abschnitts des Datensignals mittels des Inversen des Taktsignals; eine zweite Schaltung zum Speichern einer zweiten Flankenabtastung des Datensignals; und einen vierten Abtaster zum Abtasten der gespeicherten zweiten Flankenabtastung mittels des Inversen des Taktsignals; wobei die Taktdaten-Rückgewinnungseinheit ferner betriebsfähig ist, um den Phaseninterpolator auf der Grundlage des abgetasteten zweiten integrierten Abschnitts und der abgetasteten gespeicherten zweiten Flankenabtastung des Datensignals zu aktualisieren.
System nach Anspruch 16, wobei die erste und die zweite Schaltung betriebsfähig sind, um eine Verzögerung des ersten beziehungsweise zweiten Integrators anzupassen.
System nach Anspruch 16, wobei der dritte und der vierte Abtaster betriebsfähig sind, um den zweiten integrierten Abschnitt und die gespeicherte zweite Flankenabtastung des Datensignals mittels einer selben Übergangsflanke des Inversen des Taktsignals abzutasten.
Verfahren, das Folgendes aufweist: Erzeugen eines Taktsignals mittels eines Phaseninterpolators; Integrieren eines ersten Abschnitts eines Datensignals über eine Dauer von einer Phase des Taktsignals mittels eines ersten Integrators; Abtasten des integrierten ersten Abschnitts des Datensignals mittels des Taktsignals; Anpassen einer Verzögerung des ersten Integrators zum Erzeugen einer ersten Flankenabtastung des Datensignals; Abtasten der ersten Flankenabtastung des Datensignals mittels des Taktsignals; und Aktualisieren des Phaseninterpolators auf der Grundlage von mindestens dem abgetasteten ersten integrierten Abschnitt und der abgetasteten ersten Flankenabtastung des Datensignals.
Verfahren nach Anspruch 19, wobei der Phaseninterpolator ein Einphaseninterpolator ist und wobei das Abtasten des ersten integrierten Abschnitts und der ersten Flankenabtastung des Datensignals mittels einer selben Übergangsflanke des Taktsignals durchgeführt wird.