DE112019000658T5 - Programmierbares taktdatenwiederherstellungs- (cdr) system - Google Patents

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Shenggao Li
Ji Chen
Michael De Vita
Fulvio Spagna
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Abstract

Manche Ausführungsformen weisen eine Einrichtung mit einem Abtastschaltkreis, einem ersten Schaltungspfad, einem zweiten Schaltungspfad und einem digital gesteuerten Oszillator (DCO) auf. Die Abtastschaltung tastet ein Eingangssignal ab und stellt Dateninformationen und Phasenfehlerinformationen basierend auf dem Eingangssignal bereit. Ein erster Schaltungspfad stellt proportionale Steuerinformationen basierend auf den Dateninformationen und Phasenfehlerinformationen bereit. Ein zweiter Schaltungspfad stellt integrale Steuerinformationen basierend auf den Dateninformationen und Phasenfehlerinformationen bereit. Der erste Schaltungspfad arbeitet bei einer Frequenz, die höher als der zweite Schaltungspfad ist. Der DCO erzeugt ein Taktsignal und steuert die Zeitsteuerung des Taktsignals basierend auf den integralen Steuerinformationen und den proportionalen Steuerinformationen.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Patentanmeldung beansprucht den Prioritätsvorteil von US Anmeldung Seriennr. 15/939,795, eingereicht am 29. März 2018, die in ihrer Gesamtheit zum Zwecke der Bezugnahme zitiert wird.
  • TECHNISCHES GEBIET
  • Hier beschriebene Ausführungsformen beziehen sich auf Datenübertragung. Manche Ausführungsformen beziehen sich auf Taktdatenwiederherstellungs- (CDR) Systeme beim Empfängerschaltkreis.
  • ALLGEMEINER STAND DER TECHNIK
  • Viele elektronische Vorrichtungen oder Systeme, wie Computer, Tablets, digitale Fernsehgeräte, weisen Komponenten auf (z.B. integrierte Schaltungschips), die sich auf einer Leiterplatte befinden. Die Komponenten können miteinander unter Verwendung von Signalen kommunizieren, die Daten tragen können. Die Signale werden üblicherweise auf leitfähigen Leitungen, wie metallbasierten Spuren, auf der Leiterplatte übertragen. Mit technologischer Weiterentwicklung können einige elektrische Komponenten unter Verwendung von Signalen relativ hoher Frequenz (z.B. 2 Gigahertz oder höher) miteinander kommunizieren. Solche Hochfrequenzsignale können zum Übertragen von Daten bei einer relativ hohen Datenrate (z.B. 2 Gigabits pro Sekunde oder höher) verwendet werden. Manche herkömmliche Empfängerkomponenten können imstande sein, Daten bei einer solchen hohen Datenrate zu empfangen. Bei einer gewissen höheren Datenrate jedoch können solche herkömmlichen Empfängerkomponenten an erhöhter interner Zeitverzögerung oder erhöhtem Stromverbrauch leiden.
  • Figurenliste
    • 1 zeigt eine Einrichtung, die Vorrichtungen und einen Kanal zwischen den Vorrichtungen aufweist, gemäß manchen hier beschriebenen Ausführungsformen.
    • 2 zeigt ein Blockdiagramm eines Empfängers, der Empfängerbahnen und entsprechende CDR-Systeme aufweist, gemäß manchen hier beschriebenen Ausführungsformen.
    • 3 zeigt ein Blockdiagramm eines CDR-Systems gemäß manchen hier beschriebenen Ausführungsformen.
    • 4A zeigt ein Blockdiagramm eines CDR-Systems, das einen proportionalen Steuerpfad aufweist, gemäß manchen hier beschriebenen Ausführungsformen.
    • 4B ist ein Zeitablaufdiagramm, das ein Verhältnis zwischen einem Eingangssignal, Taktsignalen, Datenabtastungen und Flankenabtastungen des CDR-Systems von 4A gemäß manchen hier beschriebenen Ausführungsformen zeigt.
    • 5A ist ein Blockdiagramm, das ein CDR-System, das ein Zeitverzögerungsabstimmungsschema aufweist, gemäß manchen hier beschriebenen Ausführungsformen zeigt.
    • 5B zeigt ein Zeitablaufdiagramm für Informationen und Taktsignale des CDR-Systems von 5A gemäß manchen hier beschriebenen Ausführungsformen.
    • 6 zeigt eine Einrichtung in der Form eines elektronischen Systems gemäß manchen hier beschriebenen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die hier beschriebenen Techniken beziehen sich auf serielle Eingang/Ausgang- (IO) Taktdatenwiederherstellungs- (CDR) Systeme. Die beschriebenen Techniken können bei Hochgeschwindigkeits-PHY- (physische Schicht, die durch Open Systems Interconnection (OSI) Modell definiert ist) Zwischenverbindungen anwendbar sein, die bei einer relativ höheren Geschwindigkeit arbeiten. Beispiele für solche Zwischenverbindungen enthalten Peripheral Component Interconnect Express (z.B. PCIe Gen4 und folgende Generation), die bei einer relativ hohen Geschwindigkeit (bis zu 32 Gbps (Gigabits pro Sekunde) oder höher) arbeiten können, Thunderbolt 3 (Betrieb z.B. bei 20 Gbps), und 25G Ethernet.
  • In einem CDR-System ist CDR-Latenzoptimierung eine Überlegung zusätzlich zu Verminderung von Takt-Jitter (z.B. deterministischer Jitter (DJ) und Zufalls-Jitter (RJ)). In manchen herkömmlichen CDR-Systemen wurde ein Phase-Interpolator (PI) verwendet und die Latenz (z.B. gemessen als Einheitsintervall (UI)) von dem Phasendetektor in solchen CDR-Systemen über das proportionale/integrale Filter) zu dem PI-Eingang kann für manche Zwischenverbindungsstandards geeignet sein. Eine Verwendung solcher herkömmlicher CDR-Systeme in manchen anderen Zwischenverbindungsstandards (z.B. PCIe Gen4 und andere Standards) kann jedoch einen Nachteil darstellen, wie erhöhte CDR Latenz oder erhöhten Leistungsverbrauch im Filterbetrieb im CDR-System.
  • Theoretische Analyse zeigt, dass die Amplitude der Eigenoszillation der CDR-Schleife (auch als Grenzwertzyklus bekannt) in einem Empfänger (der das CDR-System einsetzt) zu der Latenz in dem proportionalen Steuerpfad des Schleifenfilters direkt proportional sein kann. Minimieren einer solchen Latenz kann den zeitlichen Spielraum beim Empfänger verbessern. Auf der Basis theoretischer Analysen und Simulationen jedoch kann der proportionale Steuerpfad in der CDR-Schleife von dem integralen Steuerpfad entkoppelt werden müssen, um grundlegend eine Latenzverringerung zu ermöglichen.
  • In manchen herkömmlichen CDR-Systemen, die einen LC (Induktor-Kondensator) digital gesteuerten Oszillator (DCO) verwenden, um ein Taktsignal zur Verwendung in der Daten- und Taktwiederherstellung zu erzeugen, ist eine Frequenzsteuerung des proportionalen Steuerpfads und integralen Steuerpfads in solchen herkömmlichen CDR-Systemen durch verschiedenen Schaltkreise getrennt, die die Frequenz des Taktsignals steuern, das durch den DCO erzeugt wird. In herkömmlichen CDR-Systemen jedoch kann die Phasendetektorlogik entlang des proportionalen Steuerpfads komplex sein, um mehrere Datenraten oder Betriebsmodi zu unterstützen (z.B. Mueller-Muller Phasendetektor und andere Datenfilterfunktionen). Daher werden normalerweise Pipeline-Stufen in manchen herkömmlichen CDR-Systemen verwendet, um relativ höhere Interconnect-Datenraten zu unterstützen, was zu einer relativ höheren Latenz führt. Diese hohe Latenz ist eine Einschränkung, an der manche herkömmliche CDR-Systeme leiden.
  • Die hier beschriebenen Techniken enthalten ein CDR-System, das Verbesserungen und Vorteile gegenüber manchen herkömmlichen CDR-Systemen aufweisen kann, enthaltend geringere CDR-Latenz, geringeren Stromverbrauch, verringerte Fläche und/oder verringerten Jitter. Die beschriebenen Techniken enthalten einen Ring-Oszillator-basierten DCO, einen programmierbaren Phasendetektor, einen schnellen Phasenfehlerdetektionspfad mit minimaler Latenz für proportionale Steuerung und einen langsamen Phasenfehlerdetektionspfad mit integraler Steuerung und alternativer proportionaler Steuerung. In den beschriebenen Techniken wird eine rauscharme Ring-Oszillator-basierte CDR-Topologie (anstelle einer Verwendung von PI oder LC DCO) angewendet, wobei der proportionale und integrale Steuerpfad durch verschiedene Einheitssteuerungskondensatorschaltkreise getrennt sind. Der schnelle Phasenfehlerdetektionspfad der beschriebenen Techniken kann einen programmierbaren Phasendetektor enthalten, der dem DCO proportionale Steuerung bereitstellen kann und verschiedene Zeitsteuerungsdetektionsschemata für minimale Latenz aufnehmen kann. Der langsame Phasenfehlerdetektionspfad der beschriebenen Techniken kann dem DCO integrale und alternative proportionale Steuerung bereitstellen und kann für Anwendungen anwendbar sein, die weniger jitterempfindlich und leistungseffizienter sind, und kann in synthetisierter Logik implementiert sein. Die beschriebenen Techniken enthalten auch ein Zeitverzögerungsabstimmungsschema zwischen Logikpfad (z.B. Datenpfad) und einem Taktpfad des schnellen Phasenfehlerdetektionspfads. Das in diesem Schema verwendete Taktsignal kann angepasst sein, bei verschiedenen Taktfrequenzen (z.B. 2 UIs oder mehr) zu arbeiten. Dieses Zeitverzögerungsabstimmungsschema ermöglicht, dass der schnelle Phasenfehlerdetektionspfad des beschriebenen CDR-Systems weniger Stufen (z.B. weniger Logik-Pipeline-Stufen) im Vergleich mit manchen herkömmlichen CDR-Systemen aufweist. Weniger Stufen können die CDR-Latenz des beschriebenen CDR-Systems verbessern (z.B. verringern). Dies kann ermöglichen, dass das beschriebene CDR-System für Zwischenverbindungen mit relativ hoher Geschwindigkeit verwendet wird (z.B. PCIe, Thunderbolt und Ethernet), und ermöglichen, dass das beschriebene CDR-System eine oder mehrere der folgenden Verbesserungen erreicht: niedrigere CDR-Latenz, geringerer Stromverbrauch, verringerte Fläche und/oder verringerter Jitter.
  • In Summe enthalten, neben anderen, in der Folge beschriebenen Ausführungsformen, die hier beschriebenen Techniken eine vollständige digitale CDR-Struktur mit einem rauscharmen Ring-Oszillator-basiertem DCO, um die oben erwähnten Verbesserungen zu erreichen. In einem Aspekt (z.B. auf Systemebene) können die hier beschriebenen Techniken ein herkömmliches Phase-Interpolator-Schema vermeiden und Verwendung eines DCO (z.B. eines Ring-Oszillator-basierten DCO) ermöglichen, um einen schnellen Phasenfehlerdetektionspfad und eine verringerte proportionale Steuerungslatenz zu erlauben. In einem anderen Aspekt (z.B. auf Schaltungsebene) können die hier beschriebenen Techniken Implementieren sowohl eines programmierbaren schnellen Phasenfehlerdetektionspfads als auch eines langsamen Phasenfehlerdetektionspfads für integrale und fraktionierte Steuerung ermöglichen. Der beschriebene programmierbare schnelle Phasenfehlerdetektionspfad kann Haupt-CDR-Zeitsteuerungswiederherstellungsfunktionen aufweisen (z.B. Phasendetektoren, enthalten Alexander Bang-Bang, Qureshi und andere Arten von Phasendetektionen). In einem weiteren Aspekt (z.B. auf Schaltungsebene), weisen die hier beschriebenen Techniken ein Zeitverzögerungsabstimmungsschema auf, das zum Abstimmen eines Logikpfads (z.B. Datenpfad) mit einem Taktpfad angewendet werden kann, um Pipeline-Stufen in dem CDR-System zu verringern, wodurch CDR-Latenz verringert wird. Andere Verbesserungen und Vorteile der beschriebenen Techniken sind unten besprochen.
  • 1 zeigt eine Einrichtung 100, die Vorrichtungen 101 und 102 und einen Kanal 103 zwischen Vorrichtungen 101 und 102 gemäß manchen hier beschriebenen Ausführungsformen aufweist. Einrichtung 100 kann eine elektronische Vorrichtung oder ein elektronisches System aufweisen oder in dieser bzw. diesem enthalten sein, wie einen Computer (z.B. Server, Desktop, Laptop oder Notebook), ein Tablet, ein Mobiltelefon oder andere elektronische Vorrichtungen oder Systeme. Jede von Vorrichtungen 101 und 102 kann eine integrierte Schaltungs- (IC) Vorrichtung (z.B. einen IC-Chip) enthalten. Vorrichtungen 101 und 102 können Steuerungen (z.B. Prozessoren, Eingang/Ausgang-Steuerungen, Speichervorrichtungen oder andere elektronische Vorrichtungen) enthalten. Wie in 1 dargestellt, können Vorrichtungen 101 und 102 einen Sender 105 bzw. einen Empfänger 104 aufweisen.
  • Kanal 103 kann Bahnen 1030 , 1031 , 1032 und 1033 bis 103i aufweisen, um Signale zwischen Vorrichtungen 101 und 102 zu leiten. Jede von Bahnen 1030 bis 103i kann leitende Spuren (z.B. Drahtleitungen wie metallbasierte Spuren) auf einer Leiterplatte (z.B. gedruckten Leiterplatte) aufweisen, wo sich Vorrichtungen 101 und 102 befinden. Vorrichtungen 101 und 102 können miteinander kommunizieren, indem Signale auf Bahnen 1030 bis 103i bereitgestellt werden. Wie zum Beispiel in 1 dargestellt, kann Sender 105 Signale VRX0, VRX1, VRX2 und VRX3 bis VRXi zum Empfänger 104 auf Bahnen 1030 , 1031 , 1032 und 1033 bis 103i senden.
  • Vorrichtungen 101 und 102 können unter Verwendung von Signalen bei einer relativ hohen Frequenz miteinander kommunizieren, die einer relativ hohen Datenrate entspricht (z.B. bis zu 32 Gigabits pro Sekunde (Gb/s) oder höher pro Bahn). Bei einer solchen hohen Datenrate kann Inter-Symbolinterferenz (ISI) auftreten, wenn Signale (z.B. VRX0 bis VRXi), die vom Sender 105 gesendet werden, beim Empfänger 104 eintreffen.
  • Empfänger 104 kann Empfänger wie unten unter Bezugnahme auf 2 bis 6 beschrieben aufweisen.
  • 2 zeigt ein Blockdiagramm eines Empfängers 204, der Empfängerbahnen 2040 bis 204i und CDR-Systeme 2150 bis 215i aufweist, gemäß manchen hier beschriebenen Ausführungsformen. 2 zeigt ein Beispiel, wo Empfänger 204 zwei Empfängerbahnen 2040 bis 204i aufweist. Die Anzahl von Empfängerbahnen kann variieren. Empfänger 204 kann Empfänger 104 von 1 entsprechen.
  • Wie in 2 dargestellt, kann Empfängerbahn 2040 Eingangsinformationen (z.B. analoges Eingangssignal), die ein Signal VRX0 enthalten können, auf einer Verbindung 2030 empfangen. Empfängerbahn 2040 kann Informationen DRX0 (z.B. digitale Ausgangsinformationen) empfangen, die einen Wert haben, der auf dem Wert von Signal VRX0 basiert. Verbindung 2030 kann mindestens einen leitenden Knoten (z.B. einen einzelnen leitenden Knoten oder mehrere leitende Knoten) aufweisen.
  • Empfängerbahn 204i kann Eingangsinformationen (z.B. analoges Eingangssignal), die ein Signal VRXi enthalten, auf einer Verbindung 203i empfangen. Empfängerbahn 204i kann Informationen DRXi (z.B. digitale Ausgangsinformationen) erzeugen, die einen Wert haben, der auf dem Wert von Signal VRXi basiert. Verbindung 203i kann mindestens einen leitenden Knoten (z.B. einen einzelnen leitenden Knoten oder mehrere leitende Knoten) aufweisen.
  • Signale VRX0 und VRXi können dem Empfänger 204 durch einen Sender, wie Sender 105 von 1 bereitgestellt werden. Signal VRX0 kann Informationen tragen, die Bits (z.B. Datenbits) darstellen, die in Reihe (ein Bit nach einem anderen) auf Verbindung 2030 übertragen werden. Ebenso kann Signal VRXi Informationen tragen, die Bits (z.B. Datenbits) darstellen, die in Reihe (ein Bit nach einem anderen) auf Verbindung 203i übertragen werden. In 2 kann jede von Informationen DRX0 und DRXi durch ein digitales Signal dargestellt werden, das Bits (z.B. Datenbits) tragen kann. Informationen DRX0 und DRXi können anderen Komponenten (z.B. Komponenten (nicht dargestellt) in Empfänger 204), die an Empfängerbahnen 2040 und 204i gekoppelt sind, zur Weiterverarbeitung bereitgestellt werden.
  • Wie in 2 dargestellt, kann Empfängerbahn 2040 Empfänger-analogen Frontendschaltkreis 2120 und CDR-System 2150 aufweisen. Der Empfänger-analoge Frontendschaltkreis 2120 kann eine Entzerrungsoperation (oder -operationen) durchführen, um Eingangsinformationen (z.B. entzerrte Eingangsinformationen) in der Form eines Signals VIN0 auf einer Verbindung basierend auf Signal VRX0 zu erzeugen. Zum Beispiel kann der Empfänger-analoge Frontendschaltkreis 2120 einem linearen Entzerrer (z.B. einen kontinuierlichen zeitlich linearen Entzerrer (CTLE)) oder eine Kombination aus einem linearen Entzerrer und einem Entscheidungs-Feedback-Entzerrer (DFE) aufweisen. Als ein Beispiel kann Verbindung 2130 in Empfängerbahn 2040 der Ausgang einer Summierschaltung (z.B. Summierknoten) sein, die Teil eines Feedback-Pfads eines DFE (nicht dargestellt) des Empfänger-analogen Frontendschaltkreises 2120 ist. Der Empfänger-analoge Frontendschaltkreis 2120 kann eine Entzerrungsoperation durchführen (z.B. durch einen CTLE des Empfänger-analogen Frontendschaltkreises 2120 durchgeführt), um ein Signal VRX0 zu entzerren (z.B. Rauschen zu verringern). Der Empfänger-analoge Frontendschaltkreis 2120 kann auch eine Entzerrungsoperation durchführen (z.B. durch einen DFE des Empfänger-analogen Frontendschaltkreises 2120 durchgeführt), um Inter-Symbolinterferenz (ISI) in Signal VIN0 auf Verbindung 2130 zu verringern.
  • CDR-System 2150 des Empfänger-analogen Frontendschaltkreises 2120 kann Abtastschaltkreis 2140 und CDR-Steuereinheit 2160 aufweisen. Abtastschaltkreis 2140 kann arbeiten, um Signal VIN0 vom Empfänger-analogem Frontendschaltkreis 2120 zu empfangen. Signal VIN0 kann Informationen tragen, die eine Anzahl von Bits (z.B. Datenbits) darstellen, die in Reihe (ein Bit nach einem anderen) auf einer Verbindung (z.B. einem oder mehreren Knoten) 2130 übertragen werden. Abtastschaltkreis 2140 kann eine Kombination von Daten- und Flanken- (z.B. Fehler-) Abtastschaltungen aufweisen, um Signal VIN0 abzutasten und Informationen (z.B. Dateninformationen) DRX0 und Informationen (z.B. Phasenfehlerinformationen) E0 basierend auf der Abtastung von Signal VIN0 bereitzustellen (z.B. zu erzeugen). Abtastschaltkreis 2140 kann Signal VIN0 basierend auf der Zeitsteuerung (z.B. Phase und Frequenz) von Taktinformationen CLK0 (die mindestens Taktsignal aufweisen können) abtasten. In einem Abtastbetrieb kann Abtastschaltkreis 2140 den Wert (z.B. Spannungswert) von Signal VIN0 während eines bestimmten Zeitintervalls (z.B. innerhalb einer Intervalleinheit (UI) unter Verwendung der Phase (z.B. Flanke) von CLK0 als Referenzzeitpunkt) bestimmen.
  • Die CDR-Steuereinheit 2160 kann als eine CDR-Steuerschleife (z.B. eine Feedback-Schleife) arbeiten, um Genauigkeit einer Abtastung von Signal VIN0 zu verbessern, wodurch die Genauigkeit von Informationen DRX0 verbessert wird. Zum Beispiel kann CDR-Steuereinheit 2160 die Zeitsteuerung (z.B. die Phase) von Taktinformationen (d.h. CLK-basierten Informationen) DRX0 und E0 einstellen, um Genauigkeit in der Abtastung von VIN0 zu verbessern.
  • In einer ähnlichen Anordnung kann Empfängerbahn 204i einen Empfänger-analogen Frontendschaltkreis 212i und ein CDR-System 215i aufweisen, das Abtastschaltkreis 214i und CDR-Steuereinheit 216i aufweist. Ähnlich Empfängerbahn 2040 kann der Empfänger-analoge Frontendschaltkreis 212i von Empfängerbahn 204i arbeiten, um Signale VRXi auf einer Verbindung 203i zu empfangen und Signal VINi auf einer Verbindung 213i zu erzeugen. Signal VINi kann Informationen tragen, die Bits (z.B. Datenbits) darstellen, die in Reihe übertragen werden. Abtastschaltkreis 214i kann zum Abtasten von Signal VINi basierend auf Zeitsteuerung (z.B. Phase und Frequenz) von Taktinformationen CLKi arbeiten (die z.B. mindestens ein Taktsignal aufweisen können). Abtastschaltkreis 214i kann Informationen (z.B. Dateninformationen) DRXi und Informationen (z.B. Phasenfehlerinformationen) Ei basierend auf der Abtastung von Signal VINi bereitstellen. CDR-Steuereinheit 216i kann als eine CDR-Steuerschleife arbeiten, um die Zeitsteuerung (z.B. die Phase) von Taktinformationen CLKi basierend auf den Informationen DRXi und Ei einzustellen, um Genauigkeit in der Abtastung von VINi zu verbessern, um dadurch die Genauigkeit von Informationen DRXi zu verbessern.
  • Zur Einfachheit beschreiben die hier präsentierten Techniken (z.B. Taktdatenwiederherstellungstechniken) Informationen im Zusammenhang mit einem einzelnen Signal (z.B. mit einem einzelnen Ende) wie Signale VRX0, VRXi, VIN0 und VINi Ein Fachmann würde jedoch erkennen, dass die beschriebenen Techniken auch bei Informationen anwendbar sind, die Differentialsignale aufweisen. Zum Beispiel kann jede von Empfängerbahnen 2040 und 204i konfiguriert sein, in einem Differentialmodus zu arbeiten, um Differentialsignale zu verarbeiten. Als ein Beispiel weisen Informationen auf Verbindung 2030 Differentialsignale (z.B. Signale VRX0+ und VRX0- anstelle eines einzelnen Signals VRX0) auf und Verbindung 2030 kann zwei separate leitfähige Leitungen (oder Knoten) zum Tragen der Differentialsignale aufweisen. In diesem Beispiel können Informationen auf Verbindung 2130 Differentialsignale (z.B. Signale VIN0+ und VIN0- anstelle eines einzelnen Signals VIN0) sein und Verbindung 2130 kann zwei separate leitfähige Leitungen (oder Knoten) zum Tragen der Differentialsignale aufweisen.
  • Jedes von CDR-System 2150 und 215i kann Komponenten und Operationen der CDR-Systeme aufweisen, die unten unter Bezugnahme auf 3 bis 6 beschrieben sind.
  • 3 zeigt ein Blockdiagramm eines CDR-Systems 315 gemäß manchen hier beschriebenen Ausführungsformen. CDR-System 315 kann im Empfänger 204 von 2 enthalten sein, sodass das CDR-System 315 als jedes von CDR-System 2150 und 215i von Empfänger 204 verwendet werden kann. CDR-System 315 kann Abtastschaltkreis 314 und CDR-Steuereinheit 316 aufweisen. Abtastschaltkreis 314 und CDR-Steuereinheit 316 können Abtastschaltkreis 2140 bzw. CDR-Steuereinheit 2160 (2), oder Abtastschaltkreis 214i bzw. CDR-Steuereinheit 216i (2) entsprechen.
  • In 3 kann Abtastschaltkreis 314 arbeiten, um VIN zu empfangen und Informationen DRX und E basierend auf der Abtastung von Signal VIN unter Verwendung von Zeitsteuerung (z.B. Phase und Frequenz) von Taktinformationen CLK zu erzeugen. Taktinformationen CLK können ein oder mehrere Taktsignale aufweisen (z.B. durch diese präsentiert werden). Abtastschaltkreis 314 kann Abtasteinrichtungen 314', um VIN zu empfangen, und Demultiplexer (DEMUX) 321 und Demultiplexer (DEMUX) 331 aufweisen. DEMUX 321 kann 1:X DEMUX sein und DEMUX 331 kann ein 1:Y DEMUX sein, wo X und Y ganze Zahlen sind und X und Y gleich (mit demselben Wert) oder unterschiedlich (mit verschiedenen Werten) sein können. Als ein Beispiel kann DEMUX 321 ein 1:2 DEMUX sein und DEMUX 331 kann ein 1:4 DEMUX sein.
  • Jeder von DEMUX 321 und 331 kann sequenzielle Hochgeschwindigkeit-Logikschaltungen aufweisen, die einen Demultiplex-Betrieb (z.B. deserialisierende Funktion) durchführen können, um Informationen (z.B. Dateninformationen und Phasenfehlerinformationen) von Abtasteinrichtungen 314' der CDR-Steuereinheit 316 bei verschiedenen Latenzen bereitzustellen. Wie in 3 dargestellt, kann CDR-Steuereinheit 316 Pfade (z.B. Schaltungspfade) 320 und 330 aufweisen (die unten ausführlicher beschrieben sind). Wie in 3 dargestellt, kann DEMUX 321 einen Eingang aufweisen, der an einen Ausgang von Abtasteinrichtungen 314' gekoppelt ist, und einen Ausgang, der an einen Eingang von Pfad 320 gekoppelt ist, um dem Pfad 320 Informationen (z.B. Dateninformationen und Phasenfehlerinformationen) von Abtasteinrichtungen 314' bereitzustellen. DEMUX 331 kann einen Eingang aufweisen, der an den Ausgang von DEMUX 321 gekoppelt ist und einen Ausgang, der an einen Eingang von Pfad 330 gekoppelt ist, um dem Pfad 330 Informationen (z.B. Dateninformationen und Phasenfehlerinformationen) von Abtasteinrichtungen 314' (über DEMUX 321) bereitzustellen.
  • Pfad 320 kann bei einer geringeren Latenz (schneller) als Pfad 330 arbeiten. Zum Beispiel kann Pfad 320 bei einer höheren Frequenz als Pfad 330 arbeiten. DEMUX 321 und DEMUX 331 können arbeiten, um den Pfaden 320 und 330 Informationen bei verschiedenen Geschwindigkeiten bereitzustellen, (die auf den Betriebsfrequenzen von Pfad 320 und 330 basieren können). Zum Beispiel können Informationen von Abtasteinrichtungen 314' dem Pfad 320 bei einer höheren Geschwindigkeit bereitgestellt werden als Informationen, die dem Pfad 330 von Abtasteinrichtungen 314' bereitgestellt werden.
  • CDR-Steuereinheit 316 kann DCO 340, gekoppelt an Pfad 320 und 330 aufweisen. DCO 340 kann arbeiten, um Taktinformationen CLK zu erzeugen. CDR-Steuereinheit 316 kann arbeiten, um Steuerinformationen zum Steuern von DCO 340 bereitzustellen (z.B. um die Zeitsteuerung (z.B. die Phase) von Taktinformationen CLK einzustellen). Zum Beispiel können Pfad 320 und 330 als ein proportionaler Steuerpfad bzw. integraler Steuerpfad arbeiten, um dem DCO 340 Steuerinformationen CTLP (z.B. proportionale Steuerinformationen) bzw. Steuerinformationen CTLI (z.B. integrale Steuerinformationen) bereitzustellen. Pfad 330 kann auch Steuerinformationen (z.B. alternative (z.B. fraktionierte) Steuerinformationen) CTLF bereitstellen. Jede von Steuerinformationen CTLP, CTLI und CTLF können digitale Steuerinformationen sein, die mindestens ein Bit (z.B. ein Steuerbit oder mehrere Steuerbits) aufweisen.
  • Die Werte von Steuerinformationen CTLP, CTLI und CTLF können zum Einstellen der Zeitsteuerung (z.B. der Phase, der Frequenz oder beider) von Taktinformationen CLK verwendet werden. Die Frequenz von Taktinformationen CLK kann teilweise auf einer Anfangsfrequenz (z.B. eine vorbestimmte Frequenz) von Taktinformationen CLK und den Werten von Steuerinformationen CTLP, CTLI und CTLF basieren. Die Phase der Taktinformationen CLK kann auf der Funktion der Frequenz von Taktsignal CLK im Laufe der Zeit basieren.
  • DCO 340 kann eine rauscharme Ring-Oszillator-basierte Struktur aufweisen. Zum Beispiel kann DCO 340 separate Kondensatorschaltungen 341, 342 und 343 aufweisen, die Teil des Schaltungspfads (nicht dargestellt) von DCO 340 sein können, der Taktinformationen CLK erzeugt. Zur Einfachheit und um die hier beschriebenen Ausführungsformen nicht zu verschleiern wird DCO 340 hier nicht ausführlich beschrieben. Ein Fachmann würde erkennen, dass in einem DCO (z.B. Ring-Oszillator-basierter DCO) wie DCO 340 die Frequenz und Phase eines Ausgangstaktsignals (z.B. in Taktinformationen CLK enthalten), das bei dem Ausgang des DCO erzeugt wird, durch Steuern des Schaltungspfads gesteuert werden kann, der das Ausgangstaktsignal erzeugt.
  • In 3 kann CDR-Steuereinheit 316 Steuerinformationen CTLP, CTLI, CTLF zum Steuern von Kondensatorschaltungen 341, 342 bzw. 343 verwenden. Somit können Kondensatorschaltungen 341, 342 und 343 separat (z.B. unabhängig) durch entsprechende Steuerinformationen CTLP, CTLI und CTLF gesteuert werden. CDR-Steuereinheit 316 kann die Kapazitätswerte, die in Kondensatorschaltungen 341, 342 und 343 verwendet (z.B. angewendet werden), basierend auf den Werten von Steuerinformationen CTLP, CTLI bzw. CTLF einstellen (z.B. erhöhen, senken oder beibehalten), um die Zeitsteuerung von Taktinformationen CLK einzustellen. Zum Beispiel können Steuerbits von Steuerinformationen CTLP, CTLI und CTLF zum Steuern (z.B. Einschalten oder Ausschalten) entsprechender Transistoren (nicht dargestellt) in DCO 340 verbunden mit Kondensatorschaltungen 341, 342 und 343 verwendet werden, um die Kapazitätswerte entsprechender Kondensatorschaltungen 341, 342 und 343 zu steuern. Somit kann eine Zeitsteuerung (z.B. Phase, Frequenz oder beide) eines Taktsignals, das in Taktinformationen CLK enthalten ist, mindestens teilweise auf den Kapazitätswerten von Kondensatorschaltungen 341, 342 und 343 basieren. Steuern der Werte von Kondensatorschaltungen 341, 342 und 343 kann die Zeitsteuerung von Taktinformationen CLK einstellen (z.B. die Phase verschieben), bis die Zeitsteuerung das Zeitsteuerungsverhältnis zwischen den Informationen DRX und Taktinformationen CLK erfüllt.
  • Wie in 3 dargestellt, kann die CDR-Steuereinheit 316 einen Taktteiler 350 aufweisen, der arbeiten kann, um Taktsignale CLKFAST und CLKSLOW basierend auf Taktinformationen CLK zu erzeugen. Taktsignal CLKFAST hat eine höhere Frequenz als Taktsignal CLKSLOW. Pfad 320 (z.B. proportionaler Steuerpfad) kann unter Verwendung der Zeitsteuerung (z.B. Frequenz) von Taktsignal CLKFAST arbeiten. Pfad 330 (z.B. integraler Steuerpfad) kann unter Verwendung der Zeitsteuerung (z.B. Frequenz) von Taktsignal CLKSLOW arbeiten.
  • Wie oben erwähnt, kann Pfad 320 bei einer geringeren Latenz arbeiten als Pfad 330. Somit können Steuerinformationen CTLP dem DCO 340 schneller (in einer kürzeren Zeit) bereitgestellt werden als Steuerinformationen CTLI und CTLF dem DCO 340 bereitgestellt werden. Die Frequenz von Taktsignal CLKFAST kann so gewählt werden, dass Steuerinformationen CTLP dem DCO 340 zeitgerecht (z.B. innerhalb einer minimalen Anzahl von Taktperioden von Taktsignal CLKFAST) bereitgestellt werden können, um einen angemessenen Betrieb der CDR-Steuereinheit 316 aufrechtzuerhalten (z.B. um Klingeln bei dem Takt, der bei dem Ausgang von DCO 340 erzeugt wird, zu vermeiden oder zu verringern).
  • Wie in 3 dargestellt, kann Selektor 324 einen Eingang aufweisen, der an den Ausgang von programmierbarem Phasendetektor 322 gekoppelt ist, einen Eingang, der an den Ausgang von programmierbarem Phasendetektor 332 gekoppelt ist, und einen Ausgang, der an die proportionale Steuerlogik 326 gekoppelt ist. In gewissen Modi von CDR-Steuereinheit 316 kann Selektor 324 arbeiten um zu ermöglichen, dass eine Phasendetektionsfunktion vom Pfad 330 (z.B. vom programmierbaren Phasendetektor 332) in Pfad 320 (z.B. für Debugging oder Schwachstrombetrieb) verwendet wird.
  • Wie in 3 dargestellt, kann der Pfad 320 einen programmierbaren Phasendetektor 322, einen Multiplexer 324 und eine proportionale Steuerlogik 326 aufweisen. Der programmierbare Phasendetektor 322 kann Informationen (z.B. Phasenfehlerinformationen) UPDATE_P basierend auf Informationen DRX und E erzeugen. Informationen UPDATE_P können mindestens ein Bit (z.B. ein einzelnes Bit oder mehrere Bits) enthalten. Ausbreitungssteuerlogik 326 kann Steuerinformationen CTLP erzeugen, die einen anfänglichen (z.B. einen vorbestimmten) Wert haben, um DCO 340 zu steuern (z.B. den Wert von Kondensatorschaltung 341 zu steuern), um zu veranlassen, dass Taktinformationen CLK eine anfängliche (z.B. vorbestimmte) Frequenz haben. Ausbreitungssteuerlogik 326 kann den Wert von Steuerinformationen CTLP basierend auf dem Wert von UPDATE_P einstellen, um dem DCO 340 eine proportionale Steuerung bereitzustellen, um die Zeitsteuerung (z.B. Phase und Frequenz) von Taktinformationen CLK innerhalb eines spezifischen Werts zu halten. Wenn zum Beispiel Informationen UPDATE_P einen Wert (z.B. einen digitalen Wert) haben, kann die Ausbreitungssteuerlogik 326 den Wert von Steuerinformationen CTLP einstellen, um die Zeitsteuerung von Taktinformationen CLK einzustellen (z.B. die Phase eines Taktsignals, das in Taktinformationen CLK enthalten ist, in einer Richtung verschieben (z.B. Verschiebung nach rechts)). In diesem Beispiel kann der Wert von Steuerinformationen CTLP eine Änderung (z.B. eine Erhöhung) im Kapazitätswert von Kondensatorschaltungen 341 bewirken, die im Schaltungspfad im DCO 340 verwendet werden, der Taktinformationen CLK erzeugt. In einem anderen Beispiel, wenn Informationen UPDATE_P einen anderen Wert (z.B. einen anderen digitalen Wert) haben, kann die Ausbreitungssteuerlogik 326 den Wert von Steuerinformationen CTLP einstellen, um die Zeitsteuerung von Taktinformationen CLK einzustellen (z.B. die Phase eines Taktsignals, das in Taktinformationen CLK enthalten ist, in einer anderen Richtung verschieben (z.B. Verschiebung nach links)). In diesem Beispiel kann der Wert von Steuerinformationen CTLP eine Änderung (z.B. eine Senkung) im Kapazitätswert von Kondensatorschaltungen 341 bewirken, die im Schaltungspfad im DCO 340 verwendet werden, der Taktinformationen CLK erzeugt.
  • Wie in 3 dargestellt, kann Pfad 330 einen programmierbaren Phasendetektor 332 und integrale Steuerlogik 336 aufweisen. Der programmierbare Phasendetektor 332 kann Informationen (z.B. Phasenfehlerinformationen) UPDATE_I basierend auf Informationen DRX und E erzeugen. Informationen UPDATE_I können mindestens ein Bit (z.B. ein einzelnes Bit oder mehrere Bits) enthalten. Integrale Steuerlogik 336 kann Steuerinformationen CTLI erzeugen, die einen anfänglichen (z.B. einen vorbestimmten) Wert aufweisen können, um den DCO 340 zu steuern (z.B. den Wert von Kondensatorschaltung 342 zu steuern), um zu veranlassen, dass Taktinformationen CLK bei einer anfänglichen (z.B. vorbestimmten) Frequenz bleiben. Integrale Steuerlogik 336 kann den Wert von Steuerinformationen CTLI basierend auf dem Wert von Informationen UPDATE I einstellen, um dem DCO 340 eine proportionale Steuerung bereitzustellen, um die Zeitsteuerung (z.B. Phase und Frequenz) von Taktsignal CLK innerhalb eines spezifischen Werts zu halten. Wenn zum Beispiel Informationen UPDATE_I einen Wert (z.B. einen digitalen Wert) aufweisen, kann die proportionale Steuerlogik 326 den Wert von CTLI einstellen, um die Zeitsteuerung von Taktinformationen CLK einzustellen (z.B. die Phase eines Taktsignals, das in Taktinformationen CLK enthalten ist, in einer Richtung zu verschieben (z.B. Verschiebung nach rechts)). In diesem Beispiel kann der Wert von CTLI eine Änderung (z.B. eine Erhöhung) in dem Kapazitätswert der Kondensatorschaltung 342 veranlassen, die in dem Schaltungspfad im DCO 340 verwendet wird, der Taktinformationen CLK erzeugt. In einem anderen Beispiel, wenn Informationen UPDATE_I einen anderen Wert (z.B. einen anderen digitalen Wert) haben, kann die integrale Steuerlogik 336 den Wert von CTLI einstellen, um die Zeitsteuerung von Taktinformationen CLK einzustellen (z.B. die Phase eines Taktsignals, das in Taktinformationen CLK enthalten ist, in einer anderen Richtung verschieben (z.B. Verschiebung nach links)). In diesem Beispiel kann der Wert von CTLI eine Änderung (z.B. eine Senkung) in dem Kapazitätswert der Kondensatorschaltung 342 veranlassen, die in dem Schaltungspfad im DCO 340 verwendet wird, der Taktinformationen CLK erzeugt.
  • Wie in 3 dargestellt, kann Pfad 330 einen Sigma-Delta-Modulator (SDM) 337 aufweisen, der Steuerinformationen CTLF basierend auf Ausgängen von der integralen Steuerlogik 336 erzeugen kann. Zum Beispiel kann SDM 337 fraktionierte Bits von der integralen Steuerlogik 336 empfangen und Steuerinformationen CTLF erzeugen, die einen Wert basierend auf dem Durchschnitt des Werts von fraktionierten Bits in Bezug auf ein Zeitintervall haben können. In manchen Fällen können die Werte von Steuerinformationen CTLP und CTLI einen übermäßigen Jitter bei Taktinformationen CLK verursachen. Steuerinformationen CTLF können eine höhere Frequenz als Taktsignal CLKSLOW haben, um eine kleinere Schrittgröße zum Steuern des DCO 340 (z.B. Steuerkondensatorschaltung 343) zu ermöglichen, um Jitter bei dem Taktsignal zu vermeiden oder zu verringern, das bei dem Ausgang von DCO 340 erzeugt wird.
  • Der programmierbare Phasendetektor 322 kann implementiert werden, für einen weiten Betriebsbereich geeignet zu sein (z.B. bis zu 32 Gbps oder höher), mit verbesserter Leistungseffizienz und verringerter CDR-Latenz. CDR-System 315 kann ferner mehrere Phasendetektionskapazitäten, wie Baud-Rate (volle „Flankenrate“ und Viertel „Flankenrate“) und Überabtastung, ermöglichen, um dem CDR-System 315 zu ermöglichen, für mehrere Standards anwendbar zu sein.
  • 4A zeigt ein Blockdiagramm von CDR-System 415, das einen Pfad 420 (z.B. proportionalen Steuerpfad) aufweist, gemäß manchen hier beschriebenen Ausführungsformen. CDR-System 415 kann dem CDR-System 315 von 3 entsprechen. Zum Beispiel kann Pfad 420 einem Teil des proportionalen Steuerpfads 320 von 3 entsprechen. Signal VIN und Informationen UPDATE_P in 4A können dem Signal VIN bzw. Informationen UPDATE_P von 3 entsprechen. CDR-System 415 von 4 kann zusätzliche Komponenten aufweisen (z.B. einen integralen Steuerpfad, ein DCO und andere Komponenten), ähnlich jenen von Pfad 330 und DCO 340 von CDR-System 315. Zur Einfachheit sind solche zusätzlichen Komponenten des CDR-Systems 415 in 4A weggelassen.
  • Wie in 4A dargestellt, kann das CDR-System 415 eine Abtastschaltung (z.B. eine Datenabtastungseinrichtung) 414D, eine Abtastschaltung (z.B. eine Flankenabtastungseinrichtung) 414E, einen 1:N Demultiplexer (1:N DEMUX) 415D, einen 1:N Demultiplexer (1:N DEMUX) 415E, Filter- und Phasenfehleralgorithmus 416i bis 416K , Votierungslogik (z.B. Logikschaltkreis) 4171 bis 417K , einen Multiplexer (N:1 MUX) 418 und eine Ausgangsschaltung (z.B. einen D Flip-Flop) 419 aufweisen.
  • Abtastschaltungen 414D und 414E können dasselbe Signal VIN von Verbindung 413 empfangen. Signal VIN kann Bits von Informationen (z.B. Bits von Daten) aufweisen, die in Reihe (ein Bit nach einem anderen) auf Verbindung 413 übertragen werden. Abtastschaltung 414D kann arbeiten, um Informationen DRX zu erzeugen, die anderen Komponenten des Empfängers (z.B. Empfänger 104 (1) oder Empfänger 204 (2)) zur Weiterverarbeitung bereitgestellt werden.
  • Abtastschaltungen 414D und 414E und Ausgangsschaltung 419 können unter Verwendung von Zeitsteuerung (z.B. Phase und Frequenz) von Taktsignalen CLKD, CLKE bzw. CLKOUT arbeiten. Taktsignale CLKD, CLKE und CLKOUT können Teil von Taktinformationen CLK sein, die durch den DCO (nicht dargestellt) von CDR-System 415 erzeugt werden.
  • Abtastschaltung 414D kann Signal VIN basierend auf Zeitsteuerung (z.B. Phase und Frequenz) von Taktsignal CLKD abtasten. Abtastschaltung 414D kann Informationen (z.B. Dateninformationen) D<N:1> basierend auf der Abtastung von Signal VIN bereitstellen. Informationen D<N:1> können abgetastete Informationen (z.B. Datenabtastungen) D1 bis DK aufweisen, die in Form einer Reihe auf einer Verbindung 413D bereitgestellt sind.
  • Abtastschaltung (z.B. Flankenabtastschaltung) 414E kann Signal VIN basierend auf Zeitsteuerung (z.B. Phase und Frequenz) eines Taktsignals CLKE abtasten. Abtastschaltung 414E kann Informationen (z.B. Flankeninformationen) E<N:1> basierend auf der Abtastung von Signal VIN bereitstellen. Informationen E<N:1> können abgetastete Informationen (z.B. Flankenabtastungen) E1 bis EK aufweisen, die in Form einer Reihe auf einer Verbindung 413E bereitgestellt sind.
  • 1:N DEMUX 415D kann arbeiten, um Informationen D<N:1> an seinem Eingang (z.B. Eingangsknoten) zu empfangen, der an eine Verbindung 413D gekoppelt ist. 1:N DEMUX 415D kann die abgetasteten Informationen D1 bis DK gleichzeitig (z.B. parallel bereitgestellt) an seinem Ausgang (z.B. Ausgangsknoten) bereitstellen.
  • 1:N DEMUX 415E kann arbeiten, um Informationen E<N:1> an seinem Eingang (z.B. Eingangsknoten) zu empfangen, der an eine Verbindung 413E gekoppelt ist. 1:N DEMUX 415E kann die abgetasteten Informationen E1 bis EK gleichzeitig (z.B. parallel bereitgestellt) an seinem Ausgang (z.B. Ausgangsknoten) bereitstellen.
  • 4B ist ein Zeitablaufdiagramm, das ein Verhältnis zwischen Signal VIN, Taktsignalen CLKD und CLKE, Datenabtastungen D1 bis DK (enthalten in abgetasteten Informationen D<N:1>) und Flankenabtastungen E1 bis EK (enthalten in abgetasteten Informationen E<N:1>) von 4A, gemäß manchen hier beschriebenen Ausführungsformen zeigt. Wie in 4B dargestellt, kann Signal VIN entweder einen Pegel (z.B. Spannungspegel) 440 oder einen Pegel (z.B. Spannungspegel) 441 aufweisen. Die Pegel 440 und 441 können verwendet werden, um die Werte (z.B. binärer Wert) von Dateninformationen darzustellen, die vom Signal VIN getragen werden. Die Datenabtastungen D1 bis DK und Flankenabtastungen E1 bis EK können von demselben Signal VIN abgetastet werden.
  • Datenabtastungen D1 bis DK können von Signal VIN basierend auf Zeitsteuerung (z.B. ansteigende und fallende Flanken) von Taktsignal CLKD abgetastet werden. Zum Beispiel können Datenabtastungen D1 und D2 basierend auf einer Flanke 451 (z.B. ansteigende Flanke) bzw. einer Flanke 452 (z.B. fallende Flanke) von Taktsignal CLKD abgetastet werden.
  • Flankenabtastungen E1 bis EK können von Signal VIN basierend auf Zeitsteuerung (z.B. ansteigende und fallende Flanken) von Taktsignal CLKE abgetastet werden. Zum Beispiel können Flankenabtastungen E1 und E2 basierend auf einer Flanke 461 (z.B. ansteigende Flanke) bzw. einer Flanke 462 (z.B. fallende Flanke) von Taktsignal CLKE abgetastet werden.
  • Taktsignale CLKD und CLKE können dieselbe Frequenz haben. Taktsignale CLKD und CLKE können jedoch verschiedene Phasen haben. Daher können Datenabtastungen D1 bis DK und Flankenabtastungen E1 bis EK an verschiedenen Punkten von Signal VIN abgetastet werden (z.B. Punkte von Signal VIN, die mit den vertikalen gestrichelten Linien in 4B aufgereiht sind). 4B zeigt ein Beispiel, wo Taktsignale CLKD und CLKE einen Phasenversatz von 90 Grad haben (Taktsignale CLKD und CLKE sind 90 Grad phasenungleich). Taktsignale CLKD und CLKE können jedoch einen anderen Phasenversatz haben. Weiter zeigt 4B ein einzelnes Taktsignal (z.B. Taktsignal CLKD), das zum Abtasten von Signal VIN verwendet wird, um Datenabtastungen (z.B. Datenabtastungen D1 bis DK) bereitzustellen. Es können jedoch mehrere Taktsignale (z.B. unter Verwendung mehrerer entsprechender Datenabtastungseinrichtungen) zum Abtasten von Signal VIN verwendet werden, um Datenabtastungen bereitzustellen. Ebenso zeigt 4B ein einzelnes Taktsignal (z.B. Taktsignal CLKE), das zum Abtasten von Signal VIN verwendet wird, um Flankenabtastungen (z.B. Flankenabtastungen E1 bis EK) bereitzustellen. Es können jedoch mehrere Taktsignale (z.B. unter Verwendung mehrerer entsprechender Flankenabtastungseinrichtungen) zum Abtasten von Signal VIN verwendet werden, um Flankenabtastungen bereitzustellen.
  • Unter Bezugnahme auf 4A kann ein Filter- und Phasenfehleralgorithmus 4161 bis 416K entsprechende Datenabtastungen D1 bis DK und Flankenabtastungen E1 bis EK empfangen und einen Filter- und Phasenfehlerdetektionsbetrieb (z.B. basierend auf Phasenfehleralgorithmus) durchführen. Der Filter- und Phasenfehleralgorithmus 4161 bis 416K kann Informationen PE1 bis PEK basierend auf dem Filter- und Phasenfehlerdetektionsbetrieb erzeugen. Votierungslogik 4171 bis 417K kann arbeiten, um Informationen UPDATE_P1 bis UPDATE_PK zu erzeugen. N:1 MUX 418 kann arbeiten, um Informationen UPDATE_P' basierend auf Informationen UPDATE_P1 bis UPDATE_PK zu erzeugen. Ausgangsschaltung 419 kann arbeiten, um Informationen UPDATE_P' zu empfangen (z.B. um diese zwischenzuspeichern) und sie an ihrem Ausgang als Informationen UPDATE P (z.B. Ausgangsinformationen) bereitzustellen. Informationen UPDATE P können mindestens ein Bit (z.B. ein einzelnes Bit oder mehrere Bits) aufweisen. Zum Beispiel können Informationen UPDATE P einen Wert (z.B. den Wert eines Bits oder einer Kombination von Bits von Informationen UPDATE_P) haben, wenn eine Flanke von Taktsignal CLKE früher als ein Referenzzeitpunkt auftritt. In einem anderen Beispiel können Informationen UPDATE_P einen anderen Wert haben (z.B. den Wert eines Bits oder einer Kombination von Bits von Informationen UPDATE P), wenn eine Flanke von Taktsignal CLKE später als ein Referenzzeitpunkt auftritt. Basierend auf dem Wert von Informationen UPDATE_P kann Pfad 420 von CDR-System 415 dem DCO (nicht dargestellt) von CDR-System 415 eine Proportionssteuerung bereitstellen.
  • Die folgende Beschreibung beschreibt den Betrieb von Filter- und Phasenfehleralgorithmus 4161 und den Betrieb von Votierungslogik 4711. Andere Filter- und Phasenfehleralgorithmen und Votierungslogik von CDR-System 415 können auf ähnliche Weise arbeiten. Wie in 4A dargestellt, kann Filter- und Phasenfehleralgorithmus 4161 Informationen PE1 basierend auf Datenabtastung D1 (Teil von abgetasteten Informationen D<N:1>) und Flankenabtastung E1 (Teil von abgetasteten Informationen E<N:1>) erzeugen. Der Wert von Informationen PE1 kann ein Zeitsteuerungsverhältnis zwischen Zeitsteuerung von Datenabtastung D1 und Flankenabtastung E1 angeben. Zum Beispiel kann der Wert von Informationen PE1 angeben, ob Flanke 461 von Taktsignal CLKE früher oder später als ein Referenzzeitpunkt auftritt. Votierungslogik 4171 kann arbeiten, um zu bestimmen, ob der Wert von Informationen UPDATE_P1 zu aktualisieren (z.B. zu ändern oder nicht zu ändern) ist (z.B. entweder zu veranlassen, dass der Wert von Informationen UPDATE_P1 geändert wird, oder den Wert von Informationen UPDATE_P1 bei demselben Wert (bei dem gegenwärtigen Wert) zu halten).
  • Ebenso kann Filter- und Phasenfehleralgorithmus 4162 bis 416K Informationen PE2 bis PEK erzeugen. Votierungslogik 4172 bis 417K kann arbeiten, um Informationen UPDATE_P2 bis UPDATE_PK zu erzeugen. Wie oben beschrieben, kann N:1 MUX 418 arbeiten, um Informationen UPDATE_P' basierend auf Informationen PE1 bis PEK zu erzeugen, und Ausgangsschaltung 419 kann Informationen UPDATE_P basierend auf Informationen UPDATE_P' erzeugen, um dem DCO von CDR-System 415 Proportionssteuerung bereitzustellen.
  • 5A zeigt ein Blockdiagramm eines CDR-Systems 515, das Logik und Taktpfade aufweist, die eine abgestimmte Zeitsteuerung haben, gemäß manchen hier beschriebenen Ausführungsformen. CDR-System 515 kann eine Eingangsschaltung (z.B. Flip-Flop-Schaltung vom D-Typ) 514, eine Ausgangsschaltung (z.B. Flip-Flop-Schaltung vom D-Typ) 519, Logikschaltkreis 520 zwischen Eingangs- und Ausgangsschaltkreis 514 und 519 und eine Verzögerungsschaltung 570, die zwischen Knoten A und C gekoppelt ist, aufweisen. Verzögerungsschaltung 570 kann Wechselrichter 571, 572 und 573 aufweisen, die in Reihe zwischen Knoten A und Knoten C gekoppelt sind.
  • CDR-System 515 kann Komponenten ähnlich jenen von CDR-System 315 (3) oder CDR-System 415 (4) aufweisen, die in 5A der Einfachheit wegen fehlen. Zum Beispiel kann Logikschaltkreis 520 einem Teil von Pfad 420 (z.B. proportionaler Steuerpfad) von 4 entsprechen, Eingangsschaltung 514 kann Abtastschaltung 414D oder 414E von 4 entsprechen und Ausgangsschaltung 519 kann Ausgangsschaltung 419 von 4 entsprechen.
  • Wie in 5A dargestellt, kann CDR-System 515 einen Pfad (z.B. Logikpfad) 581 und einen Pfad (z.B. Taktpfad) 582 aufweisen. Pfad 581 kann einen Schaltungspfad von Knoten A zu Knoten B aufweisen. Pfad 582 kann einen Schaltungspfad von Knoten A zu Knoten C aufweisen. Knoten A kann ein Takteingangsknoten von Eingangsschaltung 514 sein. Knoten B kann ein Eingangsknoten (z.B. Dateneingangsknoten) von Ausgangsschaltung 519 sein. Knoten C kann ein Takteingangsknoten von Ausgangsschaltung 519 sein.
  • Eingangsschaltung 514 kann Signal VIN basierend auf Zeitsteuerung von Taktsignal CLKz empfangen und Informationen (z.B. abgetastete Informationen) an ihrem Ausgang bereitstellen (der an Logikschaltkreis 520 gekoppelt ist). Logikschaltkreis 520 kann Informationen von dem Ausgang von Eingangsschaltung 514 verarbeiten und die verarbeiteten Informationen (z.B. das Ergebnis der Verarbeitung) am Knoten B bereitstellen. Ausgangsschaltung 519 kann Informationen von Knoten B basierend auf Zeitsteuerung von Taktsignal CLKz' empfangen. Ausgangsschaltung 519 kann Informationen UPDATE (z.B. Ausgangsinformationen) basierend auf den Informationen von Knoten B erzeugen. Informationen UPDATE können zum Erzeugen eines Teils von proportionalen Steuerinformationen verwendet werden, um einen DCO (nicht dargestellt) von CDR-System 515 zu steuern. Zum Beispiel können Informationen UPDATE Informationen UPDATE_P von 3 und 4 entsprechen.
  • Verzögerungsschaltung 570 von CDR-System 315 kann so konfiguriert sein, dass Zeitverzögerungen (z.B. Ausbreitungsverzögerung und Vorrichtungsvariation) zwischen Pfaden 581 und 582 abgestimmt sein können. 5A zeigt ein Beispiel, wo die Verzögerungsschaltung 570 Wechselrichter 571, 572 und 573 aufweist, die in Reihe zwischen Knoten A und Knoten C gekoppelt sind. Die Verzögerungsschaltung 570 kann jedoch eine andere Struktur haben, wenn Verzögerungsschaltung 570 das Taktsignal CLKz von Knoten A zu Knoten C innerhalb eines gewählten (z.B. vorbestimmten) Zeitintervall verbreiten kann (antreiben kann). Das ausgewählte Zeitintervall kann auf der Verarbeitungszeit (z.B. einem Zeitintervall) basieren (z.B. gleich sein), die von einem Zeitlogikschaltkreis 520, der Eingangsinformationen (z.B. eine Abtastung von Signal VIN) bearbeitet, bis zu einem Zeitlogikschaltkreis 520 gemessen wird, der Ausgangsinformationen bei Knoten B bereitstellt. Logikschaltkreis 520 kann mehrere Schichten (z.B. Stufen) von Logikzellen aufweisen. Die Verarbeitungszeit von Logikschaltkreis 520 kann innerhalb einer Periode von Taktsignal CLKz sein. Die Frequenz von Taktsignal CLKz kann niedriger (z.B. 0,5-Fache) als die Frequenz eines Taktsignals (nicht dargestellt) sein, das durch den Ausgang des DCO von CDR-System 515 erzeugt wird.
  • Abstimmen der Zeitverzögerungen von Pfaden 581 und 582, wie in 5A dargestellt, kann die Latenz des proportionalen Steuerpfads (die z.B. der Logikschaltkreis 520 aufweisen kann) von CDR-System 515 verbessern (z.B. verringern) und den Zeitsteuerungsspielraum (z.B. Einrichtungs- und Haltezeitspielraum) für das Signal verbessern, das die Informationen am Knoten B darstellt.
  • 5B zeigt ein Zeitablaufdiagramm für Taktsignale CLKz und CLKz' und Informationen am Knoten B von 5A gemäß manchen hier beschriebenen Ausführungsformen. Wie in 5B dargestellt, kann Taktsignal CLKz' eine verzögerte Version von Taktsignal CLKz sein. Die Zeitverzögerung zwischen Taktsignalen CLKz und CLKz' ist als Zeitverzögerung D dargestellt. Der Wert von Zeitverzögerung D kann durch Strukturieren von Verzögerungsschaltung 570 von 5A (z.B. durch Platzieren einer angemessenen Zahl von Wechselrichtern zwischen Knoten A und Knoten C) gewählt (z.B. eingestellt) werden. In dem Beispiel von 5A kann die Zeitverzögerung von Verzögerungsschaltung 570 auf der Anzahl von in Reihe verbundenen Wechselrichtern zwischen Knoten A und C basieren. Zum Beispiel können weniger Wechselrichter zwischen Knoten A und C platziert werden, um die Zeitverzögerung von Verzögerungsschaltung 570 zu verringern. In einem anderen Beispiel können mehr Wechselrichter zwischen Knoten A und C platziert werden, um die Zeitverzögerung von Verzögerungsschaltung 570 zu erhöhen. Wie in 5B dargestellt, kann das Signal bei Knoten B einen Einrichtungszeitspielraum und einen Haltezeitspielraum aufweisen. Die Verzögerungsschaltung 570 kann strukturiert sein, um den Einrichtungs- und Haltezeitspielraum des Signals bei Knoten B zu verbessern (z.B. zu erhöhen). Dies kann wiederum ermöglichen, dass ein proportionaler Steuerpfad (der Knoten B aufweisen kann) von CDR-System 515 mit weniger Stufen implementiert wird, um Latenz des proportionalen Steuerpfads zu verringern.
  • 6 zeigt eine Einrichtung in der Form eines Systems (z.B. elektronisches System) 600 gemäß manchen hier beschriebenen Ausführungsformen. System 600 kann einen Computer, ein Tablet oder ein anderes elektronisches System aufweisen oder darin enthalten sein. Wie in 6 dargestellt, kann System 600 Komponenten, wie einen Prozessor 605, eine Speichervorrichtung 620, eine Speichersteuerung 630, eine Grafiksteuerung 640, einen HF-Sendeempfänger 645, eine I/O-Steuerung 650, eine Anzeige 652, eine Tastatur 654, eine Zeigevorrichtung 656, mindestens eine Antenne 658, ein Verbindungselement 615 und einen Bus 660 aufweisen. Der Bus 660 kann leitfähige Leitungen (z.B. metallbasierte Spuren auf einer Leiterplatte, wo sich die Komponenten von System 600 befinden) aufweisen.
  • In manchen Anordnungen muss das System 600 keine Anzeige aufweisen. Daher kann Anzeige 652 in System 600 fehlen. In manchen Anordnungen muss System 600 keine Antenne 658 aufweisen. Daher kann Antenne 658 in System 600 fehlen.
  • Prozessor 605 kann einen Allzweckprozessor oder eine anwendungsspezifische integrierte Schaltung (ASIC) aufweisen. Prozessor 605 kann eine CPU aufweisen.
  • Speichervorrichtung 620 kann eine dynamische Direktzugriffsspeicher-(DRAM) Vorrichtung, eine statische Direktzugriffsspeicher- (SRAM) Vorrichtung, eine Flash-Speichervorrichtung, einen Phasenänderungsspeicher, eine Kombination von diesen Speichervorrichtungen oder andere Arten von Speicher aufweisen. 6 zeigt ein Beispiel, wo Speichervorrichtung 620 eine eigenständige Speichervorrichtung, getrennt vom Prozessor 605 ist. In einer alternativen Anordnung können Speichervorrichtung 620 und Prozessor 605 auf demselben Die liegen. In einer solchen alternativen Anordnung ist Speichervorrichtung 620 ein eingebetteter Speicher in Prozessor 605, wie ein eingebetteter DRAM (eDRAM), ein eingebetteter SRAM (eSRAM), ein eingebetteter Flash-Speicher oder eine andere Art von eingebettetem Speicher.
  • Anzeige 652 kann eine Flüssigkristallanzeige (LCD), einen Berührungsbildschirm (z.B. kapazitiven oder resistiven Berührungsbildschirm) oder eine andere Art von Anzeige aufweisen. Zeigevorrichtung 656 kann eine Maus, einen Stift oder eine andere Art von Zeigevorrichtung aufweisen.
  • I/O-Steuerung 650 kann ein Kommunikationsmodul für verdrahtete oder drahtlose Kommunikation (z.B. Kommunikation mit einer oder mehreren Antennen 658) aufweisen. Eine solche drahtlose Kommunikation kann Kommunikation gemäß WiFi-Kommunikationstechnik, Long Term Evolution Advanced (LTE-EIN) Kommunikationstechnik oder andere Kommunikationstechniken aufweisen.
  • I/O-Steuerung 650 kann auch ein Modul aufweisen, das System 600 ermöglicht, mit anderen Vorrichtungen oder Systemen gemäß einem der folgenden Standards oder einer der folgenden Spezifikationen (z.B. I/O-Standards oder -Spezifikationen) zu kommunizieren: Universal Serial Bus (USB), DisplayPort (DP), High-Definition Multimedia Interface (HDM1), Thunderbolt, Peripheral Component Interconnect Express (PCIe), Ethernet und andere Spezifikationen.
  • Verbindungselement 615 kann angeordnet sein (kann z.B. Anschlüsse wie Pins aufweisen), um dem System 600 zu ermöglichen, an eine externe Vorrichtung (oder ein externes System) gekoppelt zu werden. Dies kann dem System 600 ermöglichen, mit einer solchen Vorrichtung (oder einem solchen System) durch Verbindungselement 615 zu kommunizieren (z.B. Informationen auszutauschen).
  • Verbindungselement 615 und mindestens ein Abschnitt von Bus 660 kann leitfähige Leitungen aufweisen, die mindestens einer von USB, DP, HDMI, Thunderbolt, PCIe, Ethernet und anderen Spezifikationen entsprechen.
  • Wie in 6 dargestellt, kann Prozessor 605 einen Sendeempfänger (Tx/Rx) 670a mit einem Sender (Tx) 603 und einem Empfänger (Rx) 604 aufweisen. Sender 603 kann arbeiten, um Informationen vom Prozessor 605 zu einem anderen Teil von System 600 oder zu einer externen Vorrichtung (oder einem externen System) zu übertragen, die an das Verbindungselement 615 gekoppelt ist. Empfänger 604 von Prozessor 605 kann arbeiten, um Informationen von einem anderen Teil von System 600 oder von einer externen Vorrichtung (oder einem externen System) zu empfangen, die an das Verbindungselement 615 gekoppelt ist. Zum Beispiel kann Empfänger 604 Informationen (z.B. Datensignale) von einem oder mehreren von Speichervorrichtung 620, Speichersteuerung 630, Grafiksteuerung 640, HF-Sendeempfänger 645 und I/O-Steuerung 650 empfangen. Empfänger 604 kann Komponenten und Betriebe von einem beliebigen der Empfänger (enthaltend CDR-Systeme) aufweisen, die oben unter Bezugnahme auf 1 bis 5B beschrieben sind.
  • Wie in 6 dargestellt, können Speichervorrichtung 620, Speichersteuerung 630, Grafiksteuerung 640, HF-Sendeempfänger 645 und I/O-Steuerung 650 Sendeempfänger 670b, 670c, 670d, 670e bzw. 670f aufweisen, um jeder dieser Komponenten zu ermöglichen, Informationen durch ihren entsprechenden Sendeempfänger zu übertragen und zu empfangen. Mindestens einer von den Sendeempfängern 670b, 670c, 670d, 670e und 670f kann dem Sendeempfänger 670a ähnlich oder mit diesem identisch sein. Somit kann mindestens einer von Sendeempfängern 670b, 670c, 670d, 670e und 670f einen Empfänger aufweisen, der dem Empfänger 604 ähnlich oder mit diesem identisch ist. Zum Beispiel kann mindestens einer von Sendeempfängern 670b, 670c, 670d, 670e und 670f einen Empfänger aufweisen, der angeordnet sein kann, um mindestens einem von Speichervorrichtung 620, Speichersteuerung 630, Grafiksteuerung 640, HF-Sendeempfänger 645 und I/O-Steuerung 650 zu ermöglichen, Informationen (z.B. Signale VRX0 bis VRXi) von einem anderen Teil von System 600 oder von einer externen Vorrichtung (oder einem externen System) zu empfangen, das bzw. die an Verbindungselement 615 gekoppelt ist.
  • 6 zeigt die Komponenten von System 600, die separat voneinander angeordnet sind, als ein Beispiel. Zum Beispiel kann jedes von Prozessor 605, Speichervorrichtung 620, Speichersteuerung 630, Grafiksteuerung 640, HF-Sendeempfänger 645 und I/O-Steuerung 650 auf einer separaten IC (z.B. Halbleiter-Die oder einem IC-Chip) liegen. In manchen Anordnungen können zwei oder mehr Komponenten (z.B. Prozessor 605, Speichervorrichtung 620, Grafiksteuerung 640, HF-Sendeempfänger 645 und I/O-Steuerung 650) von System 600 auf demselben Die (z.B. demselben IC-Chip) liegen, der einen System-on-Chip (SoC) bildet.
  • Die Veranschaulichungen der Einrichtungen (z.B. Einrichtung 100, aufweisend Empfänger 104, Empfänger 204, CDR-Systeme 315, 415 und 515 und System 700) und Verfahren (z.B. Betriebe von Einrichtung, die Empfänger 104 aufweist, und Betriebe von Empfänger 204, CDR-Systemen 315, 415 und 515 und System 700), wie oben beschrieben, sollen ein allgemeines Verständnis der Struktur verschiedener Ausführungsformen bieten und sind nicht gedacht, eine vollständige Beschreibung aller Elemente und Merkmale einer Einrichtung bereitzustellen, die die hier beschriebenen Strukturen verwendet.
  • Die oben beschriebenen Einrichtungen und Verfahren können Hochgeschwindigkeitscomputer, Kommunikations- und Signalverarbeitungsschaltkreise, Einzel-Prozessormodul oder Mehrfach-Prozessormodul, einzelne eingebettete Prozessoren oder mehrere eingebettete Prozessoren, Mehrfachkern-Prozessoren, Nachrichteninformationsschalter und anwendungsspezifische Module, aufweisend mehrschichtige oder Mehrfach-Chip-Module, aufweisen oder in diesen enthalten sein. Solche Einrichtungen können weiter als Teilkomponenten in einer Reihe von anderen Einrichtungen enthalten sein (z.B. elektronische Systeme), wie Fernsehgeräte, Mobiltelefone, Personal Computer (z.B. Laptop-Computer, Desktop-Computer, Taschencomputer usw., Tablets (z.B. Tablet-Computer), Workstations, Radios, Video Player, Audio Player (z.B. MP3 (Motion Picture Experts Group, Audio Layer 3) Player), Fahrzeuge, medizinische Vorrichtungen (z.B. Herzmonitoren, Blutdruckmonitoren usw.), Set Top Boxes und andere.
  • ZUSÄTZLICHE ANMERKUNGEN UND BEISPIELE
  • Beispiel 1 weist einen Gegenstand (wie eine Vorrichtung, eine elektronische Einrichtung (z.B. Schaltung, elektronisches System oder beide) oder eine Maschine) auf, der einen Abtastschaltkreis zum Abtasten eines Eingangssignals und Bereitstellen von Dateninformationen und Phasenfehlerinformationen basierend auf dem Eingangssignal, einen ersten Schaltungspfad zum Bereitstellen proportionaler Steuerinformationen basierend auf den Dateninformationen und Phasenfehlerinformationen, wobei der zweite Schaltungspfad bei einer ersten Frequenz arbeitet, einen zweiten Schaltungspfad zum Bereitstellen integraler Steuerinformationen basierend auf den Dateninformationen und Phasenfehlerinformationen, wobei der zweite Schaltungspfad bei einer zweiten Frequenz arbeitet, wobei die erste Frequenz höher als die erste Frequenz ist, einen digital gesteuerten Oszillator zum Erzeugen eines Taktsignals und Steuern einer Zeitsteuerung des Taktsignals basierend auf den integralen Steuerinformationen und den proportionalen Steuerinformationen.
  • In Beispiel 2 kann der Gegenstand von Beispiel 1 optional aufweisen, wobei der erste Schaltungspfad einen ersten Phasendetektor zum Empfangen eines ersten Abschnitts der Dateninformationen und eines ersten Abschnitts der Phasenfehlerinformationen und Erzeugen erster Informationen, einen zweiten Phasendetektor zum Empfangen eines zweiten Abschnitts der Dateninformationen und eines zweiten Abschnitts der Phasenfehlerinformationen und Erzeugen zweiter Informationen und eine Ausgangsschaltung zum Erzeugen der Ausgangsinformationen basierend auf den ersten und zweiten Informationen, und wobei die proportionalen Steuerinformationen einen Wert haben, der auf den Ausgangsinformationen basiert, aufweist.
  • In Beispiel 3 kann der Gegenstand von Beispiel 1 oder 2 optional aufweisen, wobei der erste Schaltungspfad weiter einen dritten Phasendetektor zum Empfangen eines dritten Abschnitts der Dateninformationen und eines dritten Abschnitts der Phasenfehlerinformationen und Erzeugen dritter Informationen und die Ausgangsschaltung zum Erzeugen von Ausgangsinformationen basierend auf den ersten, zweiten, dritten Informationen aufweist.
  • In Beispiel 4 kann der Gegenstand von Beispiel 1 oder 2 optional aufweisen, wobei weiter umfassend einen Frequenzteiler zum Empfangen des Taktsignals von dem digital gesteuerten Oszillator und Erzeugen eines ersten Taktsignals und eines zweiten Taktsignals, wobei das erste Taktsignal eine höhere Frequenz als das erste Taktsignal hat, wobei der erste Schaltungspfad unter Verwendung des ersten Taktsignals arbeiten soll und der zweite Schaltungspfad unter Verwendung des Taktsignals arbeiten soll.
  • In Beispiel 5 kann der Gegenstand von Beispiel 1 optional aufweisen, wobei der Abtastschaltkreis Abtasteinrichtungen, einen ersten Demultiplexer mit einem Eingang, der an den Ausgang der Abtasteinrichtungen gekoppelt ist, und einem Ausgang, der an einen Eingang des ersten Schaltungspfads gekoppelt ist, um dem ersten Schaltungspfad die Dateninformationen und die Phasenfehlerinformationen bereitzustellen, und einen zweiten Demultiplexer mit einem Eingang, der an den Ausgang des ersten Demultiplexers gekoppelt ist, und einem Ausgang, der an einen Eingang des zweiten Schaltungspfads gekoppelt ist, um dem zweiten Schaltungspfad die Dateninformationen und die Phasenfehlerinformationen bereitzustellen, aufweist.
  • In Beispiel 6 kann der Gegenstand von Beispiel 1 optional aufweisen, wobei der erste Schaltungspfad eine Eingangsschaltung zum Empfangen des Eingangssignals unter Verwendung einer Zeitsteuerung eines ersten Taktsignals, eine Ausgangsschaltung zum Erzeugen von Ausgangsinformationen unter Verwendung einer Zeitsteuerung eines zweiten Taktsignals, wobei die proportionalen Steuerinformationen einen Wert haben, der auf den Ausgangsinformationen basiert, einen Logikschaltkreis, der zwischen der Eingangs- und Ausgangsschaltung gekoppelt ist, und eine Schaltung, die gekoppelt ist, um eine Zeitverzögerung bei dem ersten Taktsignal bereitzustellen, um das zweite Taktsignal zu erzeugen, aufweist.
  • Beispiel 7 weist Gegenstand (wie eine Vorrichtung, eine elektronische Einrichtung (z.B. Schaltung, elektronisches System oder beide) oder eine Maschine) auf, aufweisend einen digital gesteuerten Oszillator zum Erzeugen eines Taktsignals mit einer Zeitsteuerung, die mindestens teilweise auf Kapazitäten von erster Kondensatorschaltung und einer zweiten Kondensatorschaltung basiert, einen ersten Schaltungspfad zum Bereitstellen proportionaler Steuerinformationen basierend auf Dateninformationen und Phasenfehlerinformationen, die aus einem Eingangssignal erzeugt werden, um die erste Kondensatorschaltung zu steuern, wobei der erste Schaltungspfad bei einer ersten Frequenz arbeitet, und einen zweiten Schaltungspfad zum Bereitstellen integraler Steuerinformationen basierend auf den Dateninformationen und den Phasenfehlerinformationen, die aus dem Eingangssignal erzeugt werden, um die zweite Kondensatorschaltung zu steuern, wobei der erste Schaltungspfad bei einer zweiten Frequenz arbeitet, wobei die erste Frequenz höher als die erste Frequenz ist.
  • In Beispiel 8 kann der Gegenstand von Beispiel 7 optional aufweisen, wobei der digital gesteuerte Oszillator weiter eine dritte Kondensatorschaltung aufweist und der zweite Schaltungspfad zusätzliche Steuerinformationen basierend auf den Dateninformations- und dem Phasenfehlerinformationssignal bereitstellen soll, um die dritte Kondensatorschaltung zu steuern.
  • In Beispiel 9 kann der Gegenstand von Beispiel 7 oder 8 optional aufweisen, wobei der erste Schaltungspfad einen ersten programmierbaren Phasendetektor und eine proportionale Steuerlogik aufweist, die an den ersten programmierbaren Phasendetektor gekoppelt ist, um dem digital gesteuerten Oszillator proportionale Steuerinformationen bereitzustellen, und der zweite Schaltungspfad einen zweiten programmierbaren Phasendetektor und eine integrale Steuerlogik aufweist, die an den zweiten programmierbaren Phasendetektor gekoppelt ist, um dem digital gesteuerten Oszillator integrale Steuerinformationen bereitzustellen.
  • In Beispiel 10 kann der Gegenstand von Beispiel 7 optional aufweisen, wobei der erste Schaltungspfad einen Selektor mit einem ersten Eingang, der an den ersten programmierbaren Phasendetektor gekoppelt ist, einem zweiten Eingang, der an den zweiten programmierbaren Phasendetektor gekoppelt ist, und einem Ausgang, der an die proportionale Steuerlogik gekoppelt ist, aufweist.
  • In Beispiel 11 kann der Gegenstand von Beispiel 7 oder 8 optional aufweisen, wobei der erste Schaltungspfad einen ersten Demultiplexer, einen zweiten Demultiplexer, Phasendetektoren, die an den ersten und zweiten Demultiplexer gekoppelt sind, Logikschaltkreise, wobei jeder der Logikschaltkreise an einen entsprechenden Phasendetektor unter den Phasendetektoren gekoppelt ist, und einen Multiplexer, der an die Logikschaltkreise gekoppelt ist, aufweist.
  • In Beispiel 12 kann der Gegenstand von Beispiel 7 optional aufweisen, wobei der Abtastschaltkreis Abtasteinrichtungen, einen ersten Demultiplexer, der zwischen den Abtasteinrichtungen und dem ersten Schaltungspfad gekoppelt ist, und einen zweiten Demultiplexer, der zwischen dem ersten Demultiplexer und dem zweiten Schaltungspfad gekoppelt ist, aufweist.
  • In Beispiel 13 kann der Gegenstand von Beispiel 12 optional aufweisen, wobei der erste Demultiplexer ein 1:X Demultiplexer ist und der zweite Demultiplexer ein 1:Y Demultiplexer ist, X und Y ganze Zahlen sind und X und Y verschiedene Werte haben.
  • In Beispiel 14 kann der Gegenstand von Beispiel 7 optional aufweisen, wobei der erste Schaltungspfad eine Eingangsschaltung zum Empfangen des Eingangssignals, wobei die Eingangsschaltung ein erstes Taktsignal bei einem ersten Knoten empfängt, eine Ausgangsschaltung zum Erzeugen von Ausgangsinformationen basierend auf den Dateninformationen und den Phasenfehlerinformationen, wobei die Ausgangsschaltung ein zweites Taktsignal bei einem zweiten Knoten empfängt, Logikschaltkreis, der zwischen der Eingangs- und Ausgangsschaltung gekoppelt ist, um die Dateninformationen und Phasenfehlerinformationen zu erzeugen, und eine Verzögerungsschaltung, die zwischen dem ersten und zweite Knoten gekoppelt ist, aufweist.
  • In Beispiel 15 kann der Gegenstand von Beispiel 7 optional aufweisen, wobei die Verzögerungsschaltung Wechselrichter aufweist, die in Reihe zwischen dem ersten und zweiten Knoten gekoppelt sind.
  • Beispiel 16 weist Gegenstand (wie eine Vorrichtung, eine elektronische Einrichtung (z.B. Schaltung, elektronisches System oder beide) oder eine Maschine) auf, aufweisend leitfähige Leitungen auf einer Leiterplatte, eine erste Vorrichtung, die einen Sender aufweist, der an die leitfähigen Leitungen gekoppelt ist, und eine zweite Vorrichtung, die einen Empfänger aufweist, der an die leitfähigen Leitungen zum Empfangen eines Eingangssignals von den leitfähigen Leitungen gekoppelt ist, wobei der Empfänger einen Abtastschaltkreis zum Abtasten des Eingangssignals und Bereitstellen von Dateninformationen und Phasenfehlerinformationen basierend auf dem Eingangssignal, einen ersten Schaltungspfad zum Bereitstellen proportionaler Steuerinformationen basierend auf den Dateninformationen und Phasenfehlerinformationen, , wobei der zweite Schaltungspfad bei einer ersten Frequenz arbeitet, einen zweiten Schaltungspfad zum Bereitstellen integraler Steuerinformationen basierend auf den Dateninformationen und Phasenfehlerinformationen, wobei der zweite Schaltungspfad bei einer zweiten Frequenz arbeitet, wobei die erste Frequenz höher als die erste Frequenz ist, und ein digital gesteuerten Oszillator zum Erzeugen eines Taktsignals und Steuern einer Zeitsteuerung des Taktsignals basierend auf den integralen Steuerinformationen und den proportionalen Steuerinformationen, aufweist.
  • In Beispiel 17 kann der Gegenstand von Beispiel 16 optional aufweisen, wobei der Empfänger ein Takt- und Datenwiederherstellungssystem aufweist und der Abtastschaltkreis, erste Schaltungspfad und digital gesteuerte Oszillator Teile des Takt- und Datenwiederherstellungssystems sind.
  • In Beispiel 18 kann der Gegenstand von Beispiel 16 optional aufweisen, wobei die zweite Vorrichtung einen Prozessor aufweist.
  • In Beispiel 19 kann der Gegenstand von Beispiel 16 optional aufweisen, weiter umfassend eine Antenne, die an die zweite Vorrichtung gekoppelt ist.
  • In Beispiel 20 kann der Gegenstand eines der Beispiele 16-19 optional aufweisen, weiter umfassend ein Verbindungselement, das an die zweite Vorrichtung gekoppelt ist, wobei das Verbindungselement einer von Universal Serial Bus (USB), High-Definition Multimedia Interface (HDMI), Thunderbolt, Peripheral Component Interconnect Express (PCIe) und Ethernet Spezifikationen entspricht.
  • In der ausführlichen Beschreibung und den Ansprüchen kann eine Liste von Objekten, die mit dem Begriff „eines von“ verbunden sind, nur eines aus den aufgezählten Objekten bedeuten. Wenn zum Beispiel Objekte A und B aufgezählt sind, bedeutet die Phrase „eines von A und B“ nur A (ausschließlich B) oder nur B (ausschließlich A). In einem anderen Beispiel, wenn Objekte A, B und C aufgezählt sind, bedeutet die Phrase „eines von A, B und C“ nur A, nur B oder nur C. Objekt A kann ein einzelnes Element oder mehrere Elemente aufweisen. Objekt B kann ein einzelnes Element oder mehrere Elemente aufweisen. Objekt C kann ein einzelnes Element oder mehrere Elemente aufweisen.
  • In der ausführlichen Beschreibung und den Ansprüchen kann eine Liste von Objekten, die mit dem Begriff „mindestens eines von“ verbunden sind, jede Kombination der aufgezählten Objekte bedeuten. Wenn zum Beispiel Objekte A und B aufgezählt sind, bedeutet die Phrase „mindestens eines von A und B“ nur A, nur B oder A und B. In einem anderen Beispiel, wenn Objekte A, B und C aufgezählt sind, bedeutet die Phrase „mindestens eines von A, B und C“ nur A; nur B; nur C; A und B (ausschließlich C); A und C (ausschließlich B); B und C (ausschließlich A); oder alle von A, B und C. Objekt A kann ein einzelnes Element oder mehrere Elemente aufweisen. Objekt B kann ein einzelnes Element oder mehrere Elemente aufweisen. Objekt C kann ein einzelnes Element oder mehrere Elemente aufweisen.
  • Die vorangehende Beschreibung und die Zeichnungen veranschaulichen manche Ausführungsformen, um Fachleuten eine Umsetzung der Ausführungsformen der Erfindung zu ermöglichen. Andere Ausführungsformen können strukturelle, logische, elektrische, Prozess- und andere Änderungen aufweisen. Beispiele zeigen nur mögliche Variationen. Abschnitte und Merkmale von manchen Ausführungsformen können in jenen von anderen Ausführungsformen enthalten sein oder diese ersetzen. Viele andere Ausführungsformen werden für Fachleute beim Lesen und Verstehen der oben angeführten Beschreibung offensichtlich werden. Daher ist der Umfang verschiedener Ausführungsformen durch die beiliegenden Ansprüche bestimmt, gemeinsam mit dem vollen Bereich von Entsprechungen, zu dem solche Ansprüche berechtigt sind.
  • Die Zusammenfassung ist in Übereinstimmung mit 37 C.F.R. Paragraph 1.72(b) erstellt, worin eine Zusammenfassung verlangt wird, die dem Leser ermöglicht, die Art und das Wesen der technischen Offenbarung zu verstehen. Sie wird mit dem Verständnis vorgelegt, dass sie nicht zum Einschränken oder Interpretieren des Umfangs oder der Bedeutung der Ansprüche verwendet wird. Die folgenden Ansprüche werden hiermit in die ausführliche Beschreibung aufgenommen, wobei jeder Anspruch für sich als eine separate Ausführungsform steht.

Claims (20)

  1. Einrichtung, aufweisend: einen Abtastschaltkreis zum Abtasten eines Eingangssignals und Bereitstellen von Dateninformationen und Phasenfehlerinformationen basierend auf dem Eingangssignal; einen ersten Schaltungspfad zum Bereitstellen proportionaler Steuerinformationen basierend auf den Dateninformationen und Phasenfehlerinformationen, wobei der zweite Schaltungspfad bei einer ersten Frequenz arbeitet; einen zweiten Schaltungspfad zum Bereitstellen integraler Steuerinformationen basierend auf den Dateninformationen und Phasenfehlerinformationen, wobei der zweite Schaltungspfad bei einer zweiten Frequenz arbeitet, wobei die erste Frequenz höher als die erste Frequenz ist; und einen digital gesteuerten Oszillator zum Erzeugen eines Taktsignals und Steuern einer Zeitsteuerung des Taktsignals basierend auf den integralen Steuerinformationen und den proportionalen Steuerinformationen.
  2. Einrichtung nach Anspruch 1, wobei der erste Schaltungspfad aufweist: einen ersten Phasendetektor zum Empfangen eines ersten Abschnitts der Dateninformationen und eines ersten Abschnitts der Phasenfehlerinformationen und Erzeugen erster Informationen; einen zweiten Phasendetektor zum Empfangen eines zweiten Abschnitts der Dateninformationen und eines zweiten Abschnitts der Phasenfehlerinformationen und Erzeugen zweiter Informationen; und und eine Ausgangsschaltung zum Erzeugen der Ausgangsinformationen basierend auf den ersten und zweiten Informationen und wobei die proportionalen Steuerinformationen einen Wert haben,, der auf den Ausgangsinformationen basiert.
  3. Einrichtung nach Anspruch 1, wobei der erste Schaltungspfad weiter aufweist: einen dritten Phasendetektor zum Empfangen eines dritten Abschnitts der Dateninformationen und eines dritten Abschnitts der Phasenfehlerinformationen und Erzeugen dritter Informationen und die Ausgangsschaltung zum Erzeugen von Ausgangsinformationen basierend auf den ersten, zweiten, dritten Informationen.
  4. Einrichtung nach Anspruch 1, weiter umfassend einen Frequenzteiler zum Empfangen des Taktsignals von dem digital gesteuerten Oszillator und Erzeugen eines ersten Taktsignals und eines zweiten Taktsignals mit, wobei das erste Taktsignal eine höhere Frequenz als das erste Taktsignal hat, wobei der erste Schaltungspfad unter Verwendung des ersten Taktsignals arbeiten soll und der zweite Schaltungspfad unter Verwendung des Taktsignals arbeiten soll.
  5. Einrichtung nach Anspruch 1, wobei der Abtastschaltkreis aufweist: Abtasteinrichtungen; einen ersten Demultiplexer mit einem Eingang, der an den Ausgang der Abtasteinrichtungen gekoppelt ist, und einem Ausgang, der an einen Eingang des ersten Schaltungspfads gekoppelt ist, um dem ersten Schaltungspfad die Dateninformationen und die Phasenfehlerinformationen bereitzustellen; und einen zweiten Demultiplexer mit einem Eingang, der an den Ausgang des ersten Demultiplexers gekoppelt ist, und einem Ausgang, der an einen Eingang des zweiten Schaltungspfads gekoppelt ist, um dem zweiten Schaltungspfad die Dateninformationen und die Phasenfehlerinformationen bereitzustellen.
  6. Einrichtung nach Anspruch 1, wobei der erste Schaltungspfad aufweist: eine Eingangsschaltung zum Empfangen des Eingangssignals unter Verwendung einer Zeitsteuerung eines ersten Taktsignals; eine Ausgangsschaltung zum Erzeugen von Ausgangsinformationen unter Verwendung einer Zeitsteuerung eines zweiten Taktsignals, wobei die proportionalen Steuerinformationen einen Wert haben, der auf den Ausgangsinformationen basiert; einen Logikschaltkreis, der zwischen der Eingangs- und Ausgangsschaltung gekoppelt ist; und eine Schaltung, die gekoppelt ist, um dem ersten Taktsignal eine Zeitverzögerung bereitzustellen, um das zweite Taktsignal zu erzeugen.
  7. Einrichtung, aufweisend: einen digital gesteuerten Oszillator zum Erzeugen eines Taktsignals mit einer Zeitsteuerung, die mindestens teilweise auf Kapazitäten von erster Kondensatorschaltung und einer zweiten Kondensatorschaltung basiert; einen ersten Schaltungspfad zum Bereitstellen proportionaler Steuerinformationen basierend auf Dateninformationen und Phasenfehlerinformationen, die aus einem Eingangssignal erzeugt werden, um die erste Kondensatorschaltung zu steuern, wobei der erste Schaltungspfad bei einer ersten Frequenz arbeitet; und einen zweiten Schaltungspfad zum Bereitstellen integraler Steuerinformationen basierend auf den Dateninformationen und den Phasenfehlerinformationen, die aus dem Eingangssignal erzeugt werden, um die zweite Kondensatorschaltung zu steuern, wobei der erste Schaltungspfad bei einer zweiten Frequenz arbeitet, wobei die erste Frequenz höher als die erste Frequenz ist.
  8. Einrichtung nach Anspruch 7, wobei der digital gesteuerte Oszillator weiter eine dritte Kondensatorschaltung aufweist und der zweite Schaltungspfad zusätzliche Steuerinformationen basierend auf den Dateninformations- und dem Phasenfehlerinformationssignal bereitstellen soll, um die dritte Kondensatorschaltung zu steuern.
  9. Einrichtung nach Anspruch 7, wobei: der erste Schaltungspfad einen ersten programmierbaren Phasendetektor und eine proportionale Steuerlogik aufweist, die an den ersten programmierbaren Phasendetektor gekoppelt ist, um dem digital gesteuerten Oszillator proportionale Steuerinformationen bereitzustellen; und der zweite Schaltungspfad einen zweiten programmierbaren Phasendetektor und eine integrale Steuerlogik aufweist, die an den zweiten programmierbaren Phasendetektor gekoppelt ist, um dem digital gesteuerten Oszillator integrale Steuerinformationen bereitzustellen.
  10. Einrichtung nach Anspruch 9, wobei der erste Schaltungspfad einen Selektor mit einem ersten Eingang, der an den ersten programmierbaren Phasendetektor gekoppelt ist, einem zweiten Eingang, der an den zweiten programmierbaren Phasendetektor gekoppelt ist, und einem Ausgang, der an die proportionale Steuerlogik gekoppelt ist, aufweist.
  11. Einrichtung nach Anspruch 7, wobei der erste Schaltungspfad aufweist: einen ersten Demultiplexer; einen zweiten Demultiplexer; Phasendetektoren, die an den ersten und zweiten Demultiplexer gekoppelt sind; Logikschaltkreise, wobei jeder der Logikschaltkreise an einen entsprechenden Phasendetektor unter den Phasendetektoren gekoppelt ist; und einen Multiplexer, der an die Logikschaltkreise gekoppelt ist.
  12. Einrichtung nach Anspruch 7, wobei der Abtastschaltkreis aufweist: Abtasteinrichtungen; einen ersten Demultiplexer, der zwischen den Abtasteinrichtungen und dem ersten Schaltungspfad gekoppelt ist; und einen zweiten Demultiplexer, der zwischen dem ersten Demultiplexer und dem zweiten Schaltungspfad gekoppelt ist.
  13. Einrichtung nach Anspruch 12, wobei der erste Demultiplexer ein 1:X Demultiplexer ist und der zweite Demultiplexer ein 1:Y Demultiplexer ist, X und Y ganze Zahlen sind und X und Y verschiedene Werte haben.
  14. Einrichtung nach Anspruch 7, wobei der erste Schaltungspfad aufweist: eine Eingangsschaltung zum Empfangen des Eingangssignals, wobei die Eingangsschaltung ein erstes Taktsignal bei einem ersten Knoten empfängt; eine Ausgangsschaltung zum Erzeugen von Ausgangsinformationen basierend auf den Dateninformationen und den Phasenfehlerinformationen, wobei die Ausgangsschaltung ein zweites Taktsignal bei einem zweiten Knoten empfängt; einen Logikschaltkreis, der zwischen der Eingangs- und Ausgangsschaltung gekoppelt ist, um die Dateninformationen und Phasenfehlerinformationen zu erzeugen; und eine Verzögerungsschaltung, die zwischen dem ersten und zweiten Knoten gekoppelt ist.
  15. Einrichtung nach Anspruch 7, wobei die Verzögerungsschaltung Wechselrichter aufweist, die in Reihe zwischen dem ersten und zweiten Knoten gekoppelt sind.
  16. Einrichtung, aufweisend: leitfähige Leitungen auf einer Leiterplatte; eine erste Vorrichtung, die einen Sender aufweist, der an die leitfähigen Leitungen gekoppelt ist; und eine zweite Vorrichtung, die einen Empfänger aufweist, der an die leitfähigen Leitungen zum Empfangen eines Eingangssignals von den leitfähigen Leitungen gekoppelt ist, der Empfänger aufweisend: einen Abtastschaltkreis zum Abtasten des Eingangssignals und Bereitstellen von Dateninformationen und Phasenfehlerinformationen basierend auf dem Eingangssignal; einen ersten Schaltungspfad zum Bereitstellen proportionaler Steuerinformationen basierend auf den Dateninformationen und Phasenfehlerinformationen, wobei der zweite Schaltungspfad bei einer ersten Frequenz arbeitet; einen zweiten Schaltungspfad zum Bereitstellen integraler Steuerinformationen basierend auf den Dateninformationen und Phasenfehlerinformationen, wobei der zweite Schaltungspfad bei einer zweiten Frequenz arbeitet, wobei die erste Frequenz höher als die erste Frequenz ist; und einen digital gesteuerten Oszillator zum Erzeugen eines Taktsignals und Steuern einer Zeitsteuerung des Taktsignals basierend auf den integralen Steuerinformationen und den proportionalen Steuerinformationen.
  17. Einrichtung nach Anspruch 16, wobei der Empfänger ein Takt- und Datenwiederherstellungssystem aufweist und der Abtastschaltkreis, erste Schaltungspfad und digital gesteuerte Oszillator Teile des Takt- und Datenwiederherstellungssystems sind.
  18. Einrichtung nach Anspruch 16, wobei die zweite Vorrichtung einen Prozessor aufweist.
  19. Einrichtung nach Anspruch 16, weiter umfassend eine Antenne, die an die zweite Vorrichtung gekoppelt ist.
  20. Einrichtung nach Anspruch 16, weiter umfassend ein Verbindungselement, das an die zweite Vorrichtung gekoppelt ist, wobei das Verbindungselement einer von Universal Serial Bus (USB), High-Definition Multimedia Interface (HDMI), Thunderbolt, Peripheral Component Interconnect Express (PCIe) und Ethernet Spezifikationen entspricht.
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