CN116318059A - 用于产生分频信号的方法和时钟产生电路 - Google Patents

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安基·塞瑟
斯里纳特·斯里达兰
拉凯什·库马尔·古普塔
尼特什·奈杜
希瓦姆·阿格拉瓦尔
吉瓦巴拉蒂·G
普瓦·乔杜里
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Abstract

本发明的实施例公开了一种用于产生分频信号的方法和一种时钟产生电路。在本发明的实施例中，时钟产生电路产生多个分频信号，每个分频信号都满足各自的期望偏移，该期望偏移可能被来自外部源的规范指定。锁相环(PLL)用于产生频率为参考时钟的频率的期望倍数的PLL输出。时钟产生电路为每个分频信号接收相应的期望时间偏移。

Description

用于产生分频信号的方法和时钟产生电路
优先权声明
本申请要求于2021年11月3日提交的申请号为202141050628、发明名称为“具有相同输入时钟的多个PLL和单个PLL的输入到输出延迟的管理”的印度临时专利申请，以及于2022年6月14日提交的申请号为17/806，735、发明名称为“当参考时钟不可用时，从锁相环输出产生分频信号”的美国专利申请的优先权。上述印度临时专利申请和美国专利申请的与本文描述不相抵触的全部内容通过引用并入本文。
技术领域
本发明实施例总体上涉及锁相环(Phase-locked loop，PLL)，更具体地，涉及当参考时钟不可用时，从PLL输出产生分频信号。
背景技术
PLL常用于生成时钟信号。PLL接收输入(参考)时钟并产生与输入信号同相的输出时钟(PLL输出)，但输出时钟的频率是输入时钟的频率的期望倍数。如在相关技术中所周知的那样，PLL被用于各种通信场景中。
分频(时钟)信号通常由PLL输出生成，每个分频信号的时间周期是PLL输出的时间周期的整数倍。通常在规定每个分频信号例如相对于输入时钟要满足相应的相位偏移时需要这样的分频信号。
但是，经常会出现输入时钟变得不可用的情况。本发明的各方面用于在该情况下产生分频信号。
发明内容
本发明的实施例涉及一种用于产生分频信号的方法。该方法包括：使用锁相环PLL产生PLL输出；PLL输出的频率是参考时钟的频率的期望倍数；接收与多个分频信号中的每个分频信号分别对应的相应期望时间偏移；将PLL输出除以除数以产生多个分频信号的相应分频信号，其中，每个分频信号相对公共基准偏移至少相关的期望时间偏移。当参考时钟可用时，公共基准的时序相对于参考时钟设置；当参考时钟不可用时，公共基准的时序相对于时间参考信号设置。时间参考信号在参考时钟的外部生成。在一些实施例中，每个分频信号的第一沿与PLL输出的第一沿具有相关的期望时间偏移且每个分频信号的第一沿位于PLL输出的第一沿之后；当参考时钟可用时，PLL输出的第一沿跟随参考时钟的第一沿。每个分频信号的第二沿与PLL输出的第二沿具有相关的期望时间偏移且每个分频信号的第二沿位于PLL输出的第二沿之后；当参考时钟不可用时，PLL输出的第二沿跟随时间参考信号的第二沿。
在一些实施例中，分频包括从接收到分频器复位信号的第一时刻开始对PLL输出的时钟周期数进行计数。
在一些实施例中，产生分频器复位信号包括：在选择信号的控制下，选择参考时钟和时间参考信号中的一个作为公共基准；使第一复位信号与公共基准同步以产生第一同步信号；使第一同步信号与PLL输出同步以产生第二同步信号；以及将第二同步信号延迟相关的期望时间偏移以设置第一时刻。
在一些实施例中，当参考时钟不可用时，PLL运行在保持模式下，其中保持模式要求PLL在不使用参考时钟的情况下继续产生PLL输出，其中，第一复位信号是在PLL在保持模式下运行至少一段时长之后，在接收到外部复位信号时产生的。
在一些实施例中，每个分频信号相对于公共基准偏移相关的期望时间偏移加上PLL输出的若干个周期。
本发明的实施例还涉及一种用于产生分频信号的时钟产生电路。该时钟产生电路包括锁相环PLL和分频器电路。该PLL用于产生PLL输出；PLL输出的频率是参考时钟的频率的期望倍数。该分频器电路用于将PLL输出除以除数，以产生多个分频信号中的相应分频信号，其中相应分频信号相对于公共基准偏移至少相关的期望时间偏移。当参考时钟可用时，公共基准的时序相对于参考时钟设置；当参考时钟不可用时，公共基准的时序相对于时间参考信号设置。时间参考信号在参考时钟的外部生成。
在一些实施例中，每个分频信号的第一沿与PLL输出的第一沿具有相关的期望时间偏移且每个分频信号的第一沿位于PLL输出的第一沿之后；当参考时钟可用时，PLL输出的第一沿跟随参考时钟的第一沿。每个分频信号的第二沿与PLL输出的第二沿具有相关的期望时间偏移且每个分频信号的第二沿位于PLL输出的第二沿之后；当参考时钟不可用时，PLL输出的第二沿跟随时间参考信号的第二沿。
在一些实施例中，分频器电路包括计数器。计数器用于从接收到分频器复位信号的第一时刻开始对PLL输出的时钟周期数进行计数以产生分频信号。在一些实施例中，时钟产生电路还包括同步电路。同步电路用于在第一时刻产生分频器复位信号。同步电路包括多路复用器、第一触发器、第二触发器、延迟块。多路复用器用于在选择信号的控制下选择参考时钟和时间参考信号中的一个作为公共基准。第一触发器用于使第一复位信号与公共基准同步以产生第一同步信号。第二触发器用于使第一同步信号与PLL输出同步以产生第二同步信号。延迟块用于将第二同步信号延迟相关的期望时间偏移以设置第一时刻。
在一些实施例中，当参考时钟不可用时，PLL运行在保持模式，其中保持模式要求PLL在不使用参考时钟的情况下继续产生PLL输出，第一复位信号是在PLL在保持模式下运行至少一段时长之后，在接收到外部复位信号时产生的。
在一些实施例中，时钟产生电路还包括内部时钟产生器，用于产生作为时间参考信号的内部时钟信号。
在一些实施例中，每个分频信号相对于公共基准偏移相关的期望时间偏移加上PLL输出的若干个周期。
本发明的实施例还涉及一种用于产生具有预定相对相位延迟的多个分频信号的时钟产生电路。该时钟产生电路包括多个锁相环PLL。每个PLL产生相应的PLL输出和多个分频信号中的分频信号的相应子集。多个分频信号中的每个分频信号相对于参考时钟偏移至少相关的预定相位延迟。外部复位信号用于复位多个PLL，其中复位使每个PLL被初始化，然后达到稳态；其中，所有多个PLL在外部复位信号后的一段时长内达到稳态。参考时钟在一段时长内被阻塞。
在一些实施例中，时钟产生电路还包括同步块。同步块用于使第一复位信号与参考时钟同步以产生第一同步信号。第一复位信号在一段时长结束时被断言。
在一些实施例中，时钟产生电路还包括：多个触发器和多个输出发生器块。多个触发器与多个PLL中的每一个PLL相对应。多个输出发生器块与多个PLL中的每一个PLL相对应。多个触发器中的各触发器用于使第一同步信号与相应的PLL输出同步以产生相应的第二同步信号。多个输出发生器块中的各输出发生器块将第二同步信号延迟相关的预定相位延迟，并将相应PLL输出除以相应的除数，以产生多个分频信号中的相应分频信号。
在一些实施例中，即使在参考时钟可用时，也可通过在一段时长之后继续阻塞参考时钟，将时间参考信号用于同步。
在一些实施例中，同步块包括内部时钟产生器，以产生作为时间参考信号的内部时钟信号。
在一些实施例中，每个分频信号相对于参考时钟或时间参考信号偏移相关的预定相位延迟加上相应PLL输出的若干个周期。
附图说明
将参考以下简要描述的附图来描述本发明的示例实施例。
图1示出了可以实现本发明的若干方面的示例设备的框图。
图2示出了本发明的实施例中产生分频信号的技术的时序图。
图3示出了本发明的实施例中产生分频信号的流程图。
图4示出了本发明的实施例中实现的时钟产生电路的框图。
图5示出了本发明的实施例中产生分频信号的时序图。
图6示出了本发明的实施例中为多个PLL产生分频信号的时钟产生电路的框图。
图7示出了本发明的实施例中可以与根据本发明的若干方面实现的设备结合的系统的框图。
在附图中，相似的附图标记通常表示相同、功能相似、和/或结构相似的元件。元件首次出现的图由相应附图标记中最左边的数字表示。
具体实施方式
1.概述
根据本发明的一方面提供的时钟产生电路产生多个分频信号，每个分频信号都满足各自的期望偏移，该期望偏移可能被来自外部源的规范指定。在一个实施例中，锁相环(phase locked loop，PLL)用于产生频率为参考时钟的频率的期望倍数的PLL输出。时钟产生电路接收每个分频信号的相应期望时间偏移。
时钟产生电路将PLL输出除以相应的整数或分数(分频比/除数)，以产生相应的分频信号，其中每个分频信号相对于公共基准偏移至少相关的期望时间偏移。当参考时钟可用时，公共基准的时序相对于参考时钟设置，当参考时钟不可用时，公共基准的时序相对于时间参考信号设置。时间参考信号在参考时钟外部生成(即，时间参考信号独立于参考时钟，例如，时间参考信号不是从参考时钟获得的)。
根据另一方面，当参考时钟可用时，每个分频信号的边沿与PLL输出的边沿具有相关的时间偏移且每个分频信号的边沿位于PLL输出的边沿之后，PLL输出的边沿跟随(closely following)参考时钟的边沿。当参考时钟不可用时，每个分频信号的边沿与PLL输出的边沿具有相关的时间偏移且每个分频信号的边沿位于PLL输出的边沿之后，其中PLL输出的边沿跟随时间参考信号的边沿。时间参考信号类似地用于当参考时钟不可用时产生所有分频信号。
因此，当参考时钟可用和不可用时，按照外部规范的要求，在分频信号之间保持相对相位差。然而，当参考时钟可用时，所有生成的分频信号的时序均相对参考时钟的边沿设置，但进一步与(高频)PLL输出同步。具体地，(除了满足相关的偏移要求之外)每个分频时钟与跟随(例如，PLL输出的边沿在参考时钟的边沿后的一个或两个PLL输出时钟周期出现)参考时钟的边沿的PLL输出的边沿同步。当参考时钟不可用时，用时间参考信号代替参考时钟提供相应的功能。
根据另一个方面，分频操作可能需要从满足上述时序的指定的第一时刻开始对PLL输出的时钟周期数进行计数。
根据另一方面，多路复用器用于在选择信号(选择信号用于指示参考信号是否可用)的控制下选择参考时钟和时间参考信号中的一个作为公共基准。第一触发器使第一复位信号与公共基准同步以产生第一同步信号。第二触发器使第一同步信号与PLL输出同步以产生第二同步信号，延迟块将第二同步信号延迟相关的时间偏移，以设置开始计数的第一时刻。
根据另一方面，当参考时钟不可用时，PLL运行在保持模式(hold-over mode)下，其中保持模式要求PLL在不使用参考时钟的情况下继续产生PLL输出。因此，在进入保持模式之前，基于由参考时钟提供的相同时序基准来生成分频信号。但是，当接收到外部复位信号(当PLL运行在保持模式下时)时，生成第一复位信号以使时间参考信号此后控制分频信号的时序。在一个实施例中，时间参考信号以在时钟产生电路内产生的内部时钟信号的形式实现。
下面参照用于说明的示例描述本发明的若干方面。然而，相关领域的技术人员将认识到，本发明可以在没有一个或多个具体细节的情况下或通过其他方法、组件、材料等来实施。在其他实例中，未详细示出众所公知的结构、材料或操作，以避免模糊本发明的特征。此外，所描述的特征/方面可以以各种组合来实践，为了简明起见，本文仅描述了一些组合。
2.示例组件
图1示出了根据本发明的若干方面可扩展的示例组件的细节的框图。所示的框图包括PLL100和分频器110-1至分频器110-m，为方便理解，图1的框图将参照图2的时序图进行描述。从上下文中可以清楚地看出，分频器将单独地或共同地由附图标记110表示。对于相应的相关信号也采用类似的约定。
所示的PLL100接收输入时钟fref并产生PLL输出fout。PLL100可以以已知的方式实现。每个分频器110将路径131上的PLL输出fout除以从外部源接收的相应比率，以生成相应的分频信号195。
每个比率可以是整数或整数和分数分量的和，并且另外，任何一对比率都需要通过固定的比率相互关联。因此，所示的PLL输出fout以10倍于输入时钟fref的频率被锁定到输入时钟fref以进行说明。分频信号195-1和分频信号195-2分别具有分频系数4和分频系数2，从而满足作为示例的固定比要求。
每个分频信号195的相位由从外部源接收的路径106上的偏移来控制。因此，所示的分频信号195-1和分频信号195-2具有相对于输入时钟fref的上升沿的相应偏移
Figure BDA0003837194860000071
和偏移/>
Figure BDA0003837194860000072
假设这些偏移值分别在路径106-1和路径106-2上接收。
然而，经常存在输入时钟fref不可用的情况，但至少在某些环境(例如电信系统中的PLLs)中也存在继续产生具有上述类似要求的分频信号的要求。例如，时间交织模数转换器(Analog to Digital Converter，ADC)的接收阵列仍然需要正确频比的SYSREF(输入参考时钟)和设备时钟(分频信号)，更重要的是，需要来自PLL的分频信号之间的相对延迟。如下文进一步详细描述的，本发明的若干方面甚至在这样的场景中也用于提供分频信号。
3.产生分频信号
图3示出了根据本发明的方面产生分频信号的流程图。仅为了说明，参考图1的组件对流程图进行说明。但是，在不偏离本发明的若干方面的范围和精神的情况下，许多特征也可以在其他组件/系统和/或其他环境中实现，通过阅读本文提供的公开内容这对于技术从业人员将是显而易见的。此外，一些步骤可以按照与下面描述的顺序不同的顺序来执行，以适合于特定环境，这对于相关领域的技术人员来说是显而易见的。本发明的若干方面预期覆盖许多这样的实现。流程图从步骤301开始，其中控制立即转到步骤310。
在步骤310，PLL 100产生PLL输出fout，其中PLL输出fout的频率为参考时钟的频率的期望倍数。在步骤320，每个分频信号的相应期望偏移被接收。在步骤330，控制器核实参考时钟是否变得不可用，即先前可用的时钟信号现在不可用。如果发现时钟继续可用，控制转到步骤340；否则，转到步骤350。
在步骤340，以相对于参考时钟偏移相应的期望偏移的方式生成分频信号。因此，当参考时钟可用时，参考时钟为所有分频信号提供公共(时刻)基准。然后控制转到步骤330。
在步骤350，产生内部时钟，并且在步骤360，以相对于内部时钟偏移相应期望偏移的方式生成分频信号。可以理解的是，内部时钟的边沿提供了用于控制分频信号的相对时序的公共基准。然而，也可以采用适合于相应环境的其他时间参考信号(例如，一组脉冲)。然后控制转到步骤330。
因此，图3的方法用于确保至少在保持相对相位差的情况下提供(对应期望分频系数的)分频信号，其中，在当参考时钟不可用时使用另一时间参考信号作为公共基准。
可以注意到，图3的流程图在先前可用的参考时钟信号变得不可用(例如，在外部复位之后)的假设下进行。然而，当参考时钟fref初始不可用时，即，在包含PLL的系统的首次唤醒时，这样的情况也可能会存在。例如，由于提供参考时钟的电信线路中的物理中断等，可能会导致出现这种情况。如下面的示例所述，本发明的各方面在这种情况下提供具有预定的相对相位延迟的分频信号。
4.时钟产生电路
图4示出了根据本发明的若干方面实现的时钟产生电路的框图。所示的时钟产生电路400包括多路复用器(multiplexer，MUX)405、触发器415和触发器420、内部时钟产生器460、控制器450、PLL 100、和输出发生器480-1和输出发生器480-2。每个输出发生器480包括触发器430、延迟块435、和计数器410。
为了简明起见，仅示出了一些示例性组件(例如，多个输出发生器)。图4的时钟产生电路400的特定块或组件仅作为说明而示出。时钟产生电路400的其他实施例可被实现为具有其他块/组件(模拟块或组件、数字块或组件和/或模拟块或组件和数字块或组件的组合)，通过阅读本文提供的公开内容这对于技术从业人员将是显而易见的。例如，尽管块460、块405、块450、块415、和块420被示出为在PLL100外部实现，但在替代实施例中，这些块可以被实现为PLL100的一部分。
内部时钟产生器460产生(高精度和高稳定性的)内部时钟fint，其作用如下所述。内部时钟fint用于在接收到路径409上的逻辑高电平时对分频信号的时序重新进行设置，如下所述。内部时钟fint可以是用于同步分频时钟的一组脉冲，或者内部时钟fint可以是连续时钟。本发明对内部时钟的频率没有要求，因为主要是能够使用该内部时钟作为事件标记，以对齐来自PLL100的经分频的所有输出上的适当相对延迟。
所示的MUX405用于在路径101上接收输入(参考)时钟fref以及在路径411上接收内部时钟fint。MUX405基于在路径451上接收的选择信号的逻辑值在路径406上转发输入时钟fref和内部时钟fint中的一个作为公共(时刻)基准。在一个实施例中，当在路径451上接收的选择信号的值为逻辑高电平时，MUX 405转发内部时钟fint作为经选择的公共基准，否则转发输入时钟fref作为经选择的公共基准。
控制器450确定路径101上的参考时钟是否可用，并控制选择信号以在参考时钟可用时使参考时钟fref被选择，否则在参考时钟不可用时使内部时钟fint被选择。因此，控制器450控制路径406上公共基准的选择。在一个实施例中，外部组件使用信号443来指示另一时钟信号(未示出，但将提供以作为MUX 405的输入)的存在，并且控制器可以控制路径451的选择信号来选择该另一时钟信号作为路径406上的公共基准。或者，控制器450可以完全由片上内部指示器来控制。在一个实施例中，此类指示器可以是参考时钟的各种时钟损耗和频率漂移监视器。
在操作中，控制器450可被预编程以将路径101上的参考时钟fref视为主时钟，而将路径411上的内部时钟fint视为次/冗余/备份时钟。因此，默认情况下(例如，在PLL 100上电时)，控制器450可以对路径451上的选择信号的二进制值进行编程，以使MUX 405在路径406上转发参考时钟fref。控制器450继续核实参考时钟fref是否起作用(并因此可用)。一旦确定参考时钟fref已经失效(无效/不起作用)时，控制器450可以对路径451上的选择信号的二进制值进行编程，以使MUX 405在路径406上转发内部时钟fint。
通过由MUX 405在路径406上产生的公共基准来对触发器415的时钟进行设置。触发器415在其输入端(D)接收路径409上的复位信号，并在路径416上产生输出(Q)，即，同步信号sync-1。在一个实施例中，触发器415被实现为正沿触发的触发器。因此，触发器415用于在路径409上接收到复位信号之后立即使复位信号与路径101上的参考时钟fref的第一上升沿同步。在该实施例中，所示的复位信号从PLL 100接收。或者，在替代实施例中，复位信号也可以是从不同参考例如芯片上的另一子系统获得的外部信号，或者是由芯片接收的外部信号。
类似地，触发器420用于使路径416上的同步信号sync-1与紧随(immediatelyfollowing)在上述路径101上的参考时钟fref的第一上升沿之后的PLL输出fout的第一沿同步。可易理解的，在复位信号到达之后，复位信号与第一正沿被同步转发。“紧随其后(immediately following)”一词就是用来表达这种时序关系。
另一方面，当在提供输出之前可以经过少数的时钟周期(例如，在下面的实施例中，可以经过2个时钟周期)时，可使用术语“跟随其后(closely following)”来表达这种关系。通常，假定PLL输出fout的频率比参考时钟信号和分频信号高得多，经再同步的信号跟随公共基准的相应边沿。每个输出发生器480在路径131上接收PLL输出fout，在路径421上接收同步信号sync-2，并在相应的路径495上产生分频信号。触发器430的时钟通过PLL输出来设置，触发器430进一步用于使同步信号sync-2和PLL输出fout同步，所产生的信号被提供在路径432上。触发器430用于将在路径421上接收的同步信号sync-2相对于PLL输出fout同步。这样做是为了减少由于不同输出发生器480之间的路径延迟而可能引入的不确定性。换句话说，同步信号sync-1会受到路径延迟的影响，即，可以在不同的时刻在不同的输出发生器480处接收到同步信号sync-1。因此，需要使用触发器420和触发器430进行第二组同步，这两个触发器接收路径131上的PLL输出信号fout，PLL输出信号fout通常是系统中可用的最高频率时钟。即使在通过使用触发器420将路径416上的同步信号sync-1与PLL输出信号fout同步之后，由于路径延迟，每个输出发生器480可能会在不同的时刻处在路径421上接收到同步信号sync-2，因此每个输出发生器480可能开始异步地(在应用相关的偏移之后)产生分频信号，从而导致不能保持(分频信号之间的)指定的相对相位差。使用两个触发器可以解决任何此类问题。值得注意的是，两个触发器的级联确保在与路径131的PLL输出fout时钟同步中没有亚稳态问题。例如，路径416上的同步信号sync-1可能相对于路径131上的PLL输出fout存在亚稳态；因此，路径416上的同步信号sync-1不能直接被发送到触发器430，需要增加单个唯一的触发器420。
延迟块435将在路径432上接收的信号延迟一个量级(该量级是从路径106上接收的)。当延迟块435的时钟由路径131上的PLL输出fout来设置时，该量级也可转换为PLL输出fout的时钟周期的数量。因此，延迟块的输出表示相对PLL输出fout的特定边沿偏移在路径106上接收到的量级对应的时序，该特定边沿跟随公共基准的边沿(在示例中，特定边沿出现在公共基准的边沿后的2个时钟周期处)。延迟块435也可以以已知的方式(例如，使用计数器、延迟线、RC延迟、反相器延迟等)来实现。在这种情况下，延迟不以PLL输出fout的周期为单位，可以采用更广义的实现。计数器410将PLL输出fout的频率除以期望的除数(可以是整数或分数)。计数器410用于从路径436上指定的时刻开始对PLL输出fout的时钟周期数进行计数。当时钟周期数等于在路径105上接收到的整数值时(即当除数是整数时)，或者当PLL输出fout的时钟周期的平均数量等于在路径105上接收到的分数除数时(即当除数是分数时)，被认为已经经过了一个分频信号周期。因此，计数器410用于从路径436上指定的时刻开始将PLL输出fout除以期望的比率(例如，可以基于用户通过相应的未示出的装置设定的分频码(divide-code)确定该比率)。在路径495上提供所产生的分频信号f-div。
从上面的描述中，可以理解复位信号触发重新设置分频时钟信号的时序。尽管上文没有提到，但是当参考信号(在不可用之后)变得可用时，复位信号的时序可以被重新设置。复位信号可用于支持保持模式期间的操作，下面首先简要描述。
5.保持模式下的支持
保持模式是指一种运行模式，在该模式下，在一段时长内，PLL100继续产生具有类似于进入保持模式之前的特性的PLL输出fout。因此，当输入时钟fref不可用时，PLL100进入保持模式。
通常，在保持模式下，PLL100运行在开环模式下，其中PLL100内的振荡器(未示出)不响应输入时钟fref(即，对输入时钟fref中的变化无响应)。PLL100中的振荡器(未示出)的最后已知有效状态被存储并用于继续产生PLL输出fout。在美国专利(专利号为：10514720，标题为：“生成源自多个冗余输入时钟的输出时钟时的无中断切换”)中详细地描述了保持模式下的PLL操作。
根据本发明的一方面，在进入保持模式时，不会立即启动对时序的重新设置。相反，PLL100仅在接收到路径471上的外部复位之后，例如，在PLL100上电并达到稳态之后，才产生复位信号。外部复位可以基于相应约定以适当的逻辑电平生成，并转换到适当的逻辑电平，这是众所周知的。因此，在路径471上接收到外部复位之后，根据路径411上的内部时钟fint对分频信号的时序进行重新设置。下面示出了实施例中的相应时序关系。
6.当参考时钟不可用时的时序关系
图5示出了当输入时钟不可用时，从PLL输出生成的分频信号的不按比例绘制的时序图。图5示出了路径101上的输入时钟fref、路径411上的内部时钟fint、路径131上的PLL输出fout、路径451上的选择信号、路径406上的公共基准、路径409上的首次复位信号、路径416上的同步信号sync-1、路径421上的同步信号sync-2、路径495-1上的分频信号fdiv-1、和路径495-2上的分频信号fdiv-2的示例波形。
PLL 100在时刻t501之前处于稳态，无论输入时钟fref是否可用(如下所述)。因此，在时刻t501之前，路径451上的选择信号处于逻辑低电平。因此，所示的输入时钟fref已被选择为路径406上MUX405的输出。路径495-1上的分频信号fdiv-1和路径495-2上的分频信号fdiv-2以各自期望的(被编程)比率产生。由图4的内部时钟产生器460生成的内部时钟fint被示为始终导通和可用，并与输入时钟fref具有相同的频率。但是，路径411上的内部时钟fint相对于输入时钟fref有
Figure BDA0003837194860000131
相位的相移。
在时刻t501和时刻t503之间，路径101上的输入(参考)时钟fref变得不可用。一旦检测到时钟失效(在时刻t503)，通过PLL100内部的组件(未示出)迫使PLL100运行在保持模式下。在替代方案中，输入时钟fref可能根本不存在，因此在运行开始，PLL100(例如，在时刻t501之前)就运行在保持状态。在这种情况下，由于不存在振荡器的最后已知有效状态，PLL使用(内部)振荡器(未示出)来产生PLL输出fout。PLL100被示为从时刻t503开始运行在保持模式下。从时刻t503开始，输入时钟fref由虚线部分指示，仅用于说明假设输入时钟fref可用的情况下，输入时钟fref的相位。
在时刻t503(在输入时钟fref失效之后的有限时间间隔之后)，控制器450检测到时钟失效。因此，控制器450从时刻t503开始在路径451产生逻辑高电平(选择信号)。即，从时刻t503开始，内部时钟fint被选择为路径406上MUX405的输出。
在时刻t507，假设PLL100被在路径471上接收的信号复位。“复位(reset)”可以包括包含PLL100的部件的全功率周期(断电和上电序列)、和包含PLL100的芯片的硬复位等中的一个或多个。从时刻t507开始，输出发生器480保持在复位状态。该时刻可扩展到这样一种情况，即这是PLL100的首次唤醒，因此一旦意识到不存在输入时钟fref时，路径451上的选择信号就在该时刻之后切换到逻辑高电平。
在上电时，由于路径101上的输入时钟fref不可用，PLL100运行在如上所述的保持模式中。此外，路径411上的内部时钟fint被选择为路径406上的MUX405的输出。
在时刻t511，PLL 100在路径409上(异步地)产生复位信号，以将输出发生器480从复位中释放。路径409上的复位信号被提供给触发器415的输入端(D)。触发器415的输出(Q)是路径416上的同步信号sync-1(与出现在时刻t513处的内部时钟fint的上升沿E1同步)，如图5中在时刻t513示出的。路径416上的同步信号sync-1被转发至触发器420的输入端(D)。因此，触发器420的输出(Q)是路径421上的同步信号sync-2，如图5中在时刻t515示出的(时刻t515是在路径411上的内部时钟fint的上升沿E1之后立即出现的路径131上的PLL输出fout的上升沿O1的时刻)。
每个触发器430接收路径421上的同步信号sync-2作为输入端(D)的输入，并在时刻t517在路径432上产生相应的输出(Q)，该相应的输出(Q)与PLL输出fout的上升沿O2同步，并跟随路径411上的内部时钟fint的上升沿E1。换句话说，每个分频信号的边沿与PLL输出fout的边沿O2具有相应的偏移且每个分频信号的边沿位于PLL输出fout的边沿O2之后，其中边沿O2跟随(即，经过少数的PLL输出fout的时钟周期，例如，如在示例性实施例中所描述的经过1-2个PLL输出fout的时钟周期)路径411上的内部时钟fint的边沿E1。
在时刻t517，当在路径432上接收到触发器430的输出时，每个延迟块435将相应的输出发生器480的复位延迟相应的预定偏移。例如，延迟块435-1将输出发生器480-1的复位的释放延迟
Figure BDA0003837194860000151
偏移(即，直到时刻t523)，而延迟块435-2将输出发生器480-2的复位的释放延迟/>
Figure BDA0003837194860000152
偏移(即，直到时刻t525)。
在时刻t523，延迟块435-1在路径436-1(未示出)上产生分频器复位信号(divider-reset)以将计数器410-1从复位中释放。因此，从时刻t523开始，计数器410-1开始将PLL输出fout除以期望的比率(在路径105-1上接收的比率)。
在时刻t525，延迟块435-2在路径436-2(未示出)上产生分频器复位信号以将计数器410-2从复位中释放。因此，从时刻t525开始，计数器410-2开始将PLL输出fout除以期望的比率(在路径105-2上接收的比率)。如上所述，可能存在参考时钟fref一开始就不可用的情况。在这种情况下，PLL以保持模式开始运行。然而，由于不存在振荡器(产生PLL输出)最后已知有效状态，PLL使用另一个(内部)振荡器进行操作以产生PLL输出fout。因此，即使没有参考时钟，也可将分频信号同步到PLL输出fout(基于另一个内部振荡器产生)。
一旦参考时钟fref变得可用，所有分频信号就与参考时钟fref同步。这种设计通常以PLL的嵌套或级联架构的形式实现。可以理解，本发明的各方面也提供了在这种场景中的每个唤醒处具有固定且已知的相对相位延迟的分频信号。
根据本发明的另一方面，基于公共输入(例如，参考时钟fref)运行的多个PLL的输出发生器也可以从复位中同步释放，如下面将参照图6描述的那样。
7.产生多个PLL的分频信号
图6示出了在本发明的实施例中生成多PLL时钟产生电路600的分频信号的实现细节的框图。图6包括同步块610、PLL600-1至PLL 600-x、触发器620-1至触发器620-x。每个PLL600与相应的一组输出发生器680相关联。例如，PLL 600-1与输出发生器680-1-1至输出发生器680-1-A相关联，PLL 600-2与输出发生器680-2-1至输出发生器680-2-B相关联，而PLL600-X与输出发生器680-X-1至输出发生器680-X-Y相关联。
同步块610包含对应于图4的块405、块450、块460和块415的组件，并且对于PLL600-1至PLL 600-X来说是公共的。换句话说，在图6所示的示例性实施例中，对于PLL600-1至PLL 600-X，只有一个同步块610的实例。所示的同步块610用于接收路径609上的信号和路径601上的信号fref，并在路径616上产生信号。路径601上的信号fref对应于图4中的路径101上的信号。同步块610还生成内部时钟或脉冲组fint(未示出)。路径609上的信号表示公共复位释放信号(common release-from-reset signal)，该信号仅在所有PLL准备就绪并产生相应输出时钟时才被断言为发出复位释放信号。
同步块610用于使路径609上的信号与路径601上的信号fref(如果信号fref存在)同步，或者使路径609上的信号与内部时钟fint同步(如果信号fref不存在)。用于同步的信号fref或信号fint的选择由等效于图4的MUX405的多路复用器(在同步块610内，但未在图6中示出)执行。
每个PLL600可为图4的PLL100，并具有图4的时钟产生电路400的所有组件/块，但块405、块450、块460和块415除外。每个输出发生器680可为图4的输出发生器480。触发器620-1以类似于图4的触发器420的方式操作，并且为了简洁起见，这里不重复描述。
所示的每个PLL600在路径601上接收信号fref，并在路径631上产生相应的PLL输出fout。路径631上的信号可为图4所示的路径131上的信号。如上所述，如图6所示，路径616上的信号在所有PLL中是公用的。每个PLL 600将路径616上的信号与各路径631上的对应的PLL输出fout进行同步，以在相应的路径621上产生时序被重新设置(re-timed)的信号，并且PLL之间的不确定性被减小到各路径631上的少数个PLL输出fout的周期。在一个实施例中，该少数个PLL输出fout的周期为2个PLL输出fout的周期。如上所述，由于路径631上的PLL输出fout是非常高频的信号，因此相对不确定性非常小。路径621上的信号用于从复位中释放输出发生器680中的相应计数器(未示出)。以这种方式，基于公共基准(信号fref或信号fint)运行的多个PLL的输出发生器可以从复位中同步被释放。
在一个实施例中，电路600外部的控制器读取每个PLL的锁定状态(指示PLL已经达到上述稳态)，并且仅在所有PLL都达到稳态之后才将路径609上的信号设置为逻辑高电平。在替代实施例中，此类操作可由存储在电路600内的非易失性存储器中的固件来实现。
在替代实施例中，图6的多PLL时钟产生电路600通过复制图4的时钟产生电路400来实现，其中复制次数与电路600中的PLL数量相同。未实现公共同步块610。在本实施例中，每个这样的复制电路400可以准备就绪并相对于彼此异步地产生相应的输出时钟。因此，在每个外部复位(包括首次唤醒)指示器(例如图4的路径471上的外部复位)之后，路径601上的信号fref即使可用，也在每个复制电路400内暂时被阻塞，直到所有PLL都准备就绪并产生相应的输出时钟。类似地，每个复制电路400的内部时钟fint也在这样的持续时刻内被阻塞。每个复制电路400中的信号fref和信号fint的阻塞可以以已知的方式(例如，通过在多路复用器的输入路径中使用开关)来实现。
在替代方案中，信号fref可继续被阻塞(尽管可用)，并且所有PLL的分频信号可被同步到内部时钟(或脉冲组)fint，如上所述。这至少在某些环境中是有用的，例如，在需要将多个PLL之间的分频信号同步到除信号fref之外的公共基准上时这是非常有用的。可以通过以已知的方式控制等效MUX405的选择信号来实现这样的目的。
可以理解，由于各个PLL按顺序(而不是全部一起)唤醒(初始化并达到稳态)，阻塞每个复制电路400中的路径601上的信号fref和信号fint，直到所有PLL达到稳态，确保了在不同PLL上的分频信号之间的相对对准在复位中保持不变。在没有这种阻塞的情况下，每个PLL一旦唤醒就开始产生相应的分频信号，则来自多个PLL的分频信号将不是彼此同步地开始，而是在不同的时刻开始。
上述技术确保对于多PLL系统，输入参考时钟(如果存在的话)可被阻塞在芯片内以模拟时钟失效，这种设计可用于确保输出发生器一起被释放或以已知的相位差释放，即使输出发生器来自不同的PLL。这提供了一种独特的使用情况，即，即使在存在输入参考时钟的情况下，也可以对齐或以已知的相对延迟提供PLL上的分频信号。这对于以下情况很有用：PLL按顺序启用(达到稳定状态)，这样，如果输入参考时钟一直存在，那么一旦PLL启用，输出发生器就会开始产生分频信号。在该方案中，输出发生器将等待内部生成的公共基准来启动输出分频器(计数器)。
如上所述实现的时钟产生电路400、或时钟产生电路600可以并入下面简要描述的更大的设备或系统中。
8.系统
图7示出了包括如上文详细描述的根据本发明的各个方面实现的PLL的示例系统的框图。所示的系统700包括同步以太网(Synchronous Ethernet，SyncE)时序卡710和SyncE时序卡720和线卡1至线卡N，为了简单起见，仅示出了其中的单个线卡730。所示线卡730包括抖动衰减器PLL 740和SyncE物理层(physical layer，PHY)发射机745-1和SyncEPHY发射机745-2。图7中的组件可以按照与SyncE网络标准一致的方式进行运作。如在相关领域中所熟知的，SyncE是用于在基于分组的以太网中实现同步的基于PHY的技术。在物理层上传输的SyncE时钟信号应可追溯到外部主时钟(例如，该SyncE时钟信号来自诸如时序卡710或时序卡720之类的时序卡)。因此，以太网数据包的时序相对于主时钟被重新设置，然后在物理层中传输以太网数据包。因此，数据包括(例如，路径731和路径741上的数据包)的时序被重新设置并被发送，而没有任何时间戳信息记录在数据包中。数据包可以由相应的应用程序生成，例如交互式网络电视(Internet Protocol Television，IPTV)、基于IP的语音传输(Voice over Internet Protocol，VoIP)等。
因此，线卡730在路径731和路径741上接收数据包，并在数据包的时序通过主时钟被重新设置(同步)之后在输出端746和输出端747上转发相应的数据包。
主时钟clock-1711由时序卡710产生。时序卡720产生冗余时钟clock-2721，当主时钟clock-1 711失效时，该冗余时钟将被线卡730和线卡750使用。主时钟711和冗余时钟721经由背板(由附图标记770表示)被提供给线卡730和线卡750中的每一个线卡。
在线卡730中，抖动衰减器PLL740可以实现为上面详细描述的时钟产生电路400，并且接收时钟711和时钟721，其中一对输出产生器的输出分别连接到SyncEPHY发射机745-1和SyncEPHY发射机745-2。PLL 740产生输出时钟771和输出时钟781，输出时钟771和输出时钟781用于对分别在路径731和路径741上接收的数据包进行同步(重新设置时序)，并在路径746和路径747上转发经重新设置时序的数据包。即使当时钟711、时钟721变得不可用时，路径746和路径747上的输出之间的任何指定相对相位差也可以在线卡730的复位中重复地保持。另一个例子是数据转换器阵列的情况，使得SyncEPHY发射机745-1和SyncEPHY发射机745-2是需要时钟具有相似的相对相位差的两个数据转换器。
9.结论
在整个说明书中，对“一个实施例(“one embodiment”和“an embodiment”)”或类似语言的引用意味着结合该实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在整个说明书中出现的短语“在一个实施例中(“in one embodiment”和“in an embodiment”)”和类似的语言可以但不一定都指代相同的实施例。
虽然在图1、图4、图6和图7的图示中，所示的端/节点具有到(即，“连接到”)各种其他端的直接连接，但是应当理解，附加组件(适合于特定环境)也可以存在于路径中，并且因此连接可以被视为“电耦接”到相同的连接端。
虽然上文已经描述了本发明的各种实施例，但是应当理解，它们仅作为示例而非限制来呈现。因此，本发明的广度和范围不应受任何上述实施例的限制，而应仅根据所附权利要求及其等同物来定义。

Claims (19)

1.一种用于产生分频信号的方法，包括：
使用锁相环PLL产生PLL输出；所述PLL输出的频率是参考时钟的频率的期望倍数；
接收与多个分频信号中的每个分频信号分别对应的相应期望时间偏移；以及
将所述PLL输出除以除数以产生所述多个分频信号的相应分频信号，其中，每个分频信号相对公共基准偏移至少相关的期望时间偏移，
其中，当所述参考时钟可用时，所述公共基准的时序相对于所述参考时钟设置；当所述参考时钟不可用时，所述公共基准的时序相对于时间参考信号设置；
其中，所述时间参考信号在所述参考时钟的外部生成。
2.根据权利要求1所述的方法，其特征在于，每个分频信号的第一沿与所述PLL输出的第一沿具有所述相关的期望时间偏移且所述每个分频信号的所述第一沿位于所述PLL输出的所述第一沿之后；当所述参考时钟可用时，所述PLL输出的所述第一沿跟随所述参考时钟的第一沿；以及
其中，所述每个分频信号的第二沿与所述PLL输出的第二沿具有所述相关的期望时间偏移且所述每个分频信号的所述第二沿位于所述PLL输出的所述第二沿之后；当所述参考时钟不可用时，所述PLL输出的所述第二沿跟随所述时间参考信号的第二沿。
3.根据权利要求2所述的方法，其特征在于，所述分频包括从接收到分频器复位信号的第一时刻开始对所述PLL输出的时钟周期数进行计数。
4.根据权利要求3所述的方法，其特征在于，产生所述分频器复位信号包括：
在选择信号的控制下，选择所述参考时钟和所述时间参考信号中的一个作为所述公共基准；
使第一复位信号与所述公共基准同步以产生第一同步信号；
使所述第一同步信号与所述PLL输出同步以产生第二同步信号；以及
将所述第二同步信号延迟所述相关的期望时间偏移以设置所述第一时刻。
5.根据权利要求4所述的方法，其特征在于，当所述参考时钟不可用时，所述PLL运行在保持模式下，其中所述保持模式要求所述PLL在不使用所述参考时钟的情况下继续产生所述PLL输出，
其中，所述第一复位信号是在所述PLL在所述保持模式下运行至少一段时长之后，在接收到外部复位信号时产生的。
6.根据权利要求5所述的方法，其特征在于，所述每个分频信号相对于所述公共基准偏移所述相关的期望时间偏移加上所述PLL输出的若干个周期。
7.一种时钟产生电路，用于产生分频信号；所述时钟产生电路包括：
锁相环PLL，用于产生PLL输出；所述PLL输出的频率是参考时钟的频率的期望倍数；以及
分频器电路，用于将所述PLL输出除以除数，以产生多个分频信号中的相应分频信号，其中所述相应分频信号相对于公共基准偏移至少相关的期望时间偏移，
其中，当所述参考时钟可用时，所述公共基准的时序相对于所述参考时钟设置；当所述参考时钟不可用时，所述公共基准的时序相对于时间参考信号设置；
其中，所述时间参考信号在所述参考时钟的外部生成。
8.根据权利要求7所述的时钟产生电路，其特征在于，每个分频信号的第一沿与所述PLL输出的第一沿具有所述相关的期望时间偏移且所述每个分频信号的所述第一沿位于所述PLL输出的所述第一沿之后；当所述参考时钟可用时，所述PLL输出的所述第一沿跟随所述参考时钟的第一沿；以及
其中，所述每个分频信号的第二沿与所述PLL输出的第二沿具有所述相关的期望时间偏移且所述每个分频信号的所述第二沿位于所述PLL输出的所述第二沿之后；当所述参考时钟不可用时，所述PLL输出的所述第二沿跟随所述时间参考信号的第二沿。
9.根据权利要求8所述的时钟产生电路，其特征在于，所述分频器电路包括：
计数器，用于从接收到分频器复位信号的第一时刻开始对所述PLL输出的时钟周期数进行计数以产生所述分频信号。
10.根据权利要求9所述的时钟产生电路，其特征在于，所述时钟产生电路还包括：同步电路，用于在所述第一时刻产生所述分频器复位信号，所述同步电路包括：
多路复用器，用于在选择信号的控制下选择所述参考时钟和所述时间参考信号中的一个作为所述公共基准；
第一触发器，用于使第一复位信号与所述公共基准同步以产生第一同步信号；
第二触发器，用于使所述第一同步信号与所述PLL输出同步以产生第二同步信号；以及
延迟块，用于将所述第二同步信号延迟所述相关的期望时间偏移以设置所述第一时刻。
11.根据权利要求10所述的时钟产生电路，其特征在于，当所述参考时钟不可用时，所述PLL运行在保持模式，其中所述保持模式要求所述PLL在不使用所述参考时钟的情况下继续产生所述PLL输出，
其中，所述第一复位信号是在所述PLL在所述保持模式下运行至少一段时长之后，在接收到外部复位信号时产生的。
12.根据权利要求11所述的时钟产生电路，其特征在于，所述时钟产生电路还包括内部时钟产生器，用于产生作为所述时间参考信号的内部时钟信号。
13.根据权利要求10所述的时钟产生电路，其特征在于，所述每个分频信号相对于所述公共基准偏移所述相关的期望时间偏移加上所述PLL输出的若干个周期。
14.一种时钟产生电路，用于产生具有预定相对相位延迟的多个分频信号，所述时钟产生电路包括：
多个锁相环PLL，每个PLL产生相应的PLL输出和所述多个分频信号中的分频信号的相应子集；
其中，所述多个分频信号中的每个分频信号相对于参考时钟偏移至少相关的预定相位延迟；
其中，外部复位信号用于复位所述多个PLL，其中所述复位使每个PLL被初始化，然后达到稳态；其中，所有所述多个PLL在所述外部复位信号后的一段时长内达到所述稳态；
其中，所述参考时钟在所述一段时长内被阻塞。
15.根据权利要求14所述的时钟产生电路，其特征在于，所述时钟产生电路还包括：
同步块，用于使第一复位信号与所述参考时钟同步以产生第一同步信号，
其中，所述第一复位信号在所述一段时长结束时被断言。
16.根据权利要求15所述的时钟产生电路，其特征在于，所述时钟产生电路还包括：
多个触发器，与所述多个PLL中的每一个PLL相对应；以及
多个输出发生器块，与所述多个PLL中的每一个PLL相对应，
其中，所述多个触发器中的各触发器用于使所述第一同步信号与相应的PLL输出同步以产生相应的第二同步信号，
其中，所述多个输出发生器块中的各输出发生器块将所述第二同步信号延迟所述相关的预定相位延迟，并将相应PLL输出除以相应的除数，以产生多个分频信号中的相应分频信号。
17.根据权利要求15所述的时钟产生电路，其特征在于，即使在所述参考时钟可用时，也可通过在所述一段时长之后继续阻塞所述参考时钟，将时间参考信号用于所述同步。
18.根据权利要求17所述的时钟产生电路，其特征在于，所述同步块包括内部时钟产生器，以产生作为所述时间参考信号的内部时钟信号。
19.根据权利要求18所述的时钟产生电路，其特征在于，所述每个分频信号相对于所述参考时钟或所述时间参考信号偏移所述相关的预定相位延迟加上相应PLL输出的若干个周期。
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