JP2002051032A - クロック補正回路 - Google Patents
クロック補正回路Info
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Abstract
よりも細かい単位で補正する回路を提供する。 【解決手段】 フリップフロップ回路11は、入力クロ
ックの立上りエッジを利用してその入力クロックを2分
周する。フリップフロップ回路13は、入力クロックの
立下りエッジを利用してその入力クロックを2分周す
る。検出回路15は出力クロックの位相を補正するため
の指示を検出する。与えられる指示は、位相を進めるた
めの指示または位相を遅らせるための指示である。タイ
ミング調整回路16は、検出回路15により上記指示が
検出されると、その指示の内容に従ってフリップフロッ
プ回路11および13を制御する。
Description
たはタイミングを補正する回路に係わる。
クの位相またはタイミングを補正する回路(クロック補
正回路)が知られている。例えば、クロック補正回路
は、通信システムの受信装置において、その受信装置内
で生成されるクロックの位相を受信信号のそれに一致さ
せる場合などに利用されている。そして、一例として、
特開平9−153887号(米国特許5654991)
に開示される構成が知られている。
(特開平9−153887号に開示されている回路)の
回路図である。このクロック補正回路は、要求に応じて
入力クロック(CLK-IN)の位相を補正することによって
出力クロック(CLK )を生成する。以下、この回路の構
成および動作を簡単に説明する。
回路101のA端子に与えられる。ここで、排他的論理
和回路101は、そのB端子に「L」が入力されると、
信号(CLK-EO)として入力クロック(CLK-IN)をそのま
ま出力する。一方、排他的論理和回路101は、そのB
端子に「H」が入力されると、信号(CLK-EO)として入
力クロック(CLK-IN)の論理を反転させた信号を出力す
る。このとき、OR回路102のB端子に「L」が与え
られているものとすると、このクロック補正回路は、ク
ロック(CLK )として、入力クロック(CLK-IN)と同一
の信号または入力クロック(CLK-IN)の論理を反転させ
た信号を出力する。
作を示すタイミング図である。図9において、時刻T1
以前および時刻T2 以降は、排他的論理和回路101の
B端子に「L」が与えられている。このため、この期間
は、排他的論理和回路101は、入力クロック(CLK-I
N)と同じ信号を出力する。一方、時刻T1 〜時刻T2
は、排他的論理和回路101のB端子に「H」が与えら
れている。このため、この期間は、排他的論理和回路1
01は、入力クロック(CLK-IN)の論理を反転させた信
号を出力する。ここで、入力クロック(CLK-IN)の論理
を反転させると、その入力クロック(CLK-IN)の位相を
180度シフトさせた信号が得られる。すなわち、排他
的論理和回路101は、そのB端子に与えられる信号に
応じて、入力クロック(CLK-IN)と同じ信号、または入
力クロック(CLK-IN)の位相を180度シフトさせた信
号を出力する。そして、この排他的論路和回路101の
出力と信号(FORCEONE)との論路和がクロック(CLK )
として出力される。
は、時刻T1 および時刻T2 において、それぞれ180
度(1/2周期)ずつシフトされる。すなわち、図8に
示すクロック補正回路は、クロックの位相を1/2周期
だけ補正できる。
示したクロック補正回路は、クロックの位相を1/2周
期単位で補正できる。しかし、換言すれば、上記クロッ
ク補正回路は、クロックの位相を1/2周期よりも細か
い単位で補正することは出来ない。
は、入力クロックとその入力クロックの位相補正を指示
するための信号(JUMPCLK )とが互いに同期していない
ので、以下の問題が生じる可能性がある。即ち、信号
(JUMPCLK )が与えられると、フリップフロップ103
における遅延の後にノードAの信号が変化する。また、
このノードAの信号が変化すると、フリップフロップ1
04における遅延の後に信号(FORCEONE)が変化する。
そして、この信号(FORCEONE)に起因して排他的論路和
回路101のB端子に与えられる信号が生成される。こ
こで、上記遅延時間は一定ではない。したがって、信号
(JUMPCLK )が与えられると、そのことに起因して排他
的論理和回路101の出力が乱れることがある。図9に
示す例では、時刻T1 および時刻T2 の近傍において、
それぞれパルス幅の小さいパルスが生成されているが、
上記遅延時間によっては、このパルスが生成されない可
能性もある。この場合、クロック補正回路の全体動作が
不安定になる。
周期よりも細かい精度で補正できる回路を提供すること
である。また、本発明の他の課題は、クロック補正回路
の動作を安定させることである。
路は、入力周期信号の立上りエッジを利用してその入力
周期信号を分周する第1の分周手段と、上記入力周期信
号の立下りエッジを利用してその入力周期信号を分周す
る第2の分周手段と、上記第1および第2の分周回路の
出力に基づいて出力クロックを生成する生成手段と、上
記出力クロックの位相を補正するための指示に従って上
記第1および第2の分周手段を制御する制御手段と、を
有する。
生成される周期信号および第2の分周手段により生成さ
れる周期信号の位相は、互いにシフトしている。ここ
で、第1および第2の分周手段による分周比がそれぞれ
Nであるものとすると、上記2つの周期信号の位相差の
最小値は、その周期信号の周期の1/2Nである。した
がって、第1および第2の分周手段の動作を適切に制御
すれば、出力クロックの位相をそのクロックの1/2N
周期単にで補正できる。
クの位相を進めるための指示または遅らせるための指示
を上記入力周期信号に同期して検出する検出回路と、上
記検出回路により検出された指示の種別に基づいて上記
第1および第2の分周手段をリセット/リセット解除す
るタイミングを決定するタイミング調整回路とを有す
る。この構成によれば、出力クロックの信号源である第
1および第2の分周手段だけでなく、それら第1および
第2の分周手段を制御する制御手段も入力周期信号に同
期して動作する。したがって、クロック補正回路の動作
が安定する。
参照しながら説明する。図1は、本発明の一実施形態の
クロック補正回路のブロック図である。このクロック補
正回路10は、入力クロック(CLK-IN)に基づいて出力
クロック(CLK-OUT )を生成すると共に、要求に応じて
その出力クロックの位相を補正する。以下、この回路の
構成および動作を説明する。
ップ回路11のCK端子に与えられると共に、インバー
ト回路12を介してフリップフロップ回路13のCK端
子に与えられる。フリップフロップ回路11は、入力ク
ロック(CLK-IN)の立上りエッジを検出する毎に、その
D端子に与えられている信号をQ端子から出力する。こ
こで、フリップフロップ回路11のD端子には、そのフ
リップフロップ回路11の/Q端子の信号が与えられ
る。したがって、フリップフロップ回路11は、/Q端
子から「L」を出力している期間に入力クロック(CLK-
IN)の立上りエッジを検出すると、その/Q端子の信号
を「L」から「H」に遷移させ、また、/Q端子から
「H」を出力している期間に上記立上りエッジを検出す
ると、その/Q端子の信号を「H」から「L」に遷移さ
せる。即ち、入力クロック(CLK-IN)は、リップフロッ
プ回路11により2分周される。具体的には、フリップ
フロップ回路11は、入力クロック(CLK-IN)の立上り
エッジに同期してその入力クロック(CLK-IN)を2分周
する。以下、このフリップフロップ回路11の出力を、
「クロック(CLK-A )」と呼ぶことにする。
作は、基本的に、フリップフロップ回路11と同じであ
る。ただし、フリップフロップ回路13のCK端子に
は、入力クロック(CLK-IN)の反転信号が与えられる。
したがって、フリップフロップ回路13は、入力クロッ
ク(CLK-IN)の立下りエッジに同期してその入力クロッ
ク(CLK-IN)を2分周することになる。以下、このフリ
ップフロップ回路13の出力を、「クロック(CLK-B
)」と呼ぶことにする。
13による分周動作を説明する図である。ただし、図2
では、フリップフロップ11および13にリセット信号
が与えられていないと仮定した場合の信号が描かれてい
る。なお、フリップフロップ11および13は、そのリ
セット端子(/CLR)に「L」が与えられると、リセ
ットされ、「L」を出力する。一方、そのリセット端子
に「H」が与えられると、そのリセットは解除され、図
2に示す分周信号を出力する。
したように、それぞれ入力クロック(CLK-IN)の立上り
エッジおよび立下りエッジに同期してその入力クロック
(CLK-IN)を2分周する。したがって、フリップフロッ
プ11および13によりそれぞれ生成されるクロック
(CLK-A )およびクロック(CLK-B )は、互いにその位
相が1/4周期ずれている。
1により生成されるクロック(CLK-A )およびフリップ
フロップ回路13により生成されるクロック(CLK-B )
の論理和を出力する。ただし、フリップフロップ回路1
1および13は、それぞれ後述するリセット信号により
制御される。例えば、フリップフロップ回路13にリセ
ット指示が与えられている場合には、フリップフロップ
回路13は「L」を出力する。この場合、OR回路14
は、クロック(CLK-A )をそのまま出力することにな
る。一方、フリップフロップ回路11にリセット信号が
与えられている場合には、フリップフロップ回路11は
「L」を出力する。この場合、OR回路14は、クロッ
ク(CLK-B )をそのまま出力することになる。以下で
は、OR回路14の出力を「出力クロック(CLK-OUT
)」と呼ぶことにする。
外部から与えられる位相補正指示信号を検出する。位相
補正指示信号としては、出力クロック(CLK-OUT )の位
相を1/4周期進めるためのadvance 信号、および出力
クロック(CLK-OUT )の位相を1/4周期遅らせるため
のretard信号が使用される。なお、advance 信号および
retard信号は、それぞれ出力クロック(CLK-OUT )の立
上りエッジに同期して変化するものとする。
の立上りエッジを検出するごとに、advance 信号及びre
tard信号のレベルをモニタする。そして、検出回路15
は、上記タイミングにおいてadvance 信号またはretard
信号が「H」であった時は、その出力を反転する。な
お、以下では、advance 信号が「H」になることを「前
進指示」と呼び、また、retard信号が「H」になること
を「遅延指示」と呼ぶことがある。また、検出回路15
の出力を「信号(rst )」と呼ぶことにする。
「L」である期間に前進指示または遅延指示を検出する
と、その出力を「L」から「H」に切り換え、信号(rs
t )が「H」である期間に前進指示または遅延指示を検
出すると、その出力を「H」から「L」に切り換える。
ただし、検出回路15は、advance 信号またはretard信
号が「H」レベルに保持されている期間は、次の前進指
示または遅延指示を受け付けない。また、advance 信号
またはretard信号が「H」レベルに保持されている期間
に入力クロック(CLK-IN)の立上りエッジを繰り返し検
出した場合は、検出回路15は、2回目以降の立上りエ
ッジを無視する図3は、検出回路15の一例のブロック
図である。検出回路15は、advance信号を受信するラ
ッチ回路21およびretard信号を受信するラッチ回路2
2を備える。ラッチ回路21および22は、それぞれ入
力クロック(CLK-IN)が与えられており、その立上りエ
ッジを用いてadvance 信号およびretard信号をラッチす
る。そして、ラッチ回路21および22は、それぞれラ
ッチした信号をOR回路23に対して出力する。なお、
ラッチ回路21および22は、例えば、フリップフロッ
プ回路により構成される。
2の出力の論理和を生成してフリップフロップ回路24
に出力する。そして、フリップフロップ24は、OR回
路23から与えられる信号の立上りエッジを検出する
と、自分の出力信号の論理を反転させる。
検出回路15により生成された信号(rst )からリセッ
ト信号(rst-a )及びリセット信号(rst-b )を生成す
る。このとき、タイミング調整回路16の動作は以下の
取りである。 (1) 前進指示を受信(advance 信号が「H」) 信号(rst-a ):信号(rst ) 信号(rst-b ):信号(rst ) すなわち、タイミング調整回路16は、前進指示を受信
した時は、リセット信号(rst-a )およびリセット信号
(rst-b )として、それぞれ検出回路15により生成さ
れた信号(rst )をそのまま出力する。 (2) 遅延指示を受信(retard信号が「H」) (2a)信号(rst )が「H」から「L」に変化した場合 信号(rst-a ):信号(rst ) 信号(rst-b ):信号(rst )を1クロックサイクル遅
延させた信号 すなわち、タイミング調整回路16は、遅延指示を受信
した場合であって、且つ信号(rst )が「H」から
「L」に変化した場合には、リセット信号(rst-a )と
して信号(rst )をそのまま出力すると共に、リセット
信号(rst-b )として信号(rst )を1クロックサイク
ル遅延させた信号を出力する。ここで、「1クロックサ
イクル」とは、入力クロック(CLK-IN)の1周期であ
る。
化した場合 信号(rst-a ):信号(rst )を1クロックサイクル遅
延させた信号 信号(rst-b ):信号(rst )を1クロックサイクル遅
延させた信号 すなわち、タイミング調整回路16は、遅延指示を受信
した場合であって、且つ信号(rst )が「L」から
「H」に変化した場合には、リセット信号(rst-a )お
よびリセット信号(rst-b )として、それぞれ信号(rs
t )を1クロックサイクル遅延させた信号を出力する。
ブロック図である。検出回路15により生成された信号
(rst )は、セレクタ31および32に入力される。ま
た、この信号(rst )は、それぞれ遅延回路33および
34を通過した後にセレクタ31および32に入力され
る。ここで、遅延部33および34の遅延量はそれぞれ
入力クロック(CLK-IN)の1周期時間である。なお、遅
延部33および34は、例えば、シフトレジスタにより
実現可能である。この場合、このシフトレジスタは、入
力クロック(CLK-IN)に従って動作するように構成され
る。
「L」に変化したのか、「L」から「H」に変化したの
かを検出する。以下、前者を「第1の変化」、後者を
「第2の変化」と呼ぶことがある。そして、検出部35
は、第1の変化または第2の変化を検出すると、その旨
を制御部36に通知する。制御部36は、検出35から
の通知、advance 信号およびretard信号に基づいてセレ
クト信号を生成する。セレクト信号の生成方法について
は、上記(1) 、(2a)、及び(2b)の通りである。
部36から与えられるセレクト信号に従って出力すべき
信号を選択する。具体的には、advance 信号が「H」で
あった場合(前進指示を受信した場合)は、セレクタ3
1および32は、それぞれ信号(rst )を選択して出力
する。また、retard信号が「H」(遅延指示)であり且
つ上記第1の変化が検出された場合には、セレクタ31
は信号(rst )を選択し、セレクタ32は遅延部34の
出力を選択する。さらに、retard信号が「H」であり且
つ上記第2の変化が検出された場合には、セレクタ31
および32は、それぞれ遅延部33および34の出力を
選択する。
セット信号(rst-a )は、フリップフロップ回路11の
リセット端子(/CLR)に与えられる。一方、リセッ
ト信号(rst-b )は、インバート回路17を介してフリ
ップフロップ回路13のリセット端子(/CLR)に与
えられる。そして、フリップフロップ回路11および1
3は、それぞれリセット端子に「L」が与えられると、
「L」を出力する。
て、advanec 信号を利用した前進指示またはretard信号
を利用した遅延指示が与えられると、信号(rst )の論
理が変化し、それに対応するリセット信号(rst-a )お
よびリセット信号(rst-b )が生成される。ここで、リ
セット信号(rst-a )及びリセット信号(rst-b )は、
前進指示又は遅延指示が与えられた直後を除いては、共
に信号(rst )と同じ信号である。また、リセット信号
(rst-b )は、インバータ回路17を介してフリップフ
ロップ回路13に与えられる。したがって、フリップフ
ロップ回路11および13は、前進信号または遅延信号
が与えられた直後を除けば、いずれか一方がリセットさ
れて「L」を出力し、他方が入力クロック(CLK-IN)の
分周信号を出力するように動作する。そして、フリップ
フロップ回路11または13のいずれか一方により生成
された分周信号が、OR回路14を介して出力クロック
(CLK-OUT )として出力される。
ては、大雑把に言うと、前進指示または遅延指示が与え
られる毎に信号(rst )の論理が反転し、その信号(rs
t )の論理に対応してクロック(CLK-A )またはクロッ
ク(CLK-B )が出力クロック(CLK-OUT )として出力さ
れる。したがって、信号(rst )の論理と、クロック
(CLK-A )またはクロック(CLK-B )のうちの何れが使
用されているのかは、一意に対応している。この実施例
では、信号(rst )が「H」の時はクロック(CLK-A )
が使用され、信号(rst )が「L」の時はクロック(CL
K-B )が使用されている。
ロック補正回路の動作を示すタイミング図である。ここ
では、出力クロック(CLK-OUT )の位相を1/4周期進
めるためのadvance 信号が与えられた場合の動作を説明
する。時刻T1 以前は、信号(rst )が「H」であるも
のとする。このとき、出力クロック(CLK-OUT )として
クロック(CLK-A )が使用されている。
のとする。この例では、時刻T1 においてadvance 信号
が「L」から「H」に変化している。続いて、検出回路
15は、時刻T2 において入力クロック(CLK-IN)の立
上りエッジを検出すると、信号(rst )の論理を「H」
から「L」に変化させる。そして、タイミング調整回路
16は、その信号(rst )の変化に基づいてリセット信
号(rst-a )およびリセット信号(rst-b )を生成す
る。ここでは、タイミング調整回路16は、前進指示が
与えられているので、受信した信号(rst )をそのまま
リセット信号(rst-a )およびリセット信号(rst-b )
として出力する。これにより、時刻T2 以降、フリップ
フロップ回路11のリセット端子には「L」が与えら
れ、フリップフロップ回路13のリセット端子には
「H」が与えられることになる。即ち、時刻T2 以降、
フリップフロップ回路11は「L」を出力し、フリップ
フロップ回路13はクロック(CLK-B )を出力する。こ
の結果、出力クロック(CLK-OUT )として出力される信
号は、クロック(CLK-A )からクロック(CLK-B )に切
り替わる。
与えられるものとする。この場合、検出回路15は、時
刻T4 において入力クロック(CLK-IN)の立上りエッジ
を検出すると、信号(rst )の論理を「L」から「H」
に変化させる。そして、タイミング回路16は、時刻T
2 における動作と同様に、その信号(rst )をそのまま
リセット信号(rst-a )およびリセット信号(rst-b )
として出力する。これにより、時刻T4 以降、フリップ
フロップ回路11のリセット端子には「H」が与えら
れ、フリップフロップ回路13のリセット端子には
「L」が与えられることになる。すなわち、時刻T4 以
降、フリップフロップ回路11はクロック(CLK-A )を
出力し、フリップフロップ回路13は「L」を出力す
る。この結果、出力クロック(CLK-OUT )として出力さ
れる信号は、クロック(CLK-B )からクロック(CLK-A
)に切り替わる。
ては、前進指示を受信する毎にクロック(CLK-A )また
はクロック(CLK-B )が交互に切り換えられて出力され
る。ここで、クロック(CLK-A )およびクロック(CLK-
B )は、互いに1/4周期だけシフトしている。したが
って、出力クロック(CLK-OUT )の周期は、前進指示を
受信した直後には、通常時の3/4倍になる。この結
果、出力クロック(CLK-OUT )の位相は、前進指示を受
信する毎に、1/4周期だけ進むことになる。
クロック補正回路の動作を示すタイミング図である。こ
こでは、出力クロック(CLK-OUT )の位相を1/4周期
遅らせるためのretard信号が与えられた場合の動作を説
明する。時刻T1 以前は、図5に示した場合と同様に、
信号(rst )が「H」であるものとする。そして、出力
クロック(CLK-OUT )としてクロック(CLK-A )が使用
されている。
ここでは、時刻T1 においてretard信号が「L」から
「H」に変化している。続いて、検出回路15は、時刻
T2 において入力クロック(CLK-IN)の立上りエッジを
検出すると、信号(rst )の論理を「H」から「L」に
変化させる。そして、タイミング調整回路16は、その
信号(rst )の変化に基づいてリセット信号(rst-a )
およびリセット信号(rst-b )を生成する。ここでは、
タイミング調整回路16は、遅延指示を受信すると共
に、信号(rst )が「H」から「L」に変化したことを
検出する。したがって、タイミング調整回路16は、受
信した信号(rst )をそのままリセット信号(rst-a )
として出力するとともに、その信号(rst )を入力クロ
ック(CLK-IN)の1周期時間だけ遅延させた信号をリセ
ット信号(rst-b )として出力する。この実施例では、
時刻T3 においてリセット信号(rst-b )の論理が反転
している。
は、時刻T2 以降はそのリセット端子に「L」が与えら
れるので、「L」を出力する。一方、フリップフロップ
回路13のリセット端子には、時刻T2 〜時刻T3 は
「L」が与えられ、時刻T3 以降は「H」が与えられる
ことになる。すなわち、フリップフロップ回路13は、
時刻T2 〜時刻T3 は「L」を出力し、時刻T3 以降は
クロック(CLK-B )を出力する。この結果、出力クロッ
ク(CLK-OUT )として出力される信号は、時刻T2〜時
刻T3 における遷移期間の後、クロック(CLK-A )から
クロック(CLK-B )に切り替わる。
与えられるものとする。この場合、検出回路15は、時
刻T5 において入力クロック(CLK-IN)の立上りエッジ
を検出すると、信号(rst )の論理を「L」から「H」
に変化させる。このとき、タイミング調整回路16は、
遅延指示を受信すると共に、信号(rst )が「L」から
「H」に変化したことを検出する。したがって、タイミ
ング調整回路16は、受信した信号(rst )を入力クロ
ック(CLK-IN)の1周期時間だけ遅延させた信号をリセ
ット信号(rst-a )およびリセット信号(rst-b )とし
て出力する。この実施例では、時刻T6 において、リセ
ット信号(rst-a )およびリセット信号(rst-b )の論
理が反転している。
ップ回路11は、そのリセット端子に「H」が与えら
れ、フリップフロップ回路13は、そのリセット端子に
「L」が与えられることになる。すなわち、時刻T6 以
降は、フリップフロップ回路11はクロック(CLK-A )
を出力し、フリップフロップ回路13は「L」を出力す
る。この結果、出力クロック(CLK-OUT )として出力さ
れる信号は、時刻T5 〜時刻T6 における遷移期間の
後、クロック(CLK-B )からクロック(CLK-A )に切り
替わる。
ては、遅延指示を受信する毎にクロック(CLK-A )また
はクロック(CLK-B )が交互に切り換えられて出力され
る。そして、出力クロック(CLK-OUT )の周期は、遅延
指示を受信した直後には、通常時の5/4倍になる。こ
の結果、出力クロック(CLK-OUT )の位相は、遅延指示
を受信する毎に、1/4周期だけ遅れることになる。
れば、出力クロックの位相を1/4周期単位で任意に進
ませることができ、また、任意に遅らせることができ
る。また、このクロック補正回路10においては、出力
クロック(CLK-OUT )の信号源(フリップフロップ回路
11、13)、及びその信号源を制御する回路(検出回
路15、タイミング調整回路16)が共に入力クロック
(CLK-IN)に従って動作する。すなわち、上記出力クロ
ック(CLK-OUT )の信号原およびその信号源を制御する
回路は互いに同期して動作する。したがって、クロック
補正回路10の動作は安定している。
相を1/4周期単位で補正する回路を示したが、本発明
はこれに限定されるものではない。即ち、例えば、図7
に示すように、クロック補正回路10のフリップフロッ
プ回路11および13の代わりにN分周回路41および
42を設ければ、出力クロックの位相は、1/2N周期
単位で補正することができる。ただし、N分周回路41
は入力クロック(CLK-IN)の立上りエッジに同期して分
周動作を行い、N分周回路42は入力クロック(CLK-I
N)の立下りエッジに同期して分周動作を行うものとす
る。
クロックの1/2周期よりも細かい単位で補正できる。
また、クロック補正回路の動作が安定する。
ック図である。
作を説明する図である。
る。
路の動作を示すタイミング図である。
回路の動作を示すタイミング図である。
ク図である。
る。
ミング図である。
Claims (2)
- 【請求項1】 入力周期信号の立上りエッジを利用して
その入力周期信号を分周する第1の分周手段と、 上記入力周期信号の立下りエッジを利用してその入力周
期信号を分周する第2の分周手段と、 上記第1および第2の分周回路の出力に基づいて出力ク
ロックを生成する生成手段と、 上記出力クロックの位相を補正するための指示に従って
上記第1および第2の分周手段を制御する制御手段と、 を有するクロック補正回路。 - 【請求項2】 請求項1に記載のクロック補正回路であ
って、 上記制御手段は、 上記出力クロックの位相を進めるための指示または遅ら
せるための指示を上記入力周期信号に同期して検出する
検出回路と、 上記検出回路により検出された指示の種別に基づいて上
記第1および第2の分周手段をリセット/リセット解除
するタイミングを決定するタイミング調整回路と、 を有する。
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JP2000232758A JP3729041B2 (ja) | 2000-08-01 | 2000-08-01 | クロック補正回路 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7283151B2 (en) | 2002-05-27 | 2007-10-16 | Ricoh Company, Ltd. | Pixel clock generation device causing state transition of pixel clock according to detected state transition and phase data indicating phase shift amount |
-
2000
- 2000-08-01 JP JP2000232758A patent/JP3729041B2/ja not_active Expired - Fee Related
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US7283151B2 (en) | 2002-05-27 | 2007-10-16 | Ricoh Company, Ltd. | Pixel clock generation device causing state transition of pixel clock according to detected state transition and phase data indicating phase shift amount |
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