JP2002051032A

JP2002051032A - クロック補正回路

Info

Publication number: JP2002051032A
Application number: JP2000232758A
Authority: JP
Inventors: Takeshi Furuike; 剛古池
Original assignee: Toyota Industries Corp
Current assignee: Toyota Industries Corp
Priority date: 2000-08-01
Filing date: 2000-08-01
Publication date: 2002-02-15
Anticipated expiration: 2020-08-01
Also published as: JP3729041B2

Abstract

(57)【要約】【課題】クロックの位相をそのクロックの１／２周期
よりも細かい単位で補正する回路を提供する。【解決手段】フリップフロップ回路１１は、入力クロ
ックの立上りエッジを利用してその入力クロックを２分
周する。フリップフロップ回路１３は、入力クロックの
立下りエッジを利用してその入力クロックを２分周す
る。検出回路１５は出力クロックの位相を補正するため
の指示を検出する。与えられる指示は、位相を進めるた
めの指示または位相を遅らせるための指示である。タイ
ミング調整回路１６は、検出回路１５により上記指示が
検出されると、その指示の内容に従ってフリップフロッ
プ回路１１および１３を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロックの位相ま
たはタイミングを補正する回路に係わる。

【０００２】

【従来の技術】従来から、様々な分野において、クロッ
クの位相またはタイミングを補正する回路（クロック補
正回路）が知られている。例えば、クロック補正回路
は、通信システムの受信装置において、その受信装置内
で生成されるクロックの位相を受信信号のそれに一致さ
せる場合などに利用されている。そして、一例として、
特開平９−１５３８８７号（米国特許５６５４９９１）
に開示される構成が知られている。

【０００３】図８は、既存のクロック補正回路の一例
（特開平９−１５３８８７号に開示されている回路）の
回路図である。このクロック補正回路は、要求に応じて
入力クロック（CLK-IN）の位相を補正することによって
出力クロック（CLK ）を生成する。以下、この回路の構
成および動作を簡単に説明する。

【０００４】入力クロック（CLK-IN）は、排他的論理和
回路１０１のＡ端子に与えられる。ここで、排他的論理
和回路１０１は、そのＢ端子に「Ｌ」が入力されると、
信号（CLK-EO）として入力クロック（CLK-IN）をそのま
ま出力する。一方、排他的論理和回路１０１は、そのＢ
端子に「Ｈ」が入力されると、信号（CLK-EO）として入
力クロック（CLK-IN）の論理を反転させた信号を出力す
る。このとき、ＯＲ回路１０２のＢ端子に「Ｌ」が与え
られているものとすると、このクロック補正回路は、ク
ロック（CLK ）として、入力クロック（CLK-IN）と同一
の信号または入力クロック（CLK-IN）の論理を反転させ
た信号を出力する。

【０００５】図９は、図８に示すクロック補正回路の動
作を示すタイミング図である。図９において、時刻Ｔ1
以前および時刻Ｔ2 以降は、排他的論理和回路１０１の
Ｂ端子に「Ｌ」が与えられている。このため、この期間
は、排他的論理和回路１０１は、入力クロック（CLK-I
N）と同じ信号を出力する。一方、時刻Ｔ1 〜時刻Ｔ2
は、排他的論理和回路１０１のＢ端子に「Ｈ」が与えら
れている。このため、この期間は、排他的論理和回路１
０１は、入力クロック（CLK-IN）の論理を反転させた信
号を出力する。ここで、入力クロック（CLK-IN）の論理
を反転させると、その入力クロック（CLK-IN）の位相を
１８０度シフトさせた信号が得られる。すなわち、排他
的論理和回路１０１は、そのＢ端子に与えられる信号に
応じて、入力クロック（CLK-IN）と同じ信号、または入
力クロック（CLK-IN）の位相を１８０度シフトさせた信
号を出力する。そして、この排他的論路和回路１０１の
出力と信号（FORCEONE）との論路和がクロック（CLK ）
として出力される。

【０００６】この結果、入力クロック（CLK-IN）の位相
は、時刻Ｔ1 および時刻Ｔ2 において、それぞれ１８０
度（１／２周期）ずつシフトされる。すなわち、図８に
示すクロック補正回路は、クロックの位相を１／２周期
だけ補正できる。

【０００７】

【発明が解決しようとする課題】上述のように、図８に
示したクロック補正回路は、クロックの位相を１／２周
期単位で補正できる。しかし、換言すれば、上記クロッ
ク補正回路は、クロックの位相を１／２周期よりも細か
い単位で補正することは出来ない。

【０００８】また、図８に示したクロック補正回路で
は、入力クロックとその入力クロックの位相補正を指示
するための信号（JUMPCLK ）とが互いに同期していない
ので、以下の問題が生じる可能性がある。即ち、信号
（JUMPCLK ）が与えられると、フリップフロップ１０３
における遅延の後にノードＡの信号が変化する。また、
このノードＡの信号が変化すると、フリップフロップ１
０４における遅延の後に信号（FORCEONE）が変化する。
そして、この信号（FORCEONE）に起因して排他的論路和
回路１０１のＢ端子に与えられる信号が生成される。こ
こで、上記遅延時間は一定ではない。したがって、信号
（JUMPCLK ）が与えられると、そのことに起因して排他
的論理和回路１０１の出力が乱れることがある。図９に
示す例では、時刻Ｔ1 および時刻Ｔ2 の近傍において、
それぞれパルス幅の小さいパルスが生成されているが、
上記遅延時間によっては、このパルスが生成されない可
能性もある。この場合、クロック補正回路の全体動作が
不安定になる。

【０００９】本発明の課題は、クロックの位相を１／２
周期よりも細かい精度で補正できる回路を提供すること
である。また、本発明の他の課題は、クロック補正回路
の動作を安定させることである。

【００１０】

【課題を解決するための手段】本発明のクロック補正回
路は、入力周期信号の立上りエッジを利用してその入力
周期信号を分周する第１の分周手段と、上記入力周期信
号の立下りエッジを利用してその入力周期信号を分周す
る第２の分周手段と、上記第１および第２の分周回路の
出力に基づいて出力クロックを生成する生成手段と、上
記出力クロックの位相を補正するための指示に従って上
記第１および第２の分周手段を制御する制御手段と、を
有する。

【００１１】上記構成によれば、第１の分周手段により
生成される周期信号および第２の分周手段により生成さ
れる周期信号の位相は、互いにシフトしている。ここ
で、第１および第２の分周手段による分周比がそれぞれ
Ｎであるものとすると、上記２つの周期信号の位相差の
最小値は、その周期信号の周期の１／２Ｎである。した
がって、第１および第２の分周手段の動作を適切に制御
すれば、出力クロックの位相をそのクロックの１／２Ｎ
周期単にで補正できる。

【００１２】上記制御手段は、例えば、上記出力クロッ
クの位相を進めるための指示または遅らせるための指示
を上記入力周期信号に同期して検出する検出回路と、上
記検出回路により検出された指示の種別に基づいて上記
第１および第２の分周手段をリセット／リセット解除す
るタイミングを決定するタイミング調整回路とを有す
る。この構成によれば、出力クロックの信号源である第
１および第２の分周手段だけでなく、それら第１および
第２の分周手段を制御する制御手段も入力周期信号に同
期して動作する。したがって、クロック補正回路の動作
が安定する。

【００１３】

【発明の実施の形態】本発明の実施形態について図面を
参照しながら説明する。図１は、本発明の一実施形態の
クロック補正回路のブロック図である。このクロック補
正回路１０は、入力クロック（CLK-IN）に基づいて出力
クロック（CLK-OUT ）を生成すると共に、要求に応じて
その出力クロックの位相を補正する。以下、この回路の
構成および動作を説明する。

【００１４】入力クロック（CLK-IN）は、フリップフロ
ップ回路１１のＣＫ端子に与えられると共に、インバー
ト回路１２を介してフリップフロップ回路１３のＣＫ端
子に与えられる。フリップフロップ回路１１は、入力ク
ロック（CLK-IN）の立上りエッジを検出する毎に、その
Ｄ端子に与えられている信号をＱ端子から出力する。こ
こで、フリップフロップ回路１１のＤ端子には、そのフ
リップフロップ回路１１の／Ｑ端子の信号が与えられ
る。したがって、フリップフロップ回路１１は、／Ｑ端
子から「Ｌ」を出力している期間に入力クロック（CLK-
IN）の立上りエッジを検出すると、その／Ｑ端子の信号
を「Ｌ」から「Ｈ」に遷移させ、また、／Ｑ端子から
「Ｈ」を出力している期間に上記立上りエッジを検出す
ると、その／Ｑ端子の信号を「Ｈ」から「Ｌ」に遷移さ
せる。即ち、入力クロック（CLK-IN）は、リップフロッ
プ回路１１により２分周される。具体的には、フリップ
フロップ回路１１は、入力クロック（CLK-IN）の立上り
エッジに同期してその入力クロック（CLK-IN）を２分周
する。以下、このフリップフロップ回路１１の出力を、
「クロック（CLK-A ）」と呼ぶことにする。

【００１５】フリップフロップ回路１３の構成および動
作は、基本的に、フリップフロップ回路１１と同じであ
る。ただし、フリップフロップ回路１３のＣＫ端子に
は、入力クロック（CLK-IN）の反転信号が与えられる。
したがって、フリップフロップ回路１３は、入力クロッ
ク（CLK-IN）の立下りエッジに同期してその入力クロッ
ク（CLK-IN）を２分周することになる。以下、このフリ
ップフロップ回路１３の出力を、「クロック（CLK-B
）」と呼ぶことにする。

【００１６】図２は、フリップフロップ回路１１および
１３による分周動作を説明する図である。ただし、図２
では、フリップフロップ１１および１３にリセット信号
が与えられていないと仮定した場合の信号が描かれてい
る。なお、フリップフロップ１１および１３は、そのリ
セット端子（／ＣＬＲ）に「Ｌ」が与えられると、リセ
ットされ、「Ｌ」を出力する。一方、そのリセット端子
に「Ｈ」が与えられると、そのリセットは解除され、図
２に示す分周信号を出力する。

【００１７】フリップフロップ１１および１３は、上述
したように、それぞれ入力クロック（CLK-IN）の立上り
エッジおよび立下りエッジに同期してその入力クロック
（CLK-IN）を２分周する。したがって、フリップフロッ
プ１１および１３によりそれぞれ生成されるクロック
（CLK-A ）およびクロック（CLK-B ）は、互いにその位
相が１／４周期ずれている。

【００１８】ＯＲ回路１４は、フリップフロップ回路１
１により生成されるクロック（CLK-A ）およびフリップ
フロップ回路１３により生成されるクロック（CLK-B ）
の論理和を出力する。ただし、フリップフロップ回路１
１および１３は、それぞれ後述するリセット信号により
制御される。例えば、フリップフロップ回路１３にリセ
ット指示が与えられている場合には、フリップフロップ
回路１３は「Ｌ」を出力する。この場合、ＯＲ回路１４
は、クロック（CLK-A ）をそのまま出力することにな
る。一方、フリップフロップ回路１１にリセット信号が
与えられている場合には、フリップフロップ回路１１は
「Ｌ」を出力する。この場合、ＯＲ回路１４は、クロッ
ク（CLK-B ）をそのまま出力することになる。以下で
は、ＯＲ回路１４の出力を「出力クロック（CLK-OUT
）」と呼ぶことにする。

【００１９】検出回路１５は、クロック補正回路１０の
外部から与えられる位相補正指示信号を検出する。位相
補正指示信号としては、出力クロック（CLK-OUT ）の位
相を１／４周期進めるためのadvance 信号、および出力
クロック（CLK-OUT ）の位相を１／４周期遅らせるため
のretard信号が使用される。なお、advance 信号および
retard信号は、それぞれ出力クロック（CLK-OUT ）の立
上りエッジに同期して変化するものとする。

【００２０】検出回路１５は、入力クロック（CLK-IN）
の立上りエッジを検出するごとに、advance 信号及びre
tard信号のレベルをモニタする。そして、検出回路１５
は、上記タイミングにおいてadvance 信号またはretard
信号が「Ｈ」であった時は、その出力を反転する。な
お、以下では、advance 信号が「Ｈ」になることを「前
進指示」と呼び、また、retard信号が「Ｈ」になること
を「遅延指示」と呼ぶことがある。また、検出回路１５
の出力を「信号（rst ）」と呼ぶことにする。

【００２１】例えば、検出回路１５は、信号（rst ）が
「Ｌ」である期間に前進指示または遅延指示を検出する
と、その出力を「Ｌ」から「Ｈ」に切り換え、信号（rs
t ）が「Ｈ」である期間に前進指示または遅延指示を検
出すると、その出力を「Ｈ」から「Ｌ」に切り換える。
ただし、検出回路１５は、advance 信号またはretard信
号が「Ｈ」レベルに保持されている期間は、次の前進指
示または遅延指示を受け付けない。また、advance 信号
またはretard信号が「Ｈ」レベルに保持されている期間
に入力クロック（CLK-IN）の立上りエッジを繰り返し検
出した場合は、検出回路１５は、２回目以降の立上りエ
ッジを無視する図３は、検出回路１５の一例のブロック
図である。検出回路１５は、advance信号を受信するラ
ッチ回路２１およびretard信号を受信するラッチ回路２
２を備える。ラッチ回路２１および２２は、それぞれ入
力クロック（CLK-IN）が与えられており、その立上りエ
ッジを用いてadvance 信号およびretard信号をラッチす
る。そして、ラッチ回路２１および２２は、それぞれラ
ッチした信号をＯＲ回路２３に対して出力する。なお、
ラッチ回路２１および２２は、例えば、フリップフロッ
プ回路により構成される。

【００２２】ＯＲ回路２３は、ラッチ回路２１および２
２の出力の論理和を生成してフリップフロップ回路２４
に出力する。そして、フリップフロップ２４は、ＯＲ回
路２３から与えられる信号の立上りエッジを検出する
と、自分の出力信号の論理を反転させる。

【００２３】図１に戻る。タイミング調整回路１６は、
検出回路１５により生成された信号（rst ）からリセッ
ト信号（rst-a ）及びリセット信号（rst-b ）を生成す
る。このとき、タイミング調整回路１６の動作は以下の
取りである。 (1) 前進指示を受信（advance 信号が「Ｈ」）信号（rst-a ）：信号（rst ）信号（rst-b ）：信号（rst ）すなわち、タイミング調整回路１６は、前進指示を受信
した時は、リセット信号（rst-a ）およびリセット信号
（rst-b ）として、それぞれ検出回路１５により生成さ
れた信号（rst ）をそのまま出力する。 (2) 遅延指示を受信（retard信号が「Ｈ」） (2a)信号（rst ）が「Ｈ」から「Ｌ」に変化した場合信号（rst-a ）：信号（rst ）信号（rst-b ）：信号（rst ）を１クロックサイクル遅
延させた信号すなわち、タイミング調整回路１６は、遅延指示を受信
した場合であって、且つ信号（rst ）が「Ｈ」から
「Ｌ」に変化した場合には、リセット信号（rst-a ）と
して信号（rst ）をそのまま出力すると共に、リセット
信号（rst-b ）として信号（rst ）を１クロックサイク
ル遅延させた信号を出力する。ここで、「１クロックサ
イクル」とは、入力クロック（CLK-IN）の１周期であ
る。

【００２４】(2b)信号（rst ）が「Ｌ」から「Ｈ」に変
化した場合信号（rst-a ）：信号（rst ）を１クロックサイクル遅
延させた信号信号（rst-b ）：信号（rst ）を１クロックサイクル遅
延させた信号すなわち、タイミング調整回路１６は、遅延指示を受信
した場合であって、且つ信号（rst ）が「Ｌ」から
「Ｈ」に変化した場合には、リセット信号（rst-a ）お
よびリセット信号（rst-b ）として、それぞれ信号（rs
t ）を１クロックサイクル遅延させた信号を出力する。

【００２５】図４は、タイミング調整回路１６の一例の
ブロック図である。検出回路１５により生成された信号
（rst ）は、セレクタ３１および３２に入力される。ま
た、この信号（rst ）は、それぞれ遅延回路３３および
３４を通過した後にセレクタ３１および３２に入力され
る。ここで、遅延部３３および３４の遅延量はそれぞれ
入力クロック（CLK-IN）の１周期時間である。なお、遅
延部３３および３４は、例えば、シフトレジスタにより
実現可能である。この場合、このシフトレジスタは、入
力クロック（CLK-IN）に従って動作するように構成され
る。

【００２６】検出部３５は、信号（rst ）が「Ｈ」から
「Ｌ」に変化したのか、「Ｌ」から「Ｈ」に変化したの
かを検出する。以下、前者を「第１の変化」、後者を
「第２の変化」と呼ぶことがある。そして、検出部３５
は、第１の変化または第２の変化を検出すると、その旨
を制御部３６に通知する。制御部３６は、検出３５から
の通知、advance 信号およびretard信号に基づいてセレ
クト信号を生成する。セレクト信号の生成方法について
は、上記(1) 、(2a)、及び(2b)の通りである。

【００２７】セレクタ３１および３２は、それぞれ制御
部３６から与えられるセレクト信号に従って出力すべき
信号を選択する。具体的には、advance 信号が「Ｈ」で
あった場合（前進指示を受信した場合）は、セレクタ３
１および３２は、それぞれ信号（rst ）を選択して出力
する。また、retard信号が「Ｈ」（遅延指示）であり且
つ上記第１の変化が検出された場合には、セレクタ３１
は信号（rst ）を選択し、セレクタ３２は遅延部３４の
出力を選択する。さらに、retard信号が「Ｈ」であり且
つ上記第２の変化が検出された場合には、セレクタ３１
および３２は、それぞれ遅延部３３および３４の出力を
選択する。

【００２８】タイミング調整回路１６から出力されるリ
セット信号（rst-a ）は、フリップフロップ回路１１の
リセット端子（／ＣＬＲ）に与えられる。一方、リセッ
ト信号（rst-b ）は、インバート回路１７を介してフリ
ップフロップ回路１３のリセット端子（／ＣＬＲ）に与
えられる。そして、フリップフロップ回路１１および１
３は、それぞれリセット端子に「Ｌ」が与えられると、
「Ｌ」を出力する。

【００２９】上記構成のクロック補正回路１０におい
て、advanec 信号を利用した前進指示またはretard信号
を利用した遅延指示が与えられると、信号（rst ）の論
理が変化し、それに対応するリセット信号（rst-a ）お
よびリセット信号（rst-b ）が生成される。ここで、リ
セット信号（rst-a ）及びリセット信号（rst-b ）は、
前進指示又は遅延指示が与えられた直後を除いては、共
に信号（rst ）と同じ信号である。また、リセット信号
（rst-b ）は、インバータ回路１７を介してフリップフ
ロップ回路１３に与えられる。したがって、フリップフ
ロップ回路１１および１３は、前進信号または遅延信号
が与えられた直後を除けば、いずれか一方がリセットさ
れて「Ｌ」を出力し、他方が入力クロック（CLK-IN）の
分周信号を出力するように動作する。そして、フリップ
フロップ回路１１または１３のいずれか一方により生成
された分周信号が、ＯＲ回路１４を介して出力クロック
（CLK-OUT ）として出力される。

【００３０】このように、クロック補正回路１０におい
ては、大雑把に言うと、前進指示または遅延指示が与え
られる毎に信号（rst ）の論理が反転し、その信号（rs
t ）の論理に対応してクロック（CLK-A ）またはクロッ
ク（CLK-B ）が出力クロック（CLK-OUT ）として出力さ
れる。したがって、信号（rst ）の論理と、クロック
（CLK-A ）またはクロック（CLK-B ）のうちの何れが使
用されているのかは、一意に対応している。この実施例
では、信号（rst ）が「Ｈ」の時はクロック（CLK-A ）
が使用され、信号（rst ）が「Ｌ」の時はクロック（CL
K-B ）が使用されている。

【００３１】図５は、クロックの位相を進める場合のク
ロック補正回路の動作を示すタイミング図である。ここ
では、出力クロック（CLK-OUT ）の位相を１／４周期進
めるためのadvance 信号が与えられた場合の動作を説明
する。時刻Ｔ1 以前は、信号（rst ）が「Ｈ」であるも
のとする。このとき、出力クロック（CLK-OUT ）として
クロック（CLK-A ）が使用されている。

【００３２】この状態において前進指示が与えられるも
のとする。この例では、時刻Ｔ1 においてadvance 信号
が「Ｌ」から「Ｈ」に変化している。続いて、検出回路
１５は、時刻Ｔ2 において入力クロック（CLK-IN）の立
上りエッジを検出すると、信号（rst ）の論理を「Ｈ」
から「Ｌ」に変化させる。そして、タイミング調整回路
１６は、その信号（rst ）の変化に基づいてリセット信
号（rst-a ）およびリセット信号（rst-b ）を生成す
る。ここでは、タイミング調整回路１６は、前進指示が
与えられているので、受信した信号（rst ）をそのまま
リセット信号（rst-a ）およびリセット信号（rst-b ）
として出力する。これにより、時刻Ｔ2 以降、フリップ
フロップ回路１１のリセット端子には「Ｌ」が与えら
れ、フリップフロップ回路１３のリセット端子には
「Ｈ」が与えられることになる。即ち、時刻Ｔ2 以降、
フリップフロップ回路１１は「Ｌ」を出力し、フリップ
フロップ回路１３はクロック（CLK-B ）を出力する。こ
の結果、出力クロック（CLK-OUT ）として出力される信
号は、クロック（CLK-A ）からクロック（CLK-B ）に切
り替わる。

【００３３】続いて、時刻Ｔ3 において再び前進指示が
与えられるものとする。この場合、検出回路１５は、時
刻Ｔ4 において入力クロック（CLK-IN）の立上りエッジ
を検出すると、信号（rst ）の論理を「Ｌ」から「Ｈ」
に変化させる。そして、タイミング回路１６は、時刻Ｔ
2 における動作と同様に、その信号（rst ）をそのまま
リセット信号（rst-a ）およびリセット信号（rst-b ）
として出力する。これにより、時刻Ｔ4 以降、フリップ
フロップ回路１１のリセット端子には「Ｈ」が与えら
れ、フリップフロップ回路１３のリセット端子には
「Ｌ」が与えられることになる。すなわち、時刻Ｔ4 以
降、フリップフロップ回路１１はクロック（CLK-A ）を
出力し、フリップフロップ回路１３は「Ｌ」を出力す
る。この結果、出力クロック（CLK-OUT ）として出力さ
れる信号は、クロック（CLK-B ）からクロック（CLK-A
）に切り替わる。

【００３４】このように、クロック補正回路１０におい
ては、前進指示を受信する毎にクロック（CLK-A ）また
はクロック（CLK-B ）が交互に切り換えられて出力され
る。ここで、クロック（CLK-A ）およびクロック（CLK-
B ）は、互いに１／４周期だけシフトしている。したが
って、出力クロック（CLK-OUT ）の周期は、前進指示を
受信した直後には、通常時の３／４倍になる。この結
果、出力クロック（CLK-OUT ）の位相は、前進指示を受
信する毎に、１／４周期だけ進むことになる。

【００３５】図６は、クロックの位相を遅らせる場合の
クロック補正回路の動作を示すタイミング図である。こ
こでは、出力クロック（CLK-OUT ）の位相を１／４周期
遅らせるためのretard信号が与えられた場合の動作を説
明する。時刻Ｔ1 以前は、図５に示した場合と同様に、
信号（rst ）が「Ｈ」であるものとする。そして、出力
クロック（CLK-OUT ）としてクロック（CLK-A ）が使用
されている。

【００３６】この状態において遅延指示が与えられる。
ここでは、時刻Ｔ1 においてretard信号が「Ｌ」から
「Ｈ」に変化している。続いて、検出回路１５は、時刻
Ｔ2 において入力クロック（CLK-IN）の立上りエッジを
検出すると、信号（rst ）の論理を「Ｈ」から「Ｌ」に
変化させる。そして、タイミング調整回路１６は、その
信号（rst ）の変化に基づいてリセット信号（rst-a ）
およびリセット信号（rst-b ）を生成する。ここでは、
タイミング調整回路１６は、遅延指示を受信すると共
に、信号（rst ）が「Ｈ」から「Ｌ」に変化したことを
検出する。したがって、タイミング調整回路１６は、受
信した信号（rst ）をそのままリセット信号（rst-a ）
として出力するとともに、その信号（rst ）を入力クロ
ック（CLK-IN）の１周期時間だけ遅延させた信号をリセ
ット信号（rst-b ）として出力する。この実施例では、
時刻Ｔ3 においてリセット信号（rst-b ）の論理が反転
している。

【００３７】これにより、フリップフロップ回路１１
は、時刻Ｔ2 以降はそのリセット端子に「Ｌ」が与えら
れるので、「Ｌ」を出力する。一方、フリップフロップ
回路１３のリセット端子には、時刻Ｔ2 〜時刻Ｔ3 は
「Ｌ」が与えられ、時刻Ｔ3 以降は「Ｈ」が与えられる
ことになる。すなわち、フリップフロップ回路１３は、
時刻Ｔ2 〜時刻Ｔ3 は「Ｌ」を出力し、時刻Ｔ3 以降は
クロック（CLK-B ）を出力する。この結果、出力クロッ
ク（CLK-OUT ）として出力される信号は、時刻Ｔ2〜時
刻Ｔ3 における遷移期間の後、クロック（CLK-A ）から
クロック（CLK-B ）に切り替わる。

【００３８】続いて、時刻Ｔ4 において再び遅延指示が
与えられるものとする。この場合、検出回路１５は、時
刻Ｔ5 において入力クロック（CLK-IN）の立上りエッジ
を検出すると、信号（rst ）の論理を「Ｌ」から「Ｈ」
に変化させる。このとき、タイミング調整回路１６は、
遅延指示を受信すると共に、信号（rst ）が「Ｌ」から
「Ｈ」に変化したことを検出する。したがって、タイミ
ング調整回路１６は、受信した信号（rst ）を入力クロ
ック（CLK-IN）の１周期時間だけ遅延させた信号をリセ
ット信号（rst-a ）およびリセット信号（rst-b ）とし
て出力する。この実施例では、時刻Ｔ6 において、リセ
ット信号（rst-a ）およびリセット信号（rst-b ）の論
理が反転している。

【００３９】これにより、時刻Ｔ6 以降、フリップフロ
ップ回路１１は、そのリセット端子に「Ｈ」が与えら
れ、フリップフロップ回路１３は、そのリセット端子に
「Ｌ」が与えられることになる。すなわち、時刻Ｔ6 以
降は、フリップフロップ回路１１はクロック（CLK-A ）
を出力し、フリップフロップ回路１３は「Ｌ」を出力す
る。この結果、出力クロック（CLK-OUT ）として出力さ
れる信号は、時刻Ｔ5 〜時刻Ｔ6 における遷移期間の
後、クロック（CLK-B ）からクロック（CLK-A ）に切り
替わる。

【００４０】このように、クロック補正回路１０におい
ては、遅延指示を受信する毎にクロック（CLK-A ）また
はクロック（CLK-B ）が交互に切り換えられて出力され
る。そして、出力クロック（CLK-OUT ）の周期は、遅延
指示を受信した直後には、通常時の５／４倍になる。こ
の結果、出力クロック（CLK-OUT ）の位相は、遅延指示
を受信する毎に、１／４周期だけ遅れることになる。

【００４１】上述のように、クロック補正回路１０によ
れば、出力クロックの位相を１／４周期単位で任意に進
ませることができ、また、任意に遅らせることができ
る。また、このクロック補正回路１０においては、出力
クロック（CLK-OUT ）の信号源（フリップフロップ回路
１１、１３）、及びその信号源を制御する回路（検出回
路１５、タイミング調整回路１６）が共に入力クロック
（CLK-IN）に従って動作する。すなわち、上記出力クロ
ック（CLK-OUT ）の信号原およびその信号源を制御する
回路は互いに同期して動作する。したがって、クロック
補正回路１０の動作は安定している。

【００４２】なお、上記実施例では、出力クロックの位
相を１／４周期単位で補正する回路を示したが、本発明
はこれに限定されるものではない。即ち、例えば、図７
に示すように、クロック補正回路１０のフリップフロッ
プ回路１１および１３の代わりにＮ分周回路４１および
４２を設ければ、出力クロックの位相は、１／２Ｎ周期
単位で補正することができる。ただし、Ｎ分周回路４１
は入力クロック（CLK-IN）の立上りエッジに同期して分
周動作を行い、Ｎ分周回路４２は入力クロック（CLK-I
N）の立下りエッジに同期して分周動作を行うものとす
る。

【００４３】

【発明の効果】本発明によれば、クロックの位相をその
クロックの１／２周期よりも細かい単位で補正できる。
また、クロック補正回路の動作が安定する。

【図面の簡単な説明】

【図１】本発明の一実施形態のクロック補正回路のブロ
ック図である。

【図２】本実施形態のクロック補正回路における分周動
作を説明する図である。

【図３】検出回路の一例のブロック図である。

【図４】タイミング調整回路の一例のブロック図であ
る。

【図５】クロックの位相を進める場合のクロック補正回
路の動作を示すタイミング図である。

【図６】クロックの位相を遅らせる場合のクロック補正
回路の動作を示すタイミング図である。

【図７】本発明の他の形態のクロック補正回路のブロッ
ク図である。

【図８】既存のクロック補正回路の一例の回路図であ
る。

【図９】図８に示すクロック補正回路の動作を示すタイ
ミング図である。

【符号の説明】

１０クロック補正回路１１、１３フリップフロップ回路１５検出回路１６タイミング調整回路４１、４２分周回路

Claims

【特許請求の範囲】

【請求項１】入力周期信号の立上りエッジを利用して
その入力周期信号を分周する第１の分周手段と、上記入力周期信号の立下りエッジを利用してその入力周
期信号を分周する第２の分周手段と、上記第１および第２の分周回路の出力に基づいて出力ク
ロックを生成する生成手段と、上記出力クロックの位相を補正するための指示に従って
上記第１および第２の分周手段を制御する制御手段と、を有するクロック補正回路。
【請求項２】請求項１に記載のクロック補正回路であ
って、上記制御手段は、上記出力クロックの位相を進めるための指示または遅ら
せるための指示を上記入力周期信号に同期して検出する
検出回路と、上記検出回路により検出された指示の種別に基づいて上
記第１および第２の分周手段をリセット／リセット解除
するタイミングを決定するタイミング調整回路と、を有する。