JPH08181685A - 同期クロック回路 - Google Patents

Abstract

(57)【要約】 【目的】 ディジタル交換機に関し、特に網同期クロッ
ク信号の切替時に支障なくシステム内のクロック信号を
作成・配分する同期クロック回路を提供する。 【構成】 ２系統の基準フレーム信号及び基準クロック
信号のうちの１つを選択する選択回路；選択された基準
クロック信号に同期する所定周波数のクロック信号を出
力するＰＬＬ回路；前記所定周波数のクロック信号を分
周して基準フレーム信号と同一周期で自走する自走フレ
ーム信号を作成し、そして再同期信号が与えられると基
準フレーム信号と同一位相で前記自走フレーム信号の動
作を開始させるフレーム信号作成回路、そして基準クロ
ック信号と自走フレーム信号との位相比較を行い、位相
同期はずれと判断した場合にはフレーム信号作成回路に
対して再同期信号を出力する同期はずれ検出回路から構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル通信システム
を構成するディジタル交換機やディジタル伝送装置に関
し、特に同期ディジタル通信網から与えられる網同期ク
ロック信号に同期したシステム内のクロック信号を作成
し、それを配分するためのディジタル交換機やディジタ
ル伝送装置における同期クロック回路に関するものであ
る。

【０００２】

【従来の技術】図２０は、同期ディジタル通信網の基本
的な構成を示したものである。図２０において、ディジ
タル伝送装置１，３やディジタル交換装置２からなる同
期ディジタル通信網は、ルビジュウムやセシュウム等の
原子発振器５からのクロック基準信号を元に網同期装置
（ＤＣＳ）４から分配される同期クロックに同期して動
作する。

【０００３】図２１は、図２０のディジタル交換装置２
のシステム構成の一例を示している。図２１において、
ディジタル交換装置２は伝送端局１，３と接続する多重
／分配部（ＭＵＸ／ＤＭＵＸ）１１，１６、時間スイッ
チ（ＴＳＷ）１３，１５及びハイウェイスイッチ（ＨＳ
Ｗ）１４からなる時分割多重スイッチ及び交換制御のた
めの各種信号装置（ＳＩＧ）１２，１７から構成され
る。これらの各内部装置は、互いに２Ｍ又は３２Ｍハイ
ウェイ（ＨＷ）によって結ばれ、システム内の統一され
た同期クロック信号に同期して動作する。

【０００４】前記システム内の同期クロックは高精度で
あること、さらにディジタル交換装置２と伝送装置１，
３との間を同期インタフェースによって結ぶことから、
交換装置内のクロック分配装置（ＣＤＩＳ）１８は、図
１で示した原子発振器５をクロック源とする網内共通の
網同期装置４から同期クロック信号を受信し、それに同
期した装置内クロック信号を作成して上述した各内部装
置にその信号を分配する。

【０００５】図２２は、図２１で示した各装置間を結ぶ
ハイウェイ（ＨＷ）の基本的な伝送フォーマットを示し
たものである。図２２に示すように、各ハイウェイは１
２５μｓ周期のフレームを繰り返しの基本単位として、
８ＫＨｚのフレームパルス信号に同期して動作する。前
記各フレーム内は８ビットからなる複数のタイムスロッ
ト（ＴＳ）に区切られており、従って２Ｍハイウェイの
場合には、１フレーム当たり３２タイムスロット（ＴＳ
＃０〜ＴＳ＃３１）が存在し、また３２Ｍハイウェイの
場合には、１フレーム当たり５１２タイムスロット（Ｔ
Ｓ＃０〜ＴＳ＃５１１）存在することになる。いずれの
場合にも、１タイムスロット当たり伝送速度６４Ｋｂ／
ｓ（＝８ＫＨｚ×８ビット）の音声若しくはデータ信号
を運ぶことができる。なお、図２２に示すように２つの
装置Ａ−Ｂ間でハイウェイ情報を送受信するには、送信
側から８ＫＨｚ周期のフレームパルス信号、データ信号
そしてクロック信号の３つの信号を送出する必要があ
る。

【０００６】図２３は、図２２の受信装置Ｂ側における
ハイウェイ情報の受信回路例を示している。図２３にお
いて、一般に受信情報は、一旦バッファ１９を介して受
信信号の時間的な変動を吸収するエラスティックメモリ
２０に書き込まれ（ＷＣＫ，ＷＦＫ）格納され、そして
内部のフレーム信号（ＲＦＰ）及び、クロック信号（Ｒ
ＣＫ）に同期して装置内部回路２１へ読みだされる。エ
ラスティックメモリ２０は、ＦＩＦＯメモリとして機能
するが、実際には通常のメモリに対してサイクリックに
書き込み、そして一定の遅延をもってそれを読み出すこ
とで実現している。このように、エラスティックメモリ
２０を使用した場合、装置Ａ−Ｂ間である程度非同期の
関係が許容されるが、全くの非同期の場合にはエラステ
ィックメモリの容量がフレーム１周期分必要となって経
済的な装置構成は困難である。

【０００７】図２４は、システム内各装置にハイウェイ
の基準となるフレームパルス信号の位相を実際に割り当
てる状況を示している。図２４を先に説明した図２１と
対応づけるならば、装置Ａ及び装置Ｃはそれぞれ時間ス
イッチ（ＴＳＷ）１３，１５、そして装置Ｂはハイウェ
イスイッチ（ＨＳＷ）１４にそれぞれ対応する。図２４
に示すように、ハイウェイ情報が装置Ａ→Ｂ→Ｃと流れ
る場合、装置Ａの位相を最も早く、次に装置Ｂ、装置Ｃ
の順に位相を割り当てる。このようにすることにより、
各装置のエラスティックメモリ容量の最適化が図れる。

【０００８】図２５は、同期網におけるディジタル交換
装置のクロック供給系統例を示したものである。図２５
において、網同期装置（ＤＣＳ）４からは６４ＫＨｚと
８ＫＨｚのクロック信号が供給され、それを受けてシス
テム内のクロック分配装置（ＣＤＩＳ）１８からは各装
置（例えば図２４の装置Ａ，Ｂ，Ｃ）へ８ＫＨｚフレー
ム信号及び２ＭＨｚクロック信号を供給している。前記
各装置は、それぞれの装置に必要な信号（８ＫＨｚフレ
ームパルス信号、３２ＭＨｚ／１５６ＭＨｚクロック信
号）をクロック生成部（ＰＧ）２３において作成しその
装置内の内部回路２４へ分配する。

【０００９】図２６は、図２５で示したクロック供給系
統の冗長構成の一例を示したものである。図２６におい
て、網同期装置４は、正常動作時に使用される網同期装
置（Ｎ系; Normal）と異常発生時に切り換わる網同期装
置（Ｅ系; Emergency ）の二重構成を有し、同様にクロ
ック分配装置１８及びクロック生成部２３も０系と１系
の２系統で構成される。

【００１０】次に、本発明と関連する従来技術の状況に
ついて詳細に説明する。図２７は、従来技術によるクロ
ック分配装置（ＣＤＩＳ）の一構成例を示したもので
る。図２８は、図２７のクロック分配装置の入出力タイ
ミング図である。図２７において、クロック分配装置１
８は、二重化された網同期装置４の両系（ＤＣＳ−Ｎ，
ＤＣＳ−Ｅ）に接続されて、その両系からそれぞれ６４
ＫＨｚと８ＫＨｚの基準クロック信号を受信する。図２
８の（１）には、網同期装置４から与えられる６４ＫＨ
ｚ＋８ＫＨｚの複合バイポーラ（ＡＭＩ）信号の基準ク
ロック信号が描かれており、８ＫＨｚのフレーム信号は
６４ＫＨｚのＡＭＩ信号のバイオレーション信号として
与えられる。前記基準信号はバイポーラ−ユニポーラ変
換回路（Ｂ→Ｕ）２５，２６において６４ＫＨｚと８Ｋ
Ｈｚの信号にそれぞれ分離される（図２８の（２））。

【００１１】クロック分配装置１８は、通常選択回路２
７によってＤＣＳ−Ｎ系のクロック信号を選択して使用
する。装置内の異常検出回路２８は、前記ＤＣＳ−Ｎ系
クロック信号に異常を発見した場合には、前記選択回路
２７を制御してＤＣＳ−Ｅ系のクロック信号に切替え
る。選択されたクロック信号の内、６４ＫＨｚクロック
信号は次段のＰＬＬ回路３０へ入力され、そこで３２Ｍ
Ｈｚもしくは１６ＭＨｚ等の所定のクロック信号に逓倍
されて出力される。

【００１２】分周回路２９は、前記３２ＭＨｚもしくは
１６ＭＨｚ等のクロック信号を分周して図２７の例では
８ＭＨｚのクロック信号をその８ＫＨｚフレームパルス
信号とともに出力する（図２８の（３））。なお、前記
ＰＬＬ回路３０の出力クロック信号とそれと比較される
入力クロック信号との間の位相誤差を考慮すると、ＰＬ
Ｌ回路３０の出力は比較的高い周波数が望ましく、その
ため分周回路２９はそこから装置内で必要な所定の出力
クロック信号を作成する。

【００１３】図２９は、図２７のクロック分配装置にお
ける分周回路部分のより詳細な回路例を示している。図
３０は、図２９のクロック分配装置における主要な信号
のタイムチャートである。図２９において、８ＭＨｚク
ロック信号（８Ｍ）と８ＫＨｚフレームパルス信号（８
ＫＦＰ）は、それぞれ入力の基準クロックに同期する必
要がある。ただし、ある程度のずれをもって位相固定す
るのが通常であり、これを定常位相誤差という。ＰＬＬ
回路３０からは、入力の６４ＫＨｚクロック信号（Ｓ６
４Ｋ）に同期した１６ＭＨｚ（正確には１６．３８４Ｍ
Ｈｚ）のクロック信号（Ｐ１６Ｍ）が出力され、その信
号はカウンタ回路３１で分周されて、そのＱＯ端子から
は８ＭＨｚクロック信号（Ｃ８Ｍ）（正確には８．１９
２ＭＨｚ）が出力され、Ｑ１０出力端子からは８ＫＨｚ
クロック信号（Ｃ８Ｋ）が出力される（図３０の
（１）、（２）、（３）及び（９））。

【００１４】ここで、前記カウンタ回路３１からの８Ｋ
Ｈｚクロック信号（Ｃ８Ｋ）を基準となる８ＫＨｚ入力
クロック信号（Ｓ８Ｋ）に同期させるため、前記カウン
タ回路３１からの１６ＭＨｚクロック信号（Ｃ１６Ｍ）
をクロック入力とし、２個のＤタイプフリップフロップ
回路（ＦＦ−Ａ，ＦＦ−Ｂ）３２，３３及びＡＮＤゲー
ト回路（Ｇａ）３４からなる微分回路を用いて８ＫＨｚ
基準クロック信号（Ｓ８Ｋ）の微分パルスを発生させ、
それをカウンタ回路３１のロード端子に入力することに
より、初期カウンタ値を所定値（本例では初期値２）に
初期設定している（図３０の（２）、（５）〜
（８））。

【００１５】なお、上記初期設定によれば、図３０の
（５）と（９）に示すようにカウンタ回路３１からの８
ＫＨｚクロック信号（Ｃ８Ｋ）は、８ＫＨｚ基準クロッ
ク信号（Ｓ８Ｋ）に対して１６ＭＨｚクロック信号（Ｃ
１６Ｍ）の１クロック分だけ変化点がずれた状態とな
る。上述したのと同様な回路構成を有する図２９の下段
の微分回路３６，３７，３８及び３９は、初期設定後の
８ＫＨｚクロック信号（Ｃ８Ｋ）を８ＭＨｚクロック信
号（Ｃ８Ｍ）を使って微分して、その１クロック幅の８
ＫＨｚフレームパルス信号（８ＫＦＰ）を作成する（図
３０の（９）〜（１３））。この時点で、８ＫＨｚフレ
ームパルス信号（８ＫＦＰ）の位相は、前記８ＫＨｚ基
準クロック信号（Ｓ８Ｋ）の位相と同期する（図３０の
（５）、（１３））。ただし、そのらは１６ＭＨｚクロ
ック信号（Ｃ１６Ｍ）の１／２周期の位相誤差範囲内で
互いに同期することになる。

【００１６】図３１は、図２７においてバイポーラ−ユ
ニポーラ変換回路（Ｂ→Ｕ）２５，２６における８ＫＨ
ｚクロック信号（Ｄ８Ｋ）及び６４ＫＨｚクロック信号
（Ｄ６４Ｋ）が一時的に停止（瞬断）した場合のＰＬＬ
回路３０及び分周回路２９の動作の一例を示している。
図３１の（１）及び（２）に示すように、８ＫＨｚクロ
ック信号（Ｄ８Ｍ）及び６４ＫＨｚクロック信号（Ｄ６
４Ｋ）が一時的に停止（瞬断）した場合でも、ＰＬＬ回
路３０の自走機能および分周回路２９のサイクリックな
無限カウント機能によりカウンタ回路３１からの８ＭＨ
ｚクロック信号（８Ｍクロック）及び８ＫＨｚフレーム
パルス信号（８ＫＦＰ）の各出力信号は維持される。

【００１７】

【発明が解決しょうとする課題】図３２は、図２７に示
すクロック分配装置１８に基準クロック信号を与える網
同期装置４のＤＣＳ−Ｎ系とＤＣＳ−Ｅ系間のクロック
位相の誤差の例を示したものである。図３２に示すよう
に、一般に前記位相誤差はＤＣＳ−Ｎ系とＤＣＳ−Ｅ系
の各網同期装置４とクロック分配装置１８との間を接続
するケーブル長遅延（６ｎｓ／ｍ）の相違や各装置間の
動作遅延ばらつき等を含めて数ns〜数１００ns程度の定
常位相誤差を有しているものと考えられる。

【００１８】図３３は、網同期装置からの入力信号をＤ
ＣＳ−Ｎ系入力からＤＣＳ−Ｅ系入力に切替えた場合の
図２７に示す選択回路２７の出力のクロック信号を示し
たものである。図３３に示すように、図３２で説明した
定常位相誤差等と関連して入力信号をＤＣＳ−Ｎ系入力
からＤＣＳ−Ｅ系入力に切替えた瞬間には選択回路２７
からの出力クロック信号に位相跳躍が発生する。すなわ
ち、選択回路２７は、図３３の（１）及び（２）に点線
で示す０系入力クロック信号（Ｄ６４Ｋ０、Ｄ８Ｋ０）
の瞬断等により、それを検出した異常検出回路２８（図
２７参照）からの切替え信号（ＳＥＬ）によって、１系
入力クロック信号（Ｄ６４Ｋ１、Ｄ８Ｋ１）（図３３の
（３）、（４））を選択して出力する。この場合には、
図３３の（６）及び（７）に示すように、選択回路２７
の出力クロック信号（Ｓ６４Ｋ、Ｓ８Ｋ）には前記切替
えの前後で０系と１系の間の位相跳躍が発生する。

【００１９】図３４は、図２７のＰＬＬ回路３０の基本
的な回路構成を示したものであり、図３５は、そのＰＬ
Ｌ回路３０が上記の位相跳躍に対して、すなわち入力基
準クロックを切替えた場合に如何にして新しい切替え後
の位相に追従していくかを示したものである。図３４は
ＰＬＬ回路の一般的な構成を示しており、従ってここで
はそれについて詳しく説明することはせず、図３５に示
す位相跳躍に対する動作との関連において説明する。

【００２０】図３５に示すように、選択回路２７が網同
期装置４からの入力信号をＤＣＳ−Ｎ系入力からＤＣＳ
−Ｅ系入力に切替えて、その出力クロック信号に位相跳
躍が発生した場合には、ＰＬＬ回路３０の位相比較回路
４２で前記切替え後の出力信号（Ｓ６４Ｋ）とその時点
では今だ切替え前の信号状態にあるＶＣＸＯ４４からの
１６ＭＨｚ発振出力信号（ｆc ）を分周器４６によって
６４ＫＨｚ信号に下げた信号（Ｐ６４Ｋ）との間の位相
差を検出して位相差分信号（ｖｅ）を発生する。低域フ
ィルタ４３は、前記位相差分信号のうち外来雑音的な高
域のジッタ成分を除去し、入力位相跳躍による変化電圧
（ｖｆ）を次段のＶＣＸＯ４４へ与える。ＶＣＸＯ４４
は、前記変化電圧に相当する分の発振周波数（ｆc ）を
変化させる。

【００２１】図３５は、上述したＶＣＸＯ４４からの発
振周波数の変化の過程の一例を示したものであり、前記
入力信号の切替え時点の位相跳躍に追従すべく発振周波
数（ｆc ）を上げては位相を進ませ、次にその行き過ぎ
を補償するために発振周波数を下げて位相を遅らせると
いう動作を繰り返し、最後に位相比較回路４２で両者の
位相が合致するところに収束する。その結果、ＰＬＬ回
路３０はＥ系の新しい入力信号（Ｄ６４Ｋ１）の位相に
追従したことになる。このように切替え前後で位相の位
置は異なるが、発振周波数自体は６４ＫＨｚで変化しな
い。

【００２２】図３６〜図３８は、それぞれ網同期装置か
らの入力切替え時における図２９のクロック分配装置へ
の影響について示したものである。図３６は、網同期装
置からの入力を切替えた直後の状況を示すものである
（図３６の（１）〜（３）の左側部分）。図３６におい
て、図２９の分周回路２９は、選択回路２７からの８Ｋ
Ｈｚクロック信号（Ｓ８Ｋ）によってロードされる。こ
の時、もし切替え前と切替え後の８ＫＨｚクロック信号
の間で、１６ＭＨｚクロック信号（Ｐ１６Ｍ）の３クロ
ック分（１８３ns）の遅れによる位相変動が生じたとす
ると（図３６の（６）と（７））、８ＫＨｚフレームパ
ルス信号出力（８ＫＦＰ）は前記切替え後の８ＫＨｚク
ロック信号（新Ｓ８Ｋ）に直ちに同期するが（図３６の
（７）と（９））、分周回路２９のカウンタ回路３１の
動作は３クロック分カウントが遅れることになり（図３
６の（４））、切替え時の瞬間の次の８Ｋフレームにお
いて、図３６の（８）に示すように以下の異常が発生す
る。

【００２３】（ａ） １フレーム中の８ＭＨｚクロック
信号（８Ｍ）が上記１６ＭＨｚクロック信号（Ｐ１６
Ｍ）の３クロック分の遅れに相当する１．５クロック分
だけ通常のクロック数より増加する。 （ｂ） 切替え後の８ＫＨｚクロック信号（新Ｓ８Ｋ）
が１６ＭＨｚクロック信号（Ｐ１６Ｍ）の奇数クロック
分（上記例では３クロック分）だけ遅れた場合には、８
Ｍクロック信号（８Ｍ）の位相が逆転する。 これらの異常により、従来においては網同期装置からの
入力の切替え直後にハイウェイデータが擾乱してビット
スリップ等が発生したり、８Ｍクロック信号で動作する
後段の内部装置に誤動作が生じる等の問題があった。

【００２４】図３７は、網同期装置からの入力の切替え
直後にＰＬＬ回路の発振周波数が進む場合の影響を示し
たものである（図３６の（１）〜（３）の中央部分）。
図３７には、網同期装置からの８ＫＨｚクロック信号
（Ｓ８Ｋ）に対して、ＰＬＬ回路からの１６ＭＨｚクロ
ック信号（Ｐ１６Ｍ）が２クロック又は１クロック進む
（増加する）場合が示されており（図３７の（１）〜
（３））、前者の場合には、１フレーム中の８ＭＨｚク
ロック信号（８Ｍ）が増加する現象が、そして後者の場
合には８ＭＨｚクロック信号の位相が逆転する現象が発
生する（図３７の（４）、（５））。従って、この場合
にも上述した図３６と同様にハイウェイデータの擾乱等
が発生するという問題がある。

【００２５】図３８は、図３７とは反対に網同期装置か
らの入力の切替え直後にＰＬＬ回路の発振周波数が遅れ
る場合の影響を示したものである（図３６の（１）〜
（３）の右側部分）。図３８には、網同期装置からの８
ＫＨｚクロック信号（Ｓ８Ｋ）に対して、ＰＬＬ回路か
らの１６ＭＨｚクロック信号（Ｐ１６Ｍ）が３クロック
分遅れる（減少する）場合が示されており（図３８の
（１）〜（３））、この場合には８ＭＨｚクロック信号
（８Ｍ）が１個減少してフレーム障害となる（図３８の
（４）、（５））。よって、この場合にも図３６及び図
３７と同様な問題が生じる。

【００２６】図３９は、図２５で示したクロック分配装
置（ＣＤＩＳ）１８の後段に位置する各装置内のクロッ
ク生成部（ＰＧ）２３の一構成例を示している。図３９
に示すように、その回路構成は先に説明した図２７のク
ロック分配装置（ＣＤＩＳ）と同様であるが、本回路の
入力信号はクロック分配装置１８からの８ＫＨｚ及び２
ＭＨｚのクロック信号であり、ＰＬＬ回路４９は２ＭＨ
ｚクロック信号を入力してそれと同期した３２ＭＨｚ／
１５６ＭＨｚクロック信号を出力する。

【００２７】分周回路５０は、８ＭＨｚのクロック信号
を作成し、また８ＫＨｚのフレームパルス信号の再生も
そこで行う。異常検出回路４８は、クロック分配装置１
８の異常検出時に他系の入力クロック信号に切り換え
る。クロック分配装置１８の０系と１系との間の定常位
相誤差は１００ns以下と考えられるが、図３９の回路の
場合には入力切替え時の８ＫＨｚクロック信号による分
周回路５０の再同期の間に１フレーム中の３２ＭＨｚ又
は１５６ＭＨｚの高速クロック信号が数クロック以上連
続して欠落する可能性がある。

【００２８】以上述べたように、従来のクロック分配装
置（ＣＤＩＳ）の回路構成によれば、入力クロック信号
の切替え時に出力クロックの擾乱が発生し、同様な現象
がＰＬＬ回路が新しい入力の位相に追従するまでの変化
期間においても発生し、それによって数フレーム〜数十
フレームに跨がって出力フレームと出力クロックとの間
の関係が乱れて音声やデータのハイウェイ伝送に長時間
支障をきたすという問題があった。また、それと同様な
ことは、クロック分配装置の後段に位置する各装置内の
クロック生成部（ＰＧ）の回路構成にも当てはまる。

【００２９】そこで本発明の目的は、上記種々の問題点
に鑑み、いわゆる入力クロック信号から種々のクロック
信号を発生させるクロック回路において、その入力クロ
ック信号が新しい入力クロック信号へ切替わることによ
って位相跳躍が発生した場合に、クロック回路からの出
力フレーム信号と出力クロック信号との間の相互の関係
（１フレーム中のクロック数、クロックのｄｕｔｙ保証
等）を維持しつつ、前記切替り後の新しい入力クロック
信号の位相に前記出力フレーム信号及び出力クロック信
号を順次追従させていくクロック回路を提供することに
ある。

【００３０】

【課題を解決するための手段】本発明によれば、２系統
の基準フレーム信号及びその整数倍の周波数からなる基
準クロック信号が与えられ、そのうちの１系統の基準フ
レーム信号及び基準クロック信号を選択して出力する選
択回路；前記選択回路で選択された基準クロック信号に
同期する所定周波数のクロック信号を出力するＰＬＬ回
路；前記ＰＬＬ回路から出力される所定周波数のクロッ
ク信号を分周して前記選択回路で選択された基準フレー
ム信号と同一周期で自走する自走フレーム信号を作成
し、そして再同期信号が与えられると前記選択された基
準フレーム信号と同一位相で前記自走フレーム信号の動
作を開始させるフレーム信号作成回路；そして前記選択
回路で選択された基準クロック信号と前記フレーム信号
作成回路で作成された自走フレーム信号との位相比較を
行い、位相同期はずれと判断した場合には前記フレーム
信号作成回路に対して前記再同期信号を出力する同期は
ずれ検出回路から成る同期クロック回路が提供される。

【００３１】前記同期クロック回路は、さらには前記Ｐ
ＬＬ回路からの所定周波数のクロック信号を分周して出
力し、そして前記フレーム信号作成回路からの自走フレ
ーム信号を前記出力されるクロック信号に同期した所定
波形のフレーム信号として出力するための分周回路を有
する。また、前記ＰＬＬ回路は、同期クロック回路から
出力される所定の周波数のクロック信号とは別の前記基
準クロック信号に同期した所定周波数の位相比較クロッ
ク信号を出力し、そして前記フレーム信号作成回路及び
前記同期はずれ検出回路は、前記ＰＬＬ回路からの信号
として前記位相比較クロック信号を用いる。前記位相比
較クロック信号は、ＰＬＬ回路から出力されるクロック
信号を分周したものである。

【００３２】また、前記選択回路は前記２系統の基準フ
レーム信号及び基準クロック信号のうち、異常が発生し
た以外の系統の基準フレーム信号及び基準クロック信号
を選択し、前記基準フレーム信号及び前記自走フレーム
信号はともに８ＫＨｚフレーム信号である。そして具体
的には、前記フレーム信号作成回路は、前記選択された
基準フレーム信号の前縁変化点を前記選択された基準ク
ロック信号を用いて微分検出する微分回路、前記微分回
路からの微分出力の通過を前記再同期信号によって制御
するゲート回路、前記基準クロック信号をカウントし初
期値からのカウントにより前記基準フレーム信号周期で
前記自走フレーム信号を出力するカウンタ回路、そして
前記ゲート回路を通過した微分出力と前記カウンタ回路
からの自走フレーム信号との論理和信号を前記カウンタ
回路の初期値を再設定するロード信号として前記カウン
タ回路に与える論理ゲート回路から成る。

【００３３】さらに、前記同期はずれ検出回路は、前記
選択された基準フレーム信号の前縁変化点を前記選択さ
れた基準クロック信号を用いて微分検出する微分回路、
前記微分回路からの微分出力と前記フレーム作成回路か
らの自走フレーム信号との一致を検出する一致検出回
路、前記一致検出回路によって一致が検出された場合に
は、前記基準クロック信号のカウントをクリアし、不一
致の場合にはカウントを開始して所定数カウントした時
に前記再同期信号を出力するカウンタ回路から成る。な
お、前記基準クロック信号の周期は、前記２系統の信号
対の間の定常位相誤差以内とする。

【００３４】

【作用】本発明は以下のような３つの作用によって成立
する。すなわち、第１に、ＰＬＬ回路から入力クロック
信号（基準クロック信号）に同期した位相比較クロック
信号が出力される。前記位相比較クロック信号は、ＰＬ
Ｌ回路内部の分周回路によって作成される。そして、前
記位相比較クロック信号は、定常時は基準クロック信号
と同期しており、基準クロック信号の切り替わり用いる
ことにより位相跳躍が発生時には、それに対するＰＬＬ
回路の追従によって新たな基準クロック信号に徐々に同
期していく。

【００３５】第２に、出力用の８ＫＨｚフレームパルス
信号をＰＬＬ回路の前記位相比較クロック信号から作成
する。基本的に基準クロック信号と入力８ＫＨｚ基準ク
ロック信号は同期しており、前記位相比較クロック信号
を用いて基準クロック信号に追従することで、結果的に
は８ＫＨｚ基準クロック信号に追従することになる。そ
して、第３に、８ＫＦＰ作成回路の８ＫＨｚフレームパ
ルス信号と、基準の８ＫＨｚ入力クロック信号を位相比
較して同期外れを検出する同期外れ回路を設置し、同期
外れ検出時には前記８ＫＦＰ作成回路において８ＫＨｚ
フレームパルス信号を入力８ＫＨｚ基準クロック信号に
再同期させる。

【００３６】

【実施例】図１〜図１２は、本発明による同期クロック
回路の一実施例を示したものであり、従来技術で説明し
たクロック分配装置（ＣＤＩＳ）１８に相当するもので
ある。図１は、本発明による同期クロック回路の基本構
成を示した回路ブロック図である。図１において、上記
本発明の作用で述べたように、ＰＬＬ回１０３は所定の
クロック周波数信号（Ｐ１６Ｍ）以外に、選択回路（Ｓ
ＥＬ６４）１０１から与えられる０系又は１系の基準６
４ＫＨｚクロック信号（Ｓ６４Ｋ）に同期した位相比較
クロック信号（Ｐ６４Ｋ）を出力する。８ＫＦＰ作成回
路１０５は、前記位相比較クロック信号（Ｐ６４Ｋ）を
分周して８ＫＨｚフレームパルス信号（８ＫＦＰ）を作
成する。

【００３７】同期外れ検出回路１０４は、前記８ＫＨｚ
フレームパルス信号と選択回路（ＳＥＬ８）１０２から
与えられる０系又は１系の基準８ＫＨｚクロック信号
（Ｓ８Ｋ）とをＰＬＬ回路１０３から与えられる前記位
相比較クロック信号（Ｐ６４Ｋ）を用いて位相比較を行
ことによって同期外れを検出する。そして、分周回路１
０６は、ＰＬＬ回路３０から与えられる１６ＭＨｚのク
ロック信号（Ｐ１６Ｍ）を分周して２ＭＨｚクロック信
号（２Ｍ）を作成する。

【００３８】図２は、図１のＰＬＬ回路１０３の出力ク
ロックのタイミングの一例を示している。図２に示すよ
うに、ＰＬＬ回路の安定した同期状態においては入力ク
ロック信号（Ｓ６４Ｋ）と位相比較クロック信号（Ｐ６
４Ｋ）の位相は互いにほぼ一致している（図２の（１）
と（３））。従って、前記位相比較クロック信号は入力
クロック信号と一定の位相関係を有する８ＫＨｚクロッ
ク信号（Ｓ８Ｋ）とも同期状態を維持している（図２の
（２）と（３））。

【００３９】図３は、図１のＰＬＬ回路の内部構成の一
実施例を示した回路図である。位相比較クロック信号
（Ｐ６４Ｋ）は、ＰＬＬ回路内部の分周器１１２からの
出力信号であり、外部から与えられる基準クロック信号
（Ｓ６４Ｋ）と位相比較される信号である。従って、前
記位相比較クロック信号はＰＬＬ回路の１６ＭＨｚクロ
ック信号（Ｐ１６Ｍ）の単純な分周関係にあり、その間
の位相は常に一定である。その他の回路部分について
は、従来例の図３４と同様でありここではそれらについ
て更めて説明しない。

【００４０】図４は、ＰＬＬ入力クロック信号の切替え
等により位相跳躍が生じた場合のＰＬＬ出力クロック信
号の動作タイミングを示したものである。ＰＬＬ回路１
０３の位相比較クロック信号（Ｐ６４Ｋ）は、入力切替
前は図４の（１）と（５）に示すように０系の基準入力
クロック信号（Ｄ６４Ｋ＃０、）と図２に示す位相関係
を保っている。そして入力切替後は位相比較回路１０９
で１系の基準入力クロック信号（Ｄ６４Ｋ＃１）と比較
されながら、図４の（３）と（５）に示すように徐々に
１系の基準入力クロック信号に同期していく。

【００４１】図５は、図１の８ＫＦＰ作成回路１０５の
一実施例を示した回路図であり、そして図６は、そのタ
イミングチャートである。図５において、ＰＬＬ回路１
０３からの位相比較クロック信号（Ｐ６４Ｋ）は、４ビ
ットのカウンタ回路（ＣＮＴ）１２０で８分の１に分周
され、８ＫＨｚフレームパルス信号（８ＫＦＰ）として
出力される（図６の（１）、（４）及び（９））。前記
カウンタ回路１２０は、カウント値" １５" のオーバフ
ロー信号（ＯＶＦ）をＤタイプフリップフロップ回路
（ＦＦ−ａ）１２２及びＯＲゲート回路１１９を介して
ロード端子に帰還し、カウントを初期値" ８" から再ス
タートさせることによって、通常は電源の入った状態で
自律して前記８ＫＨｚフレームパルス信号（８ＫＦＰ）
を生成している（図６の（４）、（５））。

【００４２】図５の４入力ＡＮＤゲート回路（Ｇｂ）は
カウンタ出力" １４" をデコードし、次段の２個のＤタ
イプフリップフロップ回路（ＦＦ−ｂ、ＦＦ−ｃ）１２
３，１２４は、そのデコード出力を位相比較クロック信
号（Ｐ６４Ｋ）の同期波形に成形し、その時間位置をカ
ウンタ出力" １５" の出力位置に調整する（図６の
（６）〜（８））。また、図５の前段に示す２個のＤタ
イプフリップフロップ回路１１５，１１６及びＡＮＤゲ
ート回路（Ｇａ）１１７は、微分回路を構成し、図１に
示す選択回路（ＳＥＬ８）１０２からの基準８ＫＨｚク
ロック信号（Ｓ８Ｋ）を位相比較クロック信号（Ｐ６４
Ｋ）によって微分して、その変化点を検出する（図６の
（２）、（３））。次段のＡＮＤゲート回路１１８は、
前記微分信号の通過を再同期信号（ＲＥＳＹＮ）によっ
て制御する。

【００４３】前記再同期信号は、以降で説明する同期外
れ検出回路から異常検出時に与えられ、ＡＮＤゲート回
路１１８を開くことによって前記微分信号を通過させ
る。ＡＮＤゲート回路１１８を通過した微分信号は、前
述したカウンタ回路のオーバーフロー信号が与えられる
ＯＲゲート回路１１９のもう一方の入力端子へ与えら
れ、同期がはずれた時のカウンタ回路１２０の再同期や
初期設定等のために使われる。これにより基準８ＫＨｚ
クロック信号（Ｓ８Ｋ）に同期した８ＫＨｚフレームパ
ルス信号が再作成可能となる。この同期状態において
は、図６の（３）と（５）に示すようにカウンタ回路１
２０のロード端子における前記微分信号とカウンタ回路
からのオーバフロー信号は共に一致している。

【００４４】図７は、図１に示す同期外れ検出回路１０
４の一実施例を示した回路図であり、図８はそのタイム
チャートである。図７において、本回路における同期外
れの検出は、ＰＬＬ回路１０３からの位相比較クロック
信号（Ｐ６４Ｋ）を基準にして、図５で説明したのと同
様に２個のＤタイプフリップフロップ回路１２６，１２
８及びＡＮＤゲート回路（Ｇａ）１２９から成る微分回
路で作成された基準入力８ＫＨｚクロック信号（Ｓ８
Ｋ）の微分信号と本発明による８ＫＦＰ回路１０５から
の８ＫＨｚフレームパルス信号（８ＫＦＰ）とをＡＮＤ
ゲート回路１３０で比較一致検出することによって行わ
れる。なお、Ｄタイプフリップフロップ回路１２７は、
同期状態において前記８ＫＨｚフレームパルス信号（８
ＫＦＰ）のパルス位置を前記基準入力８ＫＨｚクロック
信号（Ｓ８Ｋ）の微分信号のパルス位置に合わせるため
の遅延用として使われている（図８の（２）〜
（５））。

【００４５】前記基準入力８ＫＨｚクロック信号と８Ｋ
Ｈｚフレームパルス信号の位相が一致する同期状態の場
合（図８の左右両側の部分）には、前記ＡＮＤゲート回
路１３０から次段のカウンタ回路１３２に対してロード
信号が出力され続け、初期値" ０" がロードされたカウ
ンタ回路（ＣＮＴ）１３２は、その間事実上カウント停
止状態となる。前記ＡＮＤゲート回路１３０において不
一致が生じると（図８の中央部分）、ロード信号が解除
されたカウンタ回路１３２はカウントを開始し、位相比
較クロック信号（Ｐ６４Ｋ）にって順次＋１インクリメ
ントされる。本回路例では、カウンタの値が２（Ｑ１）
になると同期がはずれによる異常が検出され、先に説明
した図５の８ＫＦＰ作成回路に再同期信号（ＲＥＳＹ
Ｎ）を送出する（図８の（７）、（８））。

【００４６】ＡＮＤゲート回路（Ｇｃ）１３１の出力
は、カウンタ回路１３２のクロックイネーブル端子
（Ｅ）に与えられる。同期状態において、前記ＡＮＤゲ
ート回路１３１の一方の入力である出力段のＤタイプフ
リップフロップ回路１３３の負出力は高レベルであり、
そのためもう一方の入力であるＤタイプフリップフロッ
プ回路１２７からの８ＫＨｚフレームパルス信号（８Ｋ
ＦＰ）が高レベルの時だけ、すなわちその間のＰ６４Ｋ
Ｈｚクロック信号１クロック分だけがカウンタ回路１３
２に入力される。従って、前記カウンタ回路１３２は各
フレーム毎に１カウント可能となる（図８の（６））。
もし、再同期信号（ＲＥＳＹＮ）が送出された場合には
前記Ｄタイプフリップフロップ回路１３３の負出力は低
レベルとなりカウント不可の状態となる。カウントの再
開は、再同期が達成されてカウンタ回路１３２に対して
初期値" ０" がロードされ、それによってＱ１出力がゼ
ロとなって再同期信号が解除された次のフレームからで
ある。

【００４７】なお、本発明においては、電源投入時の強
制的な初期設定信号が特には必要とされない。なぜな
ら、電源投入によって図５の８ＫＦＰ回路１０５からと
りあえず自走フレームパルス信号（８ＫＦＰ）が出力さ
れ、その信号が基準入力８ＫＨｚクロック信号（Ｓ８
Ｋ）と非同期の場合には、同期はずれ検出回路１０４か
ら前記再同期信号（ＲＥＳＹＮ）が出力され、それによ
って前記８ＫＦＰ回路１０５からの出力フレームパルス
信号（８ＫＦＰ）の位相は前記基準入力クロック信号
（Ｓ８Ｋ）の位相と一致するよう制御されるからであ
る。

【００４８】図９は、本発明の実施例における同期外れ
検出条件と、入力切替え時の位相変動追従の範囲を示し
たものである。図９において８ＫＨｚフレームパルス信
号（８ＫＦＰ）を固定して考えると、基準８ＫＨｚクロ
ック信号（Ｓ８Ｋ）入力は、位相進みについては位相比
較クロック信号（Ｐ６４Ｋ）の１／２クロック分（図９
の（３））まで、そして位相遅れについても位相比較ク
ロック信号（Ｐ６４Ｋ）の１／２クロック分（図９の
（４））までの跳躍について、両者ともに同期引き込み
可能範囲として同期外れとは判断されない。

【００４９】図１０は、入力として網同期装置（ＤＣ
Ｓ）を切替えた時の位相跳躍吸収の一例を示したもので
ある。図１０において、切替前は、図１に示す選択回路
１０１，１０２によって網同期装置のＤＣＳ−Ｎ系から
与えられる基準クロック信号（Ｄ６４Ｋ＃０，Ｄ８Ｋ＃
０）と、それに追従するＰＬＬ回路１０３からの位相比
較信号（Ｐ６４Ｋ）及びそれを基準とした８ＫＦＰ作成
回路１０５からの８ＫＨｚフレームパルス信号（８ＫＦ
Ｐ）信号は相互に位相同期が取られている（図１０の
（１）〜（４））。

【００５０】次に、選択回路１０１，１０２が網同期装
置からの入力をＤＣＳ−Ｎ系からＤＣＳ−Ｅ系に切替え
ると、基準クロック信号はＤ６４Ｋ＃１，Ｄ８Ｋ＃１と
なって切替以前に対して定常位相誤差が発生する。本発
明による同期クロック回路においては、先の図９でも説
明したように上記定常位相誤差が６４ＫＨｚクロックの
半クロック以内の場合には同期はずれ検出回路１０４に
おいて同期はずれとはみなさず、従って、その間におい
てはＰＬＬ回路１０３が位相跳躍を吸収するために通常
の追従動作を行うだけである。

【００５１】この場合には、図１０の（５）及び（６）
に示すように、本発明による同期クロック回路内で作成
された位相比較信号（Ｐ６４Ｋ）が上記基準クロック信
号のＤ６４Ｋ＃１に対する追従するが、前記位相比較信
号（Ｐ６４Ｋ）を基準に作成される８ＫＨｚフレームパ
ルス信号（８ＫＦＰ）信号との間の位相関係は固定され
たままである。さらに、最終出力信号である２Ｍクロッ
ク信号等との関係も単なる分周関係であってその間の位
相関係は変化しない。

【００５２】従って、上述したような本発明の特徴的な
同期保持動作をしている限り、従来技術の説明でその問
題点とされた入力切替え時における出力クロックの擾乱
やフレーム中のクロック数の増加や欠落等の問題は全く
生じないことになる。さらに、従来の回路構成において
は２ＭＨｚクロック出力信号等の高速信号が問題の対象
となっていたのに対し（今後は、１５０ＭＨｚ等の一層
の高速化が考えられる。）、本発明では６４ＫＨｚとい
う極めて低速な信号が対象となり、従って本発明によれ
ば従来のような問題を発生させない十分に余裕をもった
同期クロック回路の設計が可能となる。

【００５３】図１１は、図１に示す分周回路１０６の一
実施例を示した回路図であり、図１２はそのタイムチャ
ートである。図１１において、ＰＬＬ回路１０３からの
１６ＭＨｚクロック信号（Ｐ１６Ｍ）をカウンタ回路
（ＣＮＴ）１３８で分周し、所定のクロック信号を作成
する。本例では１６ＭＨｚクロック信号を１／８分周し
て２ＭＨｚクロック信号（２Ｍ）を得ている。図１１の
左側の２個のＤタイプフリップフロップ回路１３５，１
３６及びＡＮＤゲート回路（Ｇａ）１３７は微分回路を
構成し、図１２の（４）に示すように位相比較クロック
信号（Ｐ６４Ｋ）の変化点で微分パルスを出力し、初期
値４をカウンタ回路１３８にロードする。これによっ
て、ロード時点からの２ＭＨｚクロック信号は高レベル
からはじまることになる（図１２の（４））。

【００５４】図１１の下段の２個のＤタイプフリップフ
ロップ回路１３９，１４０及びＡＮＤゲート回路１４１
からなる微分回路は、図１２の（７）に示すように８Ｋ
ＰＦ作成回路１０５からの６４ＫＨｚ１周期幅の８ＫＨ
ｚフレームパルス信号（８ＫＦＰ）を２ＭＨｚ１周期幅
の８ＫＨｚフレームパルス信号（８Ｋ）に変換する。上
述のように、本分周回路１０６は単純な分周と波形成形
を行っているだけであり、図１０で説明した本発明の特
徴的な同期動作は保存される。すなわち、入力基準信号
の切替え前後で発生する位相跳躍が所定の範囲内である
限り、前記２ＭＨｚクロック信号（２Ｍ）及び８ＫＨｚ
フレームパルス信号（８Ｋ）は、その間の関係を常に一
定の状態に保存したまま、徐々に切替後の基準クロック
信号に同期していく。

【００５５】次に、図１３〜図１９は、クロック分配装
置（ＣＤＩＳ）の後段に位置し、図２５で示した各装置
内のクロック生成部（ＰＧ）２３に相当する実施例を示
したものである。図１３は、本発明によるクロック生成
部の基本的な回路構成を示したものである。本実施例の
回路動作原理は、先に図１〜図１２を使って説明した本
発による同期クロック回路とほとんど同様である。本実
施例では、基準入力クロック信号がクロック分配装置か
らの２ＭＨｚクロック信号等の高い周波数の場合でも適
用可能なことを示す。

【００５６】図１３と図１との相違点は、次の３点であ
る。 （１）基準クロック信号； ６４Ｋ → ２Ｍ （２）ＰＬＬ回路出力 ； Ｐ１６Ｍ，Ｐ６４Ｋ → Ｐ３２Ｍ，Ｐ２Ｍ （３）分周回路出力 ； ２Ｍ → ８Ｍ （単位Ｈｚ） このように本実施例は図１と大きく相違するところがな
く、従って以下の説明においてはその相違点だけを簡単
に説明する。なお、先の実施例の図面（図１〜図１２）
で符号" １ＸＸ" と付しているものと同様なものについ
ては、以下の本実施例の図面（図１３〜図１９）で符号
" ２ＸＸ" と付している。

【００５７】図１３のクロック生成部と図１の同期クロ
ック回路とを対比した場合には、図１３では切替えの対
象となる基準入力クロック信号に２ＭＨｚクロック信号
とより高い周波の信号が使われ、同様にその出力クロッ
ク信号も３２ＭＨｚ／８ＭＨｚ等の高周波クロック信号
が使われる。なお、図１３の入力異常検出回路２０４
は、図１の同期ハズレ検出回路１０４と名称こそ異なる
が機能において同一である。図３の分周回路２０６の出
力クロック信号が高い。

【００５８】図１４は、図１３に示すＰＬＬ回路２０３
からの出力クロック信号のタイミング例を示したもので
あり、先の実施例の図２と対応する。図１５は、図１３
の８ＫＦＰ作成回路２０５の一実施例を示した回路図で
あり、図１６はそのタイムチャートである。それらは、
先の実施例の図５及び図６とそれぞれ対応する。図５に
対する図１５の回路構成上の相違点はない。ただ図１５
ではカウント数が大きい分だけカウンタ回路２２０及び
デコーダ回路２２１の回路規模が大きくなっている。

【００５９】図１７は、図１３の入力異常検出回路２０
４の一実施例を示した回路図であり、先の実施例の図７
と対応する。互いの回路構成は全く同じである。図１８
は、図１３の分周回路２０６の一実施例を示した回路図
であり、図１９はそのタイムチャートである。それら
は、先の実施例の図１１及び図１２とそれぞれ対応す
る。図１８と図１１とは回路構成上変わるところがな
い。

【００６０】

【発明の効果】以上述べたように、本発明によれば入力
クロックの位相跳躍に対して、跳躍量が基準クロック信
号の±半周期以内の位相差であれば、本発明の原理によ
り、切替え時の瞬間的な擾乱を防止しつつ、新しい位相
に移行可能であることを示した。

【００６１】また本発明によれば、網同期装置等の入力
クロック切替え時に、システム間、システム内装置間の
伝送路、ディジタルスイッチ、その他のディジタル信号
処理において、１フレームの擾乱を発生することなく、
無瞬断にて入力クロック切替えが可能となる。そして本
発明によれば、新しい位相へ追従する際、常にフレーム
とクロックの関係を正常に保つことを可能となり高品質
の高速伝送の実現を支えることになる。

【００６２】さらに本発明によれば、本発明による同期
クロック回路を多段に積み上げていくことにより、周波
数の低い基準クロック信号から周波数の高い基準クロッ
ク周波数まで最適な構成で上記本発明による効果を有し
た同期網を構成することができる。

【図面の簡単な説明】

【図１】本発明による同期クロック回路の基本構成を示
した回路ブロック図である。

【図２】図１のＰＬＬ回路からの出力クロック信号のタ
イミング図である。

【図３】図１のＰＬＬ回路の一実施例を示した回路ブロ
ック図である。

【図４】ＰＬＬ入力クロック信号の切替え等により位相
跳躍が生じた場合のＰＬＬ出力クロック信号の動作タイ
ミングを示した図である。

【図５】図１に示す８ＫＦＰ作成回路の一実施例を示し
た回路図である。

【図６】図５の８ＫＦＰ作成回路のタイミングチャート
である。

【図７】図１に示す同期外れ検出回路の一実施例例を示
した回路図である。

【図８】図７の同期外れ検出回路のタイミングチャート
である。

【図９】本発明の実施例における同期外れ検出条件及び
入力切替え時の位相変動追従の範囲を示した図である。

【図１０】入力として網同期装置（ＤＣＳ）を切替えた
時の位相跳躍吸収の一例を示した図である。

【図１１】図１に示す分周回路の一実施例を示した回路
図である。

【図１２】図１１の分周回路のタイミングチャートであ
る。

【図１３】本発明によるクロック生成部の基本的な回路
構成を示した回路ブロック図である。

【図１４】図１４のＰＬＬ回路からの出力クロック信号
のタイミング図である。

【図１５】図１３に示す８ＫＦＰ作成回路の一実施例を
示した回路図である。

【図１６】図１５の８ＫＦＰ作成回路のタイミングチャ
ートである。

【図１７】図１３に示す入力異常検出回路の一実施例例
を示した回路図である。

【図１８】図１３に示す分周回路の一実施例を示した回
路図である。

【図１９】図１８の分周回路のタイミングチャートであ
る。

【図２０】同期ディジタル通信網の基本的な構成を示し
たブロック図である。

【図２１】図２０に示すディジタル交換装置のシステム
構成例を示したブロック図である。

【図２２】図２１に示す各装置間を結ぶハイウェイ（Ｈ
Ｗ）の基本的な伝送フォーマットを示した図である。

【図２３】図２２の受信装置Ｂ側におけるハイウェイ情
報の受信回路の一構成例を示した図である。

【図２４】システム内各装置に対してハイウェイの基準
となるフレームパルス信号の位相割り当て状況を示した
図である。

【図２５】同期網におけるディジタル交換装置のクロッ
ク供給系統の一例を示した図である。

【図２６】図２５で示したクロック供給系統の冗長構成
の一例を示した図である。

【図２７】従来のクロック分配装置（ＣＤＩＳ）の一構
成例を示した回路ブロック図である。

【図２８】図２７のクロック分配装置の入出力タイミン
グ図である。

【図２９】図２７のクロック分配装置における分周回路
部分のより詳細な回路例を示した回路ブロック図であ
る。

【図３０】図２９のクロック分配装置における主要な信
号のタイミング図である。

【図３１】入力８ＫＨｚクロック信号及び６４ＫＨｚク
ロック信号が一時的に停止した場合のＰＬＬ回路及び分
周回路の動作説明図である。

【図３２】網同期装置のＤＣＳ−Ｎ系とＤＣＳ−Ｅ系相
互間のクロック位相誤差の一例を示した図である。

【図３３】網同期装置からの入力信号をＤＣＳ−Ｎ系か
らＤＣＳ−Ｅ系に切替えた場合の図２９に示す選択回路
の出力クロックの一例を示した動作タイミング図であ
る。

【図３４】図２７のＰＬＬ回路の基本的な回路構成を示
した回路ブロック図である。

【図３５】ＰＬＬ回路の位相跳躍に対する追従動作の説
明図である。

【図３６】網同期装置からの入力の切替え直後の状況に
おけるクロック分配装置への影響を示した図である。

【図３７】網同期装置からの入力の切替え直後にＰＬＬ
回路の発振周波数が進む場合の影響を示した図である。

【図３８】網同期装置からの入力の切替え直後にＰＬＬ
回路の発振周波数が遅れる場合の影響を示した図であ
る。

【図３９】図２５に示すクロック生成部（ＰＧ）の一構
成例を示した回路ブロック図である。

【符号の説明】

４…網同期装置 １８…クロック分配装置 ２３…クロック生成部 ２６…バイポーラ−ユニポーラ変換回路 １０１…選択回路 １０２…選択回路 １０３…ＰＬＬ回路 １０４…同期はずれ検出回路 １０５…８ＫＦＰ作成回路 １０６…分周回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 淡路 俊夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 増岡 宏之 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 (72)発明者 赤田 正雄 東京都港区芝五丁目７番１号 日本電気株 式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ２系統の基準フレーム信号及びその整数
   倍の周波数からなる基準クロック信号が与えられ、その
   うちの１系統の基準フレーム信号及び基準クロック信号
   を選択して出力する選択回路、 前記選択回路で選択された基準クロック信号に同期する
   所定周波数のクロック信号を出力するＰＬＬ回路、 前記ＰＬＬ回路から出力される所定周波数のクロック信
   号を分周して前記選択回路で選択された基準フレーム信
   号と同一周期で自走する自走フレーム信号を作成し、そ
   して再同期信号が与えられると前記選択された基準フレ
   ーム信号と同一位相で前記自走フレーム信号の動作を開
   始させるフレーム信号作成回路、そして前記選択回路で
   選択された基準クロック信号と前記フレーム信号作成回
   路で作成された自走フレーム信号との位相比較を行い、
   位相同期はずれと判断した場合には前記フレーム信号作
   成回路に対して前記再同期信号を出力する同期はずれ検
   出回路から構成することを特徴とする同期クロック回
   路。
2. 【請求項２】 さらに、前記ＰＬＬ回路からの所定周波
   数のクロック信号を分周して出力し、そして前記フレー
   ム信号作成回路からの自走フレーム信号を前記出力され
   るクロック信号に同期した所定波形のフレーム信号とし
   て出力するための分周回路を有する請求項１記載の同期
   クロック回路。
3. 【請求項３】 前記ＰＬＬ回路は、同期クロック回路か
   ら出力される所定の周波数のクロック信号とは別の前記
   基準クロック信号に同期した所定周波数の位相比較クロ
   ック信号を出力し、そして前記フレーム信号作成回路及
   び前記同期はずれ検出回路は、前記ＰＬＬ回路からの信
   号として前記位相比較クロック信号を用いる請求項１記
   載の同期クロック回路。
4. 【請求項４】 前記位相比較クロック信号は、ＰＬＬ回
   路から出力されるクロック信号を分周したものである請
   求項３記載の同期クロック回路。
5. 【請求項５】 前記選択回路は、前記２系統の基準フレ
   ーム信号及び基準クロック信号のうち、異常が発生した
   以外の系統の基準フレーム信号及び基準クロック信号を
   選択する請求項１記載の同期クロック回路。
6. 【請求項６】 前記基準フレーム信号及び前記自走フレ
   ーム信号は、ともに８ＫＨｚフレーム信号である請求項
   １記載の同期クロック回路。
7. 【請求項７】 前記フレーム信号作成回路は、 前記選択された基準フレーム信号の前縁変化点を前記選
   択された基準クロック信号を用いて微分検出する微分回
   路、 前記微分回路からの微分出力の通過を前記再同期信号に
   よって制御するゲート回路、 前記基準クロック信号をカウントし、初期値からのカウ
   ントにより前記基準フレーム信号周期で前記自走フレー
   ム信号を出力するカウンタ回路、そして前記ゲート回路
   を通過した微分出力と前記カウンタ回路からの自走フレ
   ーム信号との論理和信号を、前記カウンタ回路の初期値
   を再設定するロード信号として前記カウンタ回路に与え
   る論理ゲート回路から成る請求項６記載の同期クロック
   回路。
8. 【請求項８】 前記同期はずれ検出回路は、 前記選択された基準フレーム信号の前縁変化点を前記選
   択された基準クロック信号を用いて微分検出する微分回
   路、 前記微分回路からの微分出力と前記フレーム作成回路か
   らの自走フレーム信号との一致を検出する一致検出回
   路、 前記一致検出回路によって一致が検出された場合には、
   前記基準クロック信号のカウントをクリアし、不一致の
   場合にはカウントを開始して所定数カウントした時に前
   記再同期信号を出力するカウンタ回路から成る請求項６
   又は７記載の同期クロック回路。
9. 【請求項９】 前記基準クロック信号の周期は、前記２
   系統の信号対の間の定常位相誤差以内とする請求項１記
   載の同期クロック回路。