CN115603889A - 包括彼此同步的主设备和至少一个从设备的定时系统和相关同步方法 - Google Patents

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CN115603889A CN202210734795.3A CN202210734795A CN115603889A CN 115603889 A CN115603889 A CN 115603889A CN 202210734795 A CN202210734795 A CN 202210734795A CN 115603889 A CN115603889 A CN 115603889A
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Abstract

本公开的实施例涉及一种定时系统，其包括：主定时设备和从定时设备。主定时设备包括：主振荡器级，被配置为接收参考信号，并且生成与参考信号锁频的第一主时钟信号；主定时级，包括被配置为以取决于第一主时钟信号的定时来更新值的主计数器，主定时级被配置为生成脉冲类型的第一本地时钟信号，该第一本地时钟信号的脉冲的定时能够由主计数器控制；以及主同步级，被配置为生成与第一本地时钟信号同步的同步信号，其中同步信号包括针对第一本地时钟信号的由多个(N个)脉冲形成的每个连续脉冲组的对应脉冲。从定时设备包括：从振荡器级，被配置为接收参考信号，并且生成与参考信号锁频的第二主时钟信号；从定时级；以及从同步级。

Description

包括彼此同步的主设备和至少一个从设备的定时系统和相关 同步方法
相关申请的交叉引用
本申请要求于2021年6月28日提交的意大利申请号102021000016841的权益，该申请通过引用并入本文。
技术领域
本发明涉及一种包括彼此同步的主设备和至少一个从设备的定时系统以及用于同步主设备和从设备的对应方法。
背景技术
众所周知，定时系统当前可用，该定时系统分别包括至少一对集成电子设备，这些集成电子设备被安装在同一电子控制单元(ECU)中并且具有本地振荡器，在此本地振荡器的上，这些集成电子设备生成对应的定时信号(也称为时钟信号)组，然后被供应给外部电子设备。例如，这种定时系统通常被用于汽车领域，其中由每个集成电子设备生成的时钟信号被供应给对应的开关稳压器，该开关稳压器又生成电压，然后该电压被用在车辆所配备的安全气囊致动系统。
更详细地，每个集成电子设备能够生成相应组的时钟信号，使得它们满足预定的相位关系，例如以防止由于对应开关稳压器的同时致动而出现功率耗散峰值，因此以便于控制功耗。然而，缺乏对两个不同的集成电子设备所生成的时钟信号之间存在的时间关系的控制限制了控制总耗散功率的能力。
发明内容
实施例提供了允许现有技术的缺点被至少部分地克服的定时系统。
其他实施例提供改进的定时系统和相关方法。
附图说明
为了更好地理解本发明，其优选实施例现在参照附图仅通过非限制性示例来描述，其中：
图1示出了包括定时系统的电子控制单元的框图；
图2、4和5示出了由集成电子设备生成的信号的时间图；
图6示出了与由本定时系统执行的操作相关的框图；
图3、7和8示出了来自本定时系统的信号的时间图；以及
图9示出了被耦合到开关稳压器的定时系统的框图。
具体实施方式
图1示出了定时系统1，其包括形成电子控制单元5的第一集成电子设备2和第二集成电子设备4。电子控制单元5还包括微控制器单元6，该微控制器单元6在相应的引脚19上生成信号CLKIN，例如该信号CLKIN是占空比等于50％并且标称频率等于4MHz的方波信号；信号CLKIN的频率准确度例如等于±1％。
第一集成电子设备2包括相应的本地振荡器21、相应的比较级22、相应的输出级23和主同步级24。
更详细地，本地振荡器21是(例如)压控可变振荡器，其生成本地信号LOC1，例如该本地信号LOC1是占空比等于50％并且标称频率例如等于16MHz的方波信号；本地信号LOC1的频率准确度例如等于±5％。
比较级22被连接至本地振荡器21和引脚19，以接收本地信号LOC1和信号CLKIN。此外，比较级22通过相应的第一输出控制本地振荡器21，并且在相应的第二输出上生成信号MAIN_CLK_MASTER(如图3所示)，例如该信号MAIN_CLK_MASTER是占空比等于50％并且标称频率等于本地信号LOC1的标称频率(因此例如等于16MHz)的方波信号，信号MAIN_CLK_MASTER的频率准确度等于信号CLKIN的频率准确度(因此例如等于±1％)。
尽管未示出，但是以本身已知的方式，比较级22可以包括用于从信号CLKIN生成参考信号的分频器，其中分频因子等于4，使得参考信号具有与本地信号LOC1相同的标称频率以及与信号CLKIN相同的频率准确度。此外，比较级22生成比较信号(未示出)，该比较信号指示本地信号LOC1的频率与参考信号的频率之间的差异；该比较信号被生成在比较级22的第一输出上，使得它控制本地振荡器21。
在实践中，本地振荡器21和比较级22形成锁频环；然后信号MAIN_CLK_MASTER的频率被锁定到信号CLKIN的频率。
在下文中，信号MAIN_CLK_MASTER的频率被称为频率f0。
输出级23接收信号MAIN_CLK_MASTER，并且生成信号TIMEBASE_MASTER，其示例如图2所示。此外，输出级23生成多个相应时钟信号；例如输出级23生成三个时钟信号，分别用REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER来指示(示例如图2所示)；信号REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER被供应在第一集成电子设备2的相应引脚(未示出)上。
具体地，信号TIMEBASE_MASTER具有频率fSW，该频率fSW等于频率f0除以整数K；例如在本描述中，假设K＝8，因此信号TIMEBASE_MASTER的频率fSW等于2MHz。此外，信号REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER具有与信号TIMEBASE_MASTER相同的频率fSW，并且相对于TIMEBASE_MASTER在时间上偏移，其中相移等于周期1/f0的倍数。
仅通过示例，在图2所示的示例中，信号REG1_CLK_MASTER在时间上与信号TIMEBASE_MASTER对准，而信号REG2_CLK_MASTER和REG3_CLK_MASTER相对于信号TIMEBASE_MASTER滞后，滞后分别等于1/f0和2/f0；此外，再次通过示例，假设信号REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER具有等于50％的占空比，而信号TIMEBASE_MASTER具有等于87.5％的占空比。
更详细地，为了生成信号TIMEBASE_MASTER以及信号REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER，输出级23实现读取级98和计数器99，该计数器99的(整数)值被包括在0与K-1之间，并且在信号MAIN_CLK_MASTER的每个上升沿被增加一个单位(一旦值K-1被达到，计数就从零重新开始)；此外，输出级23生成信号COUNT_MASTER(如图3所示)，该信号在任何时刻都指示计数器99的值。
在使用中，读取级98在信号MAIN_CLK_MASTER的每个上升沿读取计数器99。此外，例如每当读取级98读取到计数器99已经假设值1时，信号TIMEBASE_MASTER的上升沿(出于下面解释的原因，该上升沿用FUP和对应顶点来指示)被生成；该读数相对于计数器99已经实际假设值1的时刻而出现，滞后等于信号MAIN_CLK_MASTER的脉冲，因此信号TIMEBASE_MASTER的上升沿在计数器99变为等于2的时刻出现。换言之，参照指示计数器99假设值2的时间的事件，在对应事件发生时，信号TIMEBASE_MASTER的每个上升沿出现。
类似地，例如每当读取级98读取到计数器99已经假设值0时，用FDOWN指示的信号TIMEBASE_MASTER的下降沿被生成；该读数相对于计数器99实际假设值0的时刻而出现，其中滞后等于信号MAIN_CLK_MASTER的脉冲，因此信号TIMEBASE_MASTER的下降沿在计数器99变为等于0的时刻出现。
相同的考虑适用于信号REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER的上升沿和下降沿的生成。换言之，考虑信号REG1_CLK_MASTER、REG2_CLK_MASTER与REG3_CLK_MASTER之间的任何信号，相应上升沿和相应下降沿与对应的第一阈值和对应的第二阈值相关联；当由读取级98读取的计数器99的值等于第一阈值时，信号的对应上升沿被生成，而当由读取级98读取的计数器99的值等于第二阈值时，信号的对应下降沿被生成。因此，信号REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER相对于信号TIMEBASE_MASTER是同步的，并且它们中的每个信号都相对于信号TIMEBASE_MASTER被相移了信号MAIN_CLK_MASTER的对应脉冲数量(可能为空)。
信号MAIN_CLK_MASTER、TIMEBASE_MASTER和COUNT_MASTER被供应给主同步级24(master CLKSW)，该主同步级24还接收由微控制器单元6生成的信号CLKSW_ENABLE、CLKSW_PERIOD和CLKSW_PHASE，并且生成同步信号CLKSW，该同步信号在第一集成电子设备2的对应引脚29上可用。
更详细地，信号CLKSW_PERIOD指示整数数量N(例如被包括在1与31之间)。信号CLKSW_PHASE指示滞后
Figure BDA0003714813350000051
该滞后
Figure BDA0003714813350000052
等于例如被包括在0与K-1之间的整数；在本描述的其余部分中，假设
Figure BDA0003714813350000053
例如等于2。此外，信号CLKSW_ENABLE实现随后描述的相位对准操作的执行；在下文中，除非另有指定，否则假设信号CLKSW_ENABLE等于逻辑值‘1’。
这已经说过，如图4中定性所示，针对由信号TIMEBASE_MASTER的N(在图4中，N＝3)个连续脉冲(等效地，上升沿)形成的每个组，同步信号CLKSW包括对应脉冲，该对应脉冲的上升沿(用UPCLKSW指示)与这组N个脉冲满足预定的时间关系，因此与信号COUNT_MASTER满足预定的时间关系，如图3中详细所示并且在下面解释的。在这方面，在图3和4中，信号TIMEBASE_MASTER的每组三个连续脉冲中的第一脉冲、第二脉冲和第三脉冲的上升沿分别用Fup'、Fup'和Fup”'指示。
更详细地，如图3中可见，同步信号CLKSW的上升沿UPCLKSW相对于信号TIMEBASE_MASTER的N个脉冲的对应组中的第一脉冲的上述上升沿Fup'提前信号MAIN_CLK_MASTER的例如等于
Figure BDA0003714813350000061
(因此等于3)脉冲数量。换言之，在该示例中，当信号COUNT_MASTER以及因此计数器99在上述上升沿Fup'出现之前最后一次变为等于7时，上升沿UPCLKSW被生成；为此，主同步级24可以被配置为在读取到信号COUNT_MASTER已经假设值6之后生成上升沿UPCLKSW。
此外，同步信号CLKSW具有相应的下降沿(用DOWNCLKSW指示)，该下降沿相对于上升沿UPCLKSW以等于(例如)信号MAIN_CLK_MASTER的四个循环的滞后出现；换言之，在该示例中，当信号COUNT_MASTER在上述上升沿Fup’已经出现后第一次变为等于3时，下降沿DOWNCLKSW出现。
在实践中，同步信号CLKSW的周期等于TSYNC＝N*(1/fSW)；此外，如下面解释的，同步信号CLKSW允许第一集成电子设备2和第二集成电子设备4被同步。
第二集成电子设备4包括相应的本地振荡器41、相应的比较级42、相应的输出级43和从同步级(slave CLKSW)44；另外，第二集成电子设备4包括同步采集电路45，该同步采集电路45包括第一触发器46和第二触发器47，例如上升沿上的时钟类型。
本地振荡器41是(例如)压控可变振荡器，该压控可变振荡器生成本地信号LOC2，该本地信号LOC2例如是占空比等于50％并且标称频率例如等于16MHz的方波信号；本地信号LOC2的频率准确度例如等于±5％
比较级42被连接至本地振荡器41和引脚19，以接收本地信号LOC2和信号CLKIN。此外，比较级42通过相应的第一输出控制本地振荡器41，并且在相应的第二输出上生成信号MAIN_CLK_SLAVE(如图3所示)，该信号MAIN_CLK_SLAVE例如是占空比等于50％并且标称频率等于本地信号LOC2的标称频率的方波信号，信号MAIN_CLK_SLAVE的频率准确度等于信号CLKIN的频率准确度。
尽管未示出，但第二集成电子设备4的比较级42可以以参照第一集成电子设备2的比较级22描述的相同方式操作。
在实践中，第二集成电子设备4的本地振荡器41和比较级42形成锁频环，使得信号MAIN_CLK_SLAVE的频率被锁定到信号CLKIN的频率。此外，在下文中，信号MAIN_CLK_SLAVE的频率被称为频率f0'；由于将频率锁定到信号CLKIN的频率，所以频率f0'和f0被彼此锁定。
第一触发器46和第二触发器47由信号MAIN_CLK_SLAVE定时，即，尽管未示出，它们在相应的时钟输入上接收后一个信号。此外，第一触发器46的输入端子被连接至第二集成电子设备4的引脚39，该引脚39又被连接至第一集成电子设备2的引脚29，以接收同步信号CLKSW。第二触发器47的输入端子被连接至第一触发器46的输出端子，以使得重新同步信号CLKSW_SYNC_SLAVE出现在第二触发器47的输出端子。
具体地，如图3所示，给定同步信号CLKSW的任何转变，即，给定任何上升沿UPCLKSW或下降沿DOWNCLKSW，重新同步信号CLKSW_SYNC_SLAVE在同步信号CLKSW的上述转变之后复制该转变，信号MAIN_CLK_SLAVE的两个上升沿已经出现。换言之，例如参照同步信号CLKSW的任何上升沿UPCLKSW，重新同步信号CLKSW_SYNC_SLAVE具有对应的上升沿(用UPCLKSW_SYNC指示)，该上升沿出现在信号MAIN_CLK_SLAVE的第二上升沿处，该第二上升沿出现在上升沿UPCLKSW之后；因此，上升沿UPCLKSW_SYNC相对于上升沿UPCLKSW滞后最多等于2*(1/f0’)的时间。相同的考虑也适用于同步信号CLKSW的任何下降沿DOWNCLKSW、以及重新同步信号CLKSW_SYNC_SLAVE的对应下降沿(用DOWNCLKSW_SYNC指示)。
重新同步信号CLKSW_SYNC_SLAVE与信号MAIN_CLK_SLAVE以及信号CLKSW_ENABLE和CLKSW_PERIOD一起被供应给从同步级44，使得从同步级44可以生成信号SYNC_RST，如下所述。
输出级43接收信号MAIN_CLK_SLAVE和信号SYNC_RST，并且生成信号TIMEBASE_SLAVE，其示例在图5中定性地示出，如下面更详细地描述的。此外，输出级43生成多个相应的时钟信号；例如输出级43生成三个时钟信号，在图5中用REG1_CLK_SLAVE、REG2_CLK_SLAVE和REG3_CLK_SLAVE来指示；信号REG1_CLK_SLAVE、REG2_CLK_SLAVE和REG3_CLK_SLAVE被供应在第二集成电子设备4的对应引脚(未示出)上，并且相对于TIMEBASE_SLAVE是同步的，但时间上偏移。仅通过示例，在图5所示的示例中，信号REG1_CLK_SLAVE在时间上与信号TIMEBASE_SLAVE对准，而信号REG2_CLK_SLAVE和REG3_CLK_SLAVE相对于信号TIMEBASE_SLAVE分别滞后信号MAIN_CLK_SLAVE_CLAVE的一个脉冲和信号MAIN_CLAVE_SLAVE的三个脉冲；此外，再次通过示例，假设信号REG1_CLK_SLAVE、REG2_CLK_SLAVE和REG3_CLK_SLAVE具有等于50％的占空比。
更详细地，为了生成信号TIMEBASE_SLAVE以及信号REG1_CLK_SLAVE、REG2_CLK_SLAVE和REG3_CLK_SLAVE，输出级43与从同步级44协作，并且实现相应的读取级198和相应的计数器199，该计数器199的(整数)值被包括在0与K-1之间，并且在信号MAIN_CLK_SLAVE的每个上升沿被增加一个单位(一旦值K-1被达到，计数就从零重新开始)，下文描述的例外除外。此外，输出级43生成信号COUNT_SLAVE(如图3所示)，该信号在任何时刻都指示计数器199的值。
在使用中，读取级198在信号MAIN_CLK_SLAVE的每个上升沿读取计数器199。此外，例如每当读取级198读取到计数器199已经假设值1时，信号TIMEBASE_SLAVE的上升沿(用FUP_SLAVE指示)被生成；该读数相对于计数器199已经实际假设值1的时刻而出现，其中滞后等于信号MAIN_CLK_SLAVE的脉冲，因此信号TIMEBASE_SLAVE的上升沿在计数器199以及因此信号COUNT_SLAVE变为等于2的时刻出现。
此外，每当读取级198读取到计数器199已经假设例如值0时，信号TIMEBASE_SLAVE的下降沿(用FDOWN_SLAVE指示)被生成。该读数相对于计数器199实际假设值0的时刻而出现，其中滞后等于信号MAIN_CLK_SLAVE的脉冲。
尽管未详细示出，相同的考虑适用于信号REG1_CLK_SLAVE、REG2_CLK_SLAVE和REG3_CLK_SLAVE的上升沿和下降沿的生成。换言之，考虑到信号REG1_CLK_SLAVE、REG2_CLK_SLAVE与REG3_CLK_SLAVE之间的任何信号，相应上升沿和相应下降沿与对应的第一阈值和对应的第二阈值相关联；当由读取级198读取的计数器199的值等于第一阈值时，信号的对应上升沿被生成，而当由读取级198读取的计数器199的值等于第二阈值时，信号的对应下降沿被生成。因此，如先前提及的，信号REG1_CLK_SLAVE、REG2_CLK_SLAVE和REG3_CLK_SLAVE相对于信号TIMEBASE_SLAVE是同步的，并且它们中的每个信号都相对于信号TIMEBASE_SLAVE被相移了信号MAIN_CLK_SLAVE的对应脉冲数量。
输出级43将信号COUNT_SLAVE供应给从同步级44，该从同步级44在重新同步信号CLKSW_SYNC_SLAVE的每个上升沿UPCLKSW_SYNC执行图6所示的操作。
具体地，从同步级44读取(框100)信号COUNT_SLAVE的值，因此读取计数器199的值，并且检测(框110)读取值是大于、小于还是等于预期值(该预期值例如等于K-1)(应该记住，在本描述中已经假设例如K＝8)。例如，相对于重新同步信号CLKSW_SYNC_SLAVE的上升沿UPCLKSW_SYNC，信号COUNT_SLAVE的值以及因此计数器199的值的读取发生滞后，该滞后等于信号MAIN_CLOCK_SLAVE的一个脉冲。
如果读取值等于K-1(输出用框110的‘＝’指示)，则从同步级44避免干扰第二集成电子设备4的计数器199的更新；换言之，输出级43根据信号MAIN_CLK_SLAVE的脉冲继续连续地更新(框115)计数器199的值。
这种情况例如在图3中示出，其中，当上升沿UPCLKSW_SYNC出现时，信号COUNT_SLAVE(以及因此计数器199)假设值7，该值然后在信号MAIN_CLK_SLAVE的下一上升沿(用Fread指示)被从同步级44读取。在这种情况下，从同步级44将相应的第一信息值指派给信号SYNC_RST；输出级43读取信号SYNC_RST的第一信息值，并且因此在信号MAIN_CLOCK_SLAVE的每个上升沿继续更新计数器199的值；因此，在上述上升沿Fread并且然后在上升沿Fread之后的信号MAIN_CLOCK_SLAVE的第一上升沿，计数器199分别假设值0和值1；这些值由第二集成电子设备4的读取级198读取，其中滞后是信号MAIN_CLK_MASTER的一个脉冲，当计数器199(以及因此信号COUNT_SLAVE)假设值1时，随之生成信号TIMEBASE_SLAVE的下降沿FDOWN_SLAVE，然后当计数器199(以及因此信号COUNT_SLAVE)假设值2时，生成信号TIMEBASE_SLAVE的上升沿FUP_SLAVE。因此，信号TIMEBASE_SLAVE的上升沿FUP_SLAVE出现在信号TIMEBASE_MASTER的上升沿FUP'之后，且在信号MAIN_CLOCK_SLAVE的等于滞后
Figure BDA0003714813350000101
(即，在本示例中等于2)的多个上升沿已经出现之后。
在实践中，如果读取值等于K-1，则意味着：通过信号TIMEBASE_SLAVE的上升沿FUP_SLAVE相对于信号TIMEBASE_MASTER的上升沿FUP'相移了信号MAIN_CLOCK_SLAVE的等于
Figure BDA0003714813350000103
的上升沿数量的这种方式，第二集成电子设备4的计数器199相对于第一集成电子设备2的计数器99相移，无需第二集成电子设备4的计数器199的任何调谐(相位重新同步)。信号TIMEBASE_SLAVE与TIMEBASE_MASTER之间的相移因此近似等于信号MAIN_CLK_SLAVE(等效地，信号MAIN_CLK_MASTER)的脉冲数量(等于
Figure BDA0003714813350000102
)，因此它等于期望的相移。
再次参照图6，如果读取值改为等于K-1-1(框110的输出'<')，这意味着第二集成电子设备4的计数器199相对于上述值滞后，它必须确保信号TIMEBASE_SLAVE的上升沿FUP_SLAVE与信号TIMEBASE_MASTER的上升沿FUP'之间的期望相移。
因此，从同步级44将第二信息值指派给信号SYNC_RST，以控制输出级43在更新第二集成电子设备4的计数器199时跳过一个数字，如图7所示。换言之，通过将第二信息值指派给信号SYNC_RST，从同步级44控制输出级43，使得输出级43在信号MAIN_CLK_SLAVE的上升沿Fread强制(框120)将计数器199提前归零，而不是允许计数器199假设值K-1(在示例中该K-1为7)；因此，在信号MAIN_CLOCK_SLAVE的上升沿Fread之后的第一上升沿，计数器199然后假设值1。当计数器199(以及因此信号COUNT_SLAVE)分别假设值1和值2时，信号TIMEBASE_SLAVE的下降沿FDOWN_SLAVE和上升沿FUP_SLAVE被再次生成。类似于参照图3描述的，因此，信号TIMEBASE_SLAVE的上升沿FUP_SLAVE出现在信号TIMEBASE_MASTER的上升沿FUP'之后，且在信号MAIN_CLOCK_SLAVE的等于滞后
Figure BDA0003714813350000111
(即，在本示例中等于2)的多个上升沿已经出现之后。
在实践中，如果读取值等于K-1-1，则第二集成电子设备4的计数器199被强制提前归零，即，一个数字被跳过，以暂时地加速更新计数器199并且消除(作为第一近似值)相对于第一集成电子设备2的计数器99的滞后；通过这种方式，在信号TIMEBASE_SLAVE的上升沿FUP_SLAVE与信号TIMEBASE_MASTER的上升沿FUP'之间获得期望的相移。
再次参照图6，如果读取值改为等于0(框110的输出'>')，则这意味着第二集成电子设备4的计数器199相对于上述值提前，它必须确保信号TIMEBASE_SLAVE的上升沿FUP_SLAVE与信号TIMEBASE_MASTER的上升沿FUP'之间的期望相移。
因此，如图8所示，从同步级44将第三信息值指派给信号SYNC_RST，以针对信号MAIN_CLK_SLAVE的又一脉冲，控制输出级43保持第二集成电子设备4的计数器199的值固定(框125)。换言之，在信号MAIN_CLK_SLAVE的上升沿Fread，输出级43将第二集成电子设备4的计数器199的值固定为零，该计数器199将在信号MAIN_CLK_SLAVE的后续上升沿再次开始被更新。此外，由于在信号MAIN_CLK_SLAVE的上升沿Fread，读取级198读取计数器199的值0，因此输出级43生成信号TIMEBASE_SLAVE的下降沿FDOWN_SLAVE，在输出级43读取计数器199的值1时生成该信号TIMEBASE_SLAVE的后续上升沿FUP_SLAVE(即，在上升沿Fread之后的信号MAIN_CLK_SLAVE的第二上升沿)。通过这种方式，即使在图8所示的场景中，信号TIMEBASE_SLAVE的上升沿FUP_SLAVE也出现在信号TIMEBASE_MASTER的上升沿FUP'之后，且在信号MAIN_CLOCK_SLAVE的等于滞后
Figure BDA0003714813350000121
(即，在本示例中等于2)的多个上升沿已经出现之后。
在实践中，如果读取值等于0，则第二设备的计数器199的更新针对信号MAIN_CLK_SLAVE的脉冲被禁止，从而相对于第一集成电子设备2的计数器99的更新暂时地减速第二集成电子设备4的计数器199的更新，并且获得信号TIMEBASE_SLAVE的上升沿FUP_SLAVE与信号TIMEBASE_MASTER的上升沿FUP'之间的期望相移。
通常，第二集成电子设备4执行计数器199的读取，并且将读取值与预期值进行比较，随后调谐计数器199的值以维持与第一集成电子设备4的计数器99的锁相。
此外，在信号CLKSW_ENABLE被微控制器单元6设置为等于逻辑值‘0’的情况下，信号TIMEBASE_MASTER和TIMEBASE_SLAVE以及因此信号REG1_CLK_MASTER-REG3_CLK_MASTER和REG1_CLK_SLAVE-REG3_CLK_SLAVE的锁相被禁用，并且第一集成电子设备2和第二集成电子设备4的计数器99、199仅分别基于信号MAIN_CLK_MASTER和MAIN_CLK_SLAVE被增大。
相反，关于从同步级44对信号CLKSW_PERIOD的可选使用，在执行图6所示的操作之前，从同步级44可以使用与信号TIMEBASE_MASTER的每个连续脉冲组中存在的脉冲数量N相关的信息来实现初步控制。具体地，由于数量N是已知的，当从同步级44接收到重新同步信号CLKSW_SYNC_SLAVE的上升沿UPCLKSW_SYNC时，从同步级44可以验证该上升沿UPCLKSW_SYNC是否实际上对应于TIMEBASE_MASTER的上升沿Fup'，在这种情况下，它执行图6所示的操作，或者它已作为误差生成，在这种情况下，从同步级44避免执行图6所示的操作。更一般地，基于与数量N相关的信息和接收到的重新同步信号CLKSW_SYNC_SLAVE的脉冲，从同步级44可以检测异常的存在。
本解决方案的优点从前面的描述中是显而易见的。
在实践中，同步信号CLKSW允许确保在信号TIMEBASE_MASTER与信号TIMEBASE_SLAVE之间存在受控相移。在同步信号CLKSW的两个后续脉冲之间，通过信号MAIN_CLK_MASTER和MAIN_CLK_SLAVE来控制定时，MAIN_CLK_MASTER和MAIN_CLK_SLAVE在任何情况下都是锁频的。此外，通过信号CLKSW_PERIOD，可以选择信号TIMEBASE_MASTER的每个连续脉冲组中存在的脉冲数量N，从而控制同步信号CLKSW的脉冲被生成的周期性，从而控制相对于信号TIMEBASE_MASTER执行的信号TIMEBASE_SLAVE的可能的相位重新同步的周期性。上述数量N可以根据信号MAIN_CLK_MASTER与MAIN_CLK_SLAVE之间存在的不确定性来选择；这个不确定性越小，数量N可以越大，以便仅在适当的时候执行信号TIMEBASE_SLAVE的相位重新同步。
因此，本文的主从配置允许(至少)将功率驱动能力加倍，而不会失去适当地平衡功率耗散的能力。此外，在时钟信号被供应给例如对应的开关稳压器的情况下，开关稳压器同步操作，从而减少总体电磁发射。
另外，如果由于任何原因，信号CLKIN不存在于引脚19上，则第一集成电子设备2和第二集成电子设备4可能仍会继续操作，这要归功于由相应本地振荡器21、41提供的定时；在这种情况下，信号MAIN_CLK_MASTER和MAIN_CLK_SLAVE将分别等于本地信号LOC1和本地信号LOC2。这种配置虽然失去了先前描述的同步的优点，但仍然允许生成时钟信号，从而有利于被布置在定时系统1下游的系统的安全性。类似地，如果第一集成电子设备2的故障(或重置)和/或同步信号CLKSW的中断发生，则第二集成电子设备4也继续操作。
最后，很明显，修改和变化可以对已经描述和图示的内容进行，而不会偏离本发明的范围，如在所附权利要求中定义的。
例如，先前被描述为在信号的上升沿执行的一个或多个操作可以在该信号的下降沿执行。类似地，读取计数器的操作可以在与已经描述的定时不同的定时发生。
同步采集电路45可以与已经描述的不同；例如它可能包括不同数量的触发器。同步采集电路45也可能不存在，在这种情况下第二集成电子设备4不执行同步信号CLKSW的重新同步。因此，从同步级44使用同步信号CLKSW代替重新同步信号CLKSW_SYNC_SLAVE。
此外，信号CLK_PERIOD和CLK_ENABLE可能未被生成，在这种情况下，数量N是固定的，并且同步被永久启用，因此系统可配置性被降低。更一般地，在第一集成电子设备2的计数器99变为等于对应阈值的任何时候，可以生成信号CLKSW的脉冲。此外，同步信号CLKSW可能与信号TIMEBASE_MASTER一致，在这种情况下，针对信号TIMEBASE_MASTER的每个脉冲，执行图6所示的操作。
信号CLKSW_PHASE可能不存在，在这种情况下，滞后
Figure BDA0003714813350000141
是固定的。
在读取级98读取到计数器99分别假设除1和0之外的值时，可以发生信号TIMEBASE_MASTER的上升沿和下降沿的生成。类似地，当读取级198读取到计数器199假设除1和0之外的值时，信号TIMEBASE_SLAVE的上升沿和下降沿也可以被生成。
此外，先前描述的所有信号可以具有与已经描述的不同的占空比。
同步信号CLKSW的每个上升沿UPCLKSW可以具有相对于信号TIMEBASE_MASTER的对应上升沿Fup'的定时，该定时与已描述的定时不同，在这种情况下，由微控制器单元6施加的滞后
Figure BDA0003714813350000153
与信号TIMEBASE_SLAVE的上升沿FUP_SLAVE和信号TIMEBASE_MASTER的上升沿Fup'之间的相移之间的关系也可以与已经描述的关系不同。在这方面，信号TIMEBASE_SLAVE的上升沿FUP_SLAVE和信号TIMEBASE_MASTER的上升沿Fup'之间的相移通常取决于同步采集电路45的触发器的数量，取决于计数器99的、必须由读取级98读取以导致生成上升沿FUP'的值，取决于计数器199的、必须由读取级198读取以导致生成信号TIMEBASE_SLAVE的下降沿FDOWN_SLAVE和后续上升沿FUP_SLAVE的值，以及取决于同步信号CLKSW的上升沿UPCLKSW与信号TIMEBASE_MASTER的对应上升沿FUP'之间存在的相移，因此后者的量能够根据先前的量和期望的滞后
Figure BDA0003714813350000154
计算。如下的实施例是可能的：在该实施例中，同步信号CLKSW的上升沿UPCLKSW与(例如)信号TIMEBASE_MASTER的对应上升沿Fup'之间存在的相移与滞后
Figure BDA0003714813350000152
无关，并且其中信号COUNT_MASTER被读取的上升沿Fread相对于上升沿UPCLKSW_SYNC被滞后取决于滞后
Figure BDA0003714813350000151
的量。
同步信号CLKSW的每个脉冲与信号TIMEBASE_MASTER的对应脉冲组之间的时间距离也可能与已经描述的不同。换言之，同步信号CLKSW的每个脉冲与该信号的对应脉冲组之间的时间关系可能与已经描述的不同，并且可能导致计数器199的上述预期值的对应变化，如参照图6提及的。
通常，无论同步信号CLKSW的脉冲与信号TIMEBASE_MASTER的对应脉冲组之间存在的时间关系如何，在框110、115、120和125中提及的操作都可以被执行，以便将计数器199的读取值与K-1以外的预期值进行比较。
最后，如先前提及的以及图9所示，定时系统1可以包括多于一个从设备；具体地，在图9所示的示例中，存在第三集成电子设备104，该第三集成电子设备104与第二集成电子设备4相同，并且在输入处接收信号CLKIN和同步信号CLKSW。此外，图9示出了信号REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER如何被分别供应给第一开关稳压器201、第二开关稳压器202和第三开关稳压器203，其分别生成电压V1、V2、V3；信号REG1_CLK_SLAVE、REG2_CLK_SLAVE和REG3_CLK_SLAVE如何被分别供应给第四开关稳压器204、第五开关稳压器205和第六开关稳压器206，其分别生成电压V4、V5、V6的。此外，第三集成电子设备104生成信号REG1_CLK_SLAVE'、REG2_CLK_SLAVE'和REG3_CLK_SLAVE'，这些信号被分别供应给第七开关稳压器207、第八开关稳压器208和第九开关稳压器209，其分别生成电压V7、V8、V9。电压V1至V9可以被用作未示出的对应设备(例如致动器)的电源。
虽然本发明已经参照说明性实施例描述，但是该描述并不旨在以限制意义来解释。在参照描述时，说明性实施例的各种修改和组合以及本发明的其他实施例对于本领域技术人员来说是显而易见的。因此，所附权利要求旨在涵盖任何这种修改或实施例。

Claims (19)

1.一种定时系统，包括：
主定时设备，包括：
主振荡器级，被配置为：
接收参考信号；以及
生成与所述参考信号锁频的第一主时钟信号；
主定时级，包括主计数器，所述主计数器被配置为以取决于所述第一主时钟信号的定时来更新值，所述主定时级被配置为生成脉冲类型的第一本地时钟信号，所述第一本地时钟信号的脉冲的定时能够由所述主计数器控制；以及
主同步级，被配置为生成与所述第一本地时钟信号同步的同步信号，其中所述同步信号包括针对所述第一本地时钟信号的由多个(N个)脉冲形成的每个连续脉冲组的对应脉冲；以及
从定时设备，包括：
从振荡器级，被配置为：
接收所述参考信号；以及
生成与所述参考信号锁频的第二主时钟信号；
从定时级，包括从计数器，所述从计数器被配置为以取决于所述第二主时钟信号的定时来更新值，所述从定时级被配置为生成脉冲类型的第二本地时钟信号，所述第二本地时钟信号的所述脉冲的定时能够由所述从计数器控制；以及
从同步级，被配置为：
以取决于所述同步信号的定时，读取所述从计数器的所述值；
将读取的所述值与预期值进行比较；
根据比较的结果，调谐所述从计数器的所述值，以锁相所述第一本地时钟信号和所述第二本地时钟信号。
2.根据权利要求1所述的定时系统，
其中所述第一主时钟信号和所述第二主时钟信号是脉冲类型的，
其中所述主定时级被配置为：在所述第一主时钟信号的每个脉冲处，更新所述主计数器的所述值，
其中所述从定时级被配置为：在所述第二主时钟信号的每个脉冲处，更新所述从计数器的所述值，并且
其中所述从同步级还被配置为：基于所述比较的所述结果来检测所述从计数器相对于所述预期值是滞后还是提前，或者所述从计数器是否具有等于所述预期值的值。
3.根据权利要求2所述的定时系统，其中所述从同步级还被配置为：
控制所述从定时级，以在所述从计数器滞后时暂时地加速所述从计数器的所述更新；
控制所述从定时级，以在所述从计数器提前时暂时地减速所述从计数器的所述更新；以及
控制所述从定时级，使得当所述从计数器具有等于所述预期值的值时，所述从定时级在所述第二主时钟信号的每个脉冲处继续更新所述从计数器的所述值。
4.根据权利要求2所述的定时系统，
其中所述从定时级被配置为更新所述从计数器，使得所述从计数器迭代地假设一系列预定数量的值，并且
其中所述从同步级被配置为：
控制所述从定时级，使得在所述从计数器滞后时，所述从计数器的所述更新跳过一系列值中的值；以及
控制所述从定时级，以在所述从计数器提前时，禁止所述从计数器针对所述第二主时钟信号的脉冲的所述更新。
5.根据权利要求1所述的定时系统，
其中所述主定时级被配置为：当所述主计数器分别假设第一阈值和第二阈值时，生成所述第一本地时钟信号的上升沿和下降沿，
其中所述主同步级被配置为：生成所述同步信号的每个脉冲，使得所述同步信号的每个脉冲在时间上与所述第一本地时钟信号的对应连续脉冲组中的脉冲的对应边沿相距所述第一主时钟信号的整数脉冲数量。
6.根据权利要求5所述的定时系统，
其中所述主同步级被配置为接收第一配置信号，所述第一配置信号指示所述第一本地时钟信号与所述第二本地时钟信号之间的期望滞后，并且
其中所述第一主时钟信号的所述整数脉冲数量是所述期望滞后的函数。
7.根据权利要求1所述的定时系统，
其中所述从定时设备还包括重新同步级，被配置为从所述同步信号生成具有与所述第二主时钟信号同步的边沿的重新同步信号，并且
其中所述从同步级被配置为使得所述从计数器的读取的定时取决于所述重新同步信号。
8.根据权利要求7所述的定时系统，其中所述重新同步级包括串联连接、并且由所述第二主时钟信号定时的多个触发器。
9.根据权利要求1所述的定时系统，其中所述主同步级被配置为接收第二配置信号，所述第二配置信号指示形成所述第一本地时钟信号的所述连续脉冲组的脉冲数量(N)。
10.根据权利要求1所述的定时系统，还包括微控制器，被配置为生成所述参考信号。
11.根据权利要求1所述的定时系统，
其中所述主定时级还被配置为生成多个主驱动信号，所述多个主驱动信号中的每个主驱动信号与所述第一本地时钟信号同步，并且相对于所述第一本地时钟信号相移所述第一主时钟信号的对应脉冲数量，并且
其中所述从定时级还被配置为生成多个从驱动信号，所述多个从驱动信号中的每个从驱动信号与所述第二本地时钟信号同步，并且相对于所述第二本地时钟信号相移所述第二主时钟信号的对应脉冲数量。
12.一种系统，包括：
根据权利要求11的所述的定时系统；以及
多个开关稳压器，
其中每个开关稳压器被耦合到所述定时系统，以接收所述主驱动信号和所述从驱动信号的对应信号。
13.一种用于同步定时系统的主定时设备和从定时设备的方法，其中所述主定时设备包括主振荡器级、主定时级和主同步级，其中所述从定时设备包括从振荡器级、从定时级和从同步级，所述方法包括：
由所述主振荡器级，生成与参考信号锁频的第一主时钟信号；
由所述主定时级，生成脉冲类型的第一本地时钟信号，所述第一本地时钟信号的脉冲的定时由主计数器控制，所述主计数器的值以取决于所述第一主时钟信号的定时而被更新；以及
由所述主同步级，生成与所述第一本地时钟信号同步的同步信号，所述同步信号包括针对所述第一本地时钟信号的由多个(N个)脉冲形成的每个连续脉冲组的对应脉冲；
由所述从振荡器级，生成与所述参考信号锁频的第二主时钟信号；
由所述从振荡器级，生成脉冲类型的第二本地时钟信号，所述第二本地时钟信号的脉冲的定时由从计数器控制，所述从计数器的值以取决于所述第二主时钟信号的定时而被更新；
由所述从同步级，以取决于所述同步信号的定时，读取所述从计数器的所述值；
由所述从同步级，将读取的所述值与预期值进行比较；以及
由所述从同步级，根据比较的结果，调谐所述从计数器的所述值，以锁相所述第一本地信号和所述第二本地时钟信号。
14.根据权利要求13所述的方法，
其中所述第一主时钟信号和所述第二主时钟信号是脉冲类型的，并且
其中所述方法还包括：
由所述主定时级，在所述第一主时钟信号的每个脉冲处，更新所述主计数器的所述值，
由所述从定时级，在所述第二主时钟信号的每个脉冲处，更新所述从计数器的所述值，以及
由所述从同步级，基于所述比较的所述结果来检测所述从计数器相对于所述预期值是滞后还是提前，或者所述从计数器是否具有等于所述预期值的值。
15.根据权利要求14所述的方法，还包括：
控制所述从定时级，以在所述从计数器滞后时暂时地加速所述从计数器的所述更新；
控制所述从定时级，以在所述从计数器提前时暂时地减速所述从计数器的所述更新；以及
控制所述从定时级，使得当所述从计数器具有等于所述预期值的值时，所述从定时级在所述第二主时钟信号的每个脉冲处继续更新所述从计数器的所述值。
16.根据权利要求14所述的方法，还包括：
由所述从定时级，更新所述从计数器，使得所述从计数器迭代地假设一系列预定数量的值；
由所述从同步级，控制所述从定时级，使得在所述从计数器滞后时，所述从计数器的所述更新跳过所述一系列值中的值；以及
由所述从同步级，控制所述从定时级，以在所述从计数器提前时，禁止所述从计数器针对所述第二主时钟信号的脉冲的所述更新。
17.根据权利要求13所述的方法，还包括：
当所述主计数器分别假设第一阈值和第二阈值时，由所述主定时级，生成所述第一本地时钟信号的上升沿和下降沿；以及
由所述主同步级，生成所述同步信号的每个脉冲，使得所述同步信号的每个脉冲在时间上与所述第一本地时钟信号的对应连续脉冲组中的脉冲的对应边沿相距所述第一主时钟信号的整数脉冲数量。
18.根据权利要求17所述的方法，还包括：由所述主同步级，接收配置信号，所述配置信号指示所述第一本地时钟信号与所述第二本地时钟信号之间的期望滞后，其中所述第一主时钟信号的所述整数脉冲数量是所述期望滞后的函数。
19.根据权利要求13所述的方法，还包括：
由所述从定时设备的重新同步级，从所述同步信号生成具有与所述第二主时钟信号同步的边沿的重新同步信号；以及
由所述从同步级，以取决于所述重新同步信号的定时，读取所述从计数器的所述值。
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