KR860001437B1 - 개선된 위상 동기를 갖는 위상 동기 루프 장치 - Google Patents

개선된 위상 동기를 갖는 위상 동기 루프 장치 Download PDF

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Abstract

내용 없음.

Description

개선된 위상 동기를 갖는 위상 동기 루프 장치
제1도는 본 발명을 포함하는 PLL의 블록선도.
제2도는 제1도의 선도에 대한 신호의 타이밍도.
제3도는 제1도의 논리 회로도의 한 실시예에 대한 회로도.
제4도는 제1도의 블록 선도에 대한 변형도.
제5도는 제1도와 유사하며 아울러 부가된 특징을 가진 도면.
제6도는 본 발명을 포함하는 AM 스테레오 수신기의 블록선도.
* 도면의 주요부분에 대한 부호의 설명
12 : Q 검파기 14 : 저역 통과 필터
16 : VCO 18 : 게이팅 회로
20 : 플립 플롭 22 : 논리 회로
24 : I 검파기 26 : 90˚이상기
38 : 위상 반전 게이트 46 : 필터 제어 회로
52 : RF 단 54 : IF 단
56 : 포락선 검파기 58 : 매트릭스
60 : 가변 이득 증폭기 62 : 연산 증폭기
본 발명은 위상 동기 루프(phase locked loop) 분야에 관한 것으로서, 특히 로킹(locking) 신호 및 VCO 기준 주파수가 제어 필터의 대역폭보다 실질적으로 더 높은 주파수로 차이가 나더라도 고속의 주파수 인입(pull-in)을 제공하는 장치에 관한 것이다.
종래의 위상 동기 루프는 주로 필터의 대역폭에 의해 결정되는 비교적 협소한 "위상동기(lock-in)" 범위를 갖을 수 있다. 안정도 및 주파수 인입 시간에 대한 고려도 또한 PLL의 동작 범위를 제한한다. PLL 회로가 처음 개발된 이래로 여러해동안 PLL에 대해 많은 변형이 행하여져 왔다. 이들중의 하나는 자동칼라 동기를 제공하기 위해 NTSC 칼라 텔레비젼 신호와 함께 사용하도록 개발된 "4중 상관기(guadri Ccrrelator)"였다. 이 4중 상관기는 비트(beat) 검파기와, 발진기가 입력 신호의 주파수로 고정되지 않았을 때 필터의 대역폭을 변화시키기 위한 수단을 포함하였다.
또다른 개선 회로에서는, 두 입력 신호의 파미부(trailing edges)를 검파하여 VCO에 신호를 제공하기 위해 복수개의 NAND 게이트가 이용되었다. 이 회로는 부분적으로는 성공하였지만, 크로스 인(Close-in) 범위내에 작은 "데드 스폿트(dekd-spot)"를 제공함으로써 VCO와 로킹 신호간의 위상 관계가 정확히 유지되어야만 하는 경우에 필년한 위상 정밀도를 제공하지 않는다.
그러므로 본 발명의 목적은 넓은 주파수 인입 범위를 갖는 동시에 더불어 PLL의 고속 위상 동기를 제공하는데 있다.
또 다른 목적은 AM 스테레오 신호용 수신기내에 이들을 제공하는데 있다.
이들 및 또다른 목적은 다음과 같이 요약될 수 있는 본 발명에 따른 회로에서 달성될 수 있는데, 즉 PLL은 동상 검파기, 직각 위상 검파기, 직각 위상 검파기 출력에 결합된 필터 및 필터 출력에 의해 제어되는 발진기를 포함하고 있다. 한 발진기 출력은 직각 검파기에 결합되고, 위상 시프트 출력은 동상 검파기에 결합되어 있다. 논리 회로는 검파기 출력에 결합되고, 이들간의 비트를 검파한다. 논리 회로는 또한 VCO가 너무 높은지 또는 너무 낮은지의 여부를 결정하며 직각 위상 검파기와 필터 사이에 결합된 게이팅 회로에 제어 신호를 제공한다. 만일 수신된 주파수가 VCO의 위상 동기 범위외에 있으면, 검파기 신호는 게이팅 회로를 거쳐 정류되고 적절한 극성의 DC 신호를 제공하여 VCO 주파수를 적절한 주파수로 인입시킨다.
지금부터 첨부된 도면을 참조하면서 본 발명을 상세히 설명하기로 한다.
제1도의 블록선도는 본 발명을 포함하는 위상 동기 루프를 도시한 것이다. 입력 단자(10)에서, 신호가 무선 수신기(제6도 참조)의 IF 단으로부터 수신되어, 위상 검파기(12), 저역 통과 필터(14) 및 전압 제어 발진기(16)로 구성된 PLL에 결합된다. PLL의 이러한 소자는 통상적인 PLL에 있어서와 같이 동작하지만, 위상 검파기(12)와 필터(14) 사이에 게이팅 회로(18)가 삽입되어 있다. 게이팅 회로는 플립플롭(20), 논리 회로(22) 및 제2위상 검파기(24)에 결합되어 있다. VCO의 출력은 다시 위상 검파기(12)에 결합되고, 90˚이상기(26)를 경유하여 위상 검파기(24)에 결합된다. 위상 검파기(12)는 "Q" 검파기(직각 위상)로, 또한 위상 검파기(24)는 "I" 검파기(동상)로 통칭되는데, 그 이유는 이하의 설명에서 명백해질 것이다.
이 회로는, PLL이 입력 신호의 주파수로 고정되어 있는 경우에는 위상 검파기로서 기능을 갖지만, 이들 주파수 사이에 상당한 차이가 있을 경우에는 주파수 검파기로서 기능을 한다. 게이팅 회로(18)는 "고정" 기간중에 VCO(16)를 제어하기 위해 위상 검파기(12)의 출력이 필터(14)에 직접 결합되도록 한다. 고속 위상동기가 발생하는 정도로 충분히 무선 수신기가 VCO 주파수에 근접하게 동조되어 있지 않는 경우에는, 이 회로는 VCO 주파수가 너무 높은지 또는 낮은지의 여부를 결정하여 변경된 제어 신호를 필터에 결합하여 고속 위상 동기를 제공한다.
제2도는 제1도의 블록선도에 관계하고 아웃 오브 록(out-of-lock) 상태를 나타내는 신호 타이밍 도이다. 신호 A는 단자(10)에 있어서의 입력 반송파(fA)를 나타낸다. 이 반송파 신호는 파형상으로 되어 있거나 혹은 아닐 수도 있지만, 도면을 간단하게 하기 위해 여기서는 정현파로 도시되어 있다. 신호 B는 입력 주파수의 2/3 주파수(2fA/3)에 있어서의 VCO의 출력을 나타낸다. 신호 C는 입력 신호 A와 신호 B의 곱에 의해 생성되는 비트(fA/3)이다. 신호 D는 신호 A와 위상 시프트된 신호 B의 곱에 의해 생성된 비트를 나타낸다. 여기서, 주목해야만 할 점은, VCO 주파수가 실선 및 점선으로 표시된 바와 같이, 입력 신호보다 높은지 낮은지의 여부에 의해 신호 D는 신호 C를 진상(lead)하든지 또는 지상(lag)하든지 한다. 신호 E의 펄스는 신호 C의 제로 교차를 나타낸다(제3도 참조). 신호 F 및 G는 논리 회로(22)의 두개의 별개 출력 신호이며, 이들 출력 신호는 플립플롭(20)의 셋트 및 리셋트 입력에 결합되어 있다. 신호 H는 플립플롭(20)의 출력이며 게이팅 회로(18)를 위한 제어 신호이다.
제3도는, 논리 회로(22)의 적합한 실시예에 대한 회로도이다. Q검파기(12) (제1도)의 출력 신호 C는 제로 교차 검파기(32)의 입력(28,30)에 결합되어 있다. 트랜지스터 Q1,Q2및 Q3는 전류원(34)에 결합되어 있다.
두 저항 R1,R2는 단자(28,30) 양단에서 분할기를 형성하며, 이들 트랜지스터의 베이스는 분할기의 종단부 및 중심부에 결합되어 있다.
(검파기(12)로부터의) 신호 C가 정(positive)인 경우에는, 전류원(34)으로부터 나온 전류는 Q1을 통해 B+로 진행하며, 신호 C가 부(negative)인 경우에는, 전류는 Q3를 통과하여 B+로 진행하게 된다. C가(제로 교차에 있어서) 거의 0인 경우에, 전류는 세개의 트랜지스터 전류를 통과하며, Q2전류는 스티어링 게이트(steering gate) (36)에 결합된다. Q2의 출력은 제2도의 신호 E이다. Q4, Q5로 구성된 게이트(36)는 I 검파기(24)의 출력(신호 D)에 의해 제어된다. 제로 교차가 발생할 시에 D가 정이라면, 신호 E는(신호 F와 같이 Q4를 통해 플립필롭(20)의 "셋트" 입력으로 진행하게 된다. 제로 교차가 발생한 시에, D가 부라면, 신호 E는 신호 G와 같이 Q5를 통해 플립플롭(20)의 "리셋트" 입력으로 진행하게 된다. 신호 F,G에 있어서, 실선 펄스는 "주파수의 상측" 상태를 나타내는 반면, 점선 펄스는 "주파수의 하측" 상태를 나타낸다. 플립플롭의 출력(신호 H)은, 입력 신호가 고상태인 경우에는 실선으로, 그리고 저상태인 경우에는 점선으로 표시된다. 신호 H가 게이팅 회로(18)를 제어하면 Q검파기(12)로부터의 신호는 필터(14)에 결합되기 전에 정류된다. 게이트 출력 신호의 극성은, 입력 신호가 VCO 주파수를 앞서는지 또는 뒤서는지의 여부에 의해 결정된다. Q검파기(12)로부터의 출력 신호는 (입력 신호가 위상 동기 범위외에 있는 경우에는) 주파수가 너무 높아 필터(14)를 통과할 수 없지만, 정류된 신호는 적당한 필터 출력을 제공하여 VCO를 적당한 주파수로 고정한다. VCO가 위상 동기 상태에 도달하면, 비트(신호 C)는 제로로 되며, 게이팅 회로(18)는 폐쇄된 상태로 유지될 것이다. "고정된" 상태에 대해서는 신호는 표시되지 않는데, 그 이유는 PLL이 고정되어 있는 경우에는 정상의 경우로 기능을 하도록 기능을 하기 때문이다.
제4도는 제1도와 같은 블록선도이며, 여기서 검파기(12,24)의 출력은 반파 정류되는 대신에 전파 정류되는데, 그 이유는 간단한 게이팅 회로(18)가 여기서는 역시 신호 H에 의해 제어되는 위상 반전 게이트(38)에 의해 대체되어 있기 때문이다. 다른 경우에는, 이 실시예는 VCO에 대해서보다 높은 주파수를 제공하며, 따라서 훨씬 더 고속인 위상 동기를 제공하므로 이 실시예가 적합할 수도 있다.
제5도는 필터 대역폭을 위한 제어 회로는 제외하고서는 제1도와 유사한 블록선도이다. 필터 제어 회로(46)는 검파기(24)의 출력에 결합되며, 필터의 대역폭을 제어하는데 사용된다. 검파기(12)의 출력은 PLL의 고정 또는 비고정 상태에 응답하여 대역폭을 변화시키는데 사용될 수 있지만, 검파기(24)의 출력 신호가 적합하다. 이러한 대역폭 제어는 공지되어 있으며, 상술된 발명의 배경에서 설명되어 있다. 본 회로에 있어서는, 아마도 대역폭은 "비교적 넓은" 대역폭에서 "통상의" 대역폭으로보다는 "통상의" 대역폭에서 "비교적 협소한" 대역폭으로 변화될 가능성이 있으며, 따라서 비교적 넓은 주파수 인입(pull-in) 범위보다 오히려 비교적 빠른 위상 동기를 제공한다.
제6도는 본 발명과 통합하여 본 발명의 양수인에게 양도된 계류중인 미합중국 특허출원 제133,189호에 도시된 바와 같은 AM 스테레오 수신기의 블록선도이다.
도시된 수신기는, 식(1+L+R) COS(ωct+ø)의 양립식 AM 스테레오 신호를(단, ø는 arc tan[(L-R)/(1+L+R)]) 수신하도록 설계되어 있다. 이 수신기에서는, 안테나(50)는 상술된 바와 같은 양립식 AM 스테레오 신호를 수신하며, 이 신호는 RF단(52) 및 IF단(54)에 있어서 통상적인 방법으로 처리된다. 단청(monophonic) 또는 합 신호 L+R은 IF단의 출력을 포락선(envelope) 검파기(56)에 결합하는 것에 의해 얻어진다. 다음 L+R 신호는 매트릭스(58)에 결합된다. IF단(54)의 출력은 또한 가변 이득 증폭기(60)를 통해 I 검파기(24) 및 Q 위상 검파기(12)에 결합된다. VCO(16)의 출력(cosωct)은 검파기(24) 및 90˚이상기(26)에 결합된다. 이상기 출력(sim ωct)은 Q검파기(12)에 결합된다.
포락선 검파기(56)의 출력은 고 이득 연산 증폭기(62)에 결합된다. 증폭기(62)의 반전 입력은 I 검파기(24)의 출력으로부터 결합되며, 이 출력도 또는 논리 회로(22)에 결합된다. 증폭기(62)의 출력은 가변 이득 증폭기(60)에 결합되며, 이 궤환 루프는 증폭기(62)의 출력 신호가 1+L+R이 되게끔 한다. 이것은 증폭기(60) 출력에 보정계수 1/cosø를 곱한 것으로 된다. Q검파기(12)의 출력 신호는 보정되지 않은 것(L-R)cosø이므로, 보정된 출력 신호는 L-R이 된다. 이 L-R 신호는 매트릭스(58)에 결합되며, 다음에 이 매트릭스는 분리된 L 및 R 출력 신호를 제공한다.
제1도를 참조하여 상술한 바와 같이, I 검파기(24) 및 Q검파기(12)의 출력은 논리 회로(22)에 결합된다. 논리 회로의 출력(신호 F,G)은 플립플롭(20)의 셋트 및 리셋트에 결합되며, 플립플롭의 출력(신호 H)는 게이팅 회로(18)를 제어한다. 게이팅 회로의 출력도 또한 저역 통과 필터(14)를 통해 결합되며 VCO(16)를 제어하는 신호이다.
제4도 회로의 "전파 정류" 는 제6도의 수신기에도 사용될 수 있음이 명백해진다. 어느 경우에도, AM 입체 음향 수신기의 합 L+R 및 차 L-R 신호를 결정하는데 사용되는 두 검파기 즉 동상 검파기 및 직각 위상 검파기는, PLL의 넓은 주파수 인입 범위와 고속 위상 동기를 제공하는 것에 필요한 신호를 제공할 수 있다. 이 개선된 PLL은 또한 다른 AM 스테레오 수신기에 동일하게 적용될 수 있다.
AM 스테레오 수신기에 대해서는, 수신기가 불량하게 동조될 경우에도, 입력 주파수로 신속하게 위상 동기 하는 PLL을 가지는 것이 특히 바람직하다. 푸쉬버튼(push button)식 라디오의 경우에서는, 2KHz의 동조 오차는 특별한 것이 아니다. 넓은 주파수 인입 범위 및 고속 위상 동기를 갖는 PLL은, FM 스테레오, 텔레비젼 및 주파수 합성기 등의 분야에 대해서 다른 여러가지로 응용할 수 있다.
따라서 거의 다른 환경에 대해서도 위상 동기 루프의 동작을 개선시키기 위한 회로 및 동상 및 직각 위상 검파기가 상술된 이중의 목적에 이용되는 AM 스테레오 수신기에 대해서 도시하여 설명하였다. 다른 변형 및 수정이 가능한데, 특히 논리 소자의 경우에 가능하며, 이것은 첨부된 청구범위의 취지 및 범위에서 벗어나지 않는 모든 것을 포함하도록 의도된 것이다.

Claims (1)

  1. (정) 입력수단(10)과, 상기 입력수단에 결합되어 제1검파기 출력 신호를 공급하는 제1의 동상 검파기 수단(24)과, 상기 입력수단에 결합되어 제2검파기 출력 신호를 공급하는 제2의 직각 위상 검파기 수단(12)과, 상기 제2검파기 수단의 출력에 결합된 필터 수단(14)과, 상기 필터수단에 의해 제어되도록 결합되어 상기 제1 및 제2 검출기 수단에 적어도 한 신호를 공급하는 발진기 수단(16)을 구비하는 위상 동기 루프에 있어서, 상기 제1 및 제2 검파기 수단의 출력에 결합되어 상기 출력 신호간의 비트를 검파하고, 상기 신호의 상대 위상을 검파하고, 상기 검파에 응답하여 제어신호를 공급하는 논리수단(22)과, 상기 논리수단으로부터의 제어 신호에 응답하여 제2검파기 수단과 필터 수단간의 접속을 제어하도록 결합된 게이팅 수단(18)을 구비하는 것을 특징으로 하는 개선된 위상 동기를 갖는 위상 동기 루프 장치.
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