JPS5944813B2 - 位相同期回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、ＳＣＰＣ（Ｓｉｎｇｌｅ Ｃｈａｎｎｅｌ
Ｐｅｒ Ｃａｒｒｉｅｒ）方式において受信パイロッ
ト信号に対し周波数および位相同期した信号の再生等に
用いる位相同期回路（ＰＬＬ）に関するものである。

ＳＣＰＣ方式における従来の位相同期回路（たとえば、
”ＰＨＡＳＥＬＯＣＫ ＴＥＣＨＮＩＱＵＥＳ″Ｆ。

Ｍ、ＧＡＲＤＮＥＲ著１９６６年Ｊｏｈｎ Ｗｉｌｅｙ
＆５ｏｎｓ、Ｉｎｏ、発行）は、制御信号により出力ク
ロック周波数が変化する発振器（ＶＣＯ）と、ＰＬＬへ
の入力信号とこのＶＣＯの出力信号との位相を比較する
位相比較器と、この比較器の出力信号を増巾あるいは濾
波し上述の制御信号を発生サセる手段とで構成されてい
る。

この構成により、ＶＣＯの出力信号は入力信号の周波数
に一致するように発振周波数を変化させている。

しかしながら、ＶＣＯの出力信号を入力信号の周波数に
一致できるのは、この入出力周波数の周波数誤差がＰＬ
Ｌが持つ引き込み周波数範囲内にある場合に限る。

部ち、従来のＰＬＬではこの引き込み範囲が狭く、入力
信号とＶＣＯの出力信号との周波数差がこの引き込み範
囲外にある場合には、求めるべき周波数で位相同期状態
に達することができないという欠点を有している。

本発明の目的は、上記の欠点を除くために非同期時にも
周波数弁別機能を有し、これによってＰＬＬの入出力周
波数差を縮少し、自動的に位相同期状態に達するＰＬＬ
を提供することにある。

本発明によれば、ＰＬＬにおいて、制御信号に応答して
変化する発振周波数を有する発振器（ＶＣＯ）と、この
ＶＣＯの出力信号の位相をπ／２だけ偏移させる移相器
と、このＶＣＯの出力信号とＰＬＬへの入力信号とを位
相比較する第１の位相比較器と、前記移相器の出力信号
とＰＬＬへの入力信号とを位相比較する第２の位相比較
器と、この第１および第２の位相比較器のどちらか一方
の出力信号で他方の出力信号をサンプルしホールドする
サンプルホールド型ゲート回路と、このゲート回路の出
力信号を前記制御信号としてＶＣＯに供給する手段とを
含むＰＬＬが得られる。

以下図面を参照しながら本発明の詳細な説明する。

第１図は従来のＰＬＬのブロック図である。

ＶＣＯｌｏｌの出力信号２はＰＬＬへの入力信号１と位
相比較器１０３で位相比較される。

この信号１および２の位相差に応じた出力信号４は低域
濾波器（ＬＰＦ）１０８により高周波分を抑圧され、信
号９としてＶＣＯｌｏｌの制御信号となる。

ＰＬＬの同期引き込みによって出力２と入力１との位相
同期が達成され、出力２の周波数は入力１の周波数にロ
ックされる。

この回路は前述の文献に述べられているのでその詳細な
説明は省略するが、上述したような欠点を有している。

第２図は本発明によるＰＬＬのブロック図である。

第３図は第２図中のサンプルホールド型ゲート回路１０
７の回路例のブロック図、第４図はこのゲート回路の動
作説明図である。

今、ゲート回路１０７は信号Ｔ（低域濾波器１０６の出
力）が正電圧の時ゲートをオンさせ、負電圧の時オフと
なるようにセットしておく。

逆にセットしてもよいことは当然である。

入力信号１をＶｌ（ｔ）＝ ＣＯ８（ωｉｔ＋θｉ）出
力信号２をＶ２（ｔ）＝ＣＯ８（ωｏｔ＋θ０）とする
。

ＶＣＯｌｏｌの出力の位相をπ／２だけずらす移相器１
０２の出力３はＶ３（ｔ）＝ ＣＯ８（ω。

を十θ。十π／２）となる。

位相比較器１０３および１０４の出力４および５の低周
波成分は、それぞれＶ４（ｔ）二のＳ（ωｅｔ＋θｅ）
、Ｖ５（ｔ）＝ＣＯ８（ωｅｔ＋θ。

−π／２）となる（但し１、ω。

＝ωｉ−ω。、θ。二θ１−ｏＯ）。ここでビー上周波
数（出力４あるいは５の周波数）をωｂ＝ｌωｅＩとす
ると、ω。

〉０の時Ｖ＋（ｔ）−ＣＯ８（ωｂｔ十〇ｅ）、ｖｓ（
ｌ二のＳ（ωｂｔ十θ。

−π／２）となる。即ち、位相比較器１０３の出力４は
位相比較器１０４の出力５に対してπ／２だけ位相が進
む。

他方、Ｏ６〈０の場合にはωｂニーω。

よりＶ４（ｔ）＝ ＣＯ８Ｃωｂｔ−θｅ）、ｖ、（ｔ
）＝ ＣＯ８（ωｂｔ−θ６＋π／２）となる。

即ち、位相比較器１０３の出力４は位相比較器１０４の
出力５に対してπ／２だけ位相が遅れる。

このようにして両者の位相の進み、遅れの関係は周波数
誤差ω。

の符号によって決まる。このことにより低域濾波器１０
５の出力（信号６）と低域濾波器１０６の出力（信号７
）の位相関係は、周波数誤差ω。

の符号関係に対応して第４図に示すごときものとなる。

サンプルホールド型ゲート回路１０７は信号７（第４図
ｂ）が正電圧の間は閉じており入力信号６（第４図ａ）
をそのまま出力する。

ところが信号Ｔが負電圧となる期間はゲートが開き、第
３図に示す容量Ｃ（１０９）に貯えられた電荷によって
それまでの電圧を保持する。

従ってサンプルホールド型ゲート１０７の出力信号８は
、第４図のＣのような波形となる。

ω。くＯの時も同様な動作となり、ゲート回路１０７の
出力信号８は信号７（第４図ｅ）と信号６（第４図ｄ）
ＩＬこより、第４図ｆの波形が得られる。

即ち、ω。

〉０の時には負のＤＣ電圧を生じ、ω。〈０の場合には
正のＤＣ電圧を生じる。

従って、ゲート回路１０７の弁別特性は第５図に示すよ
うになり、ＰＬＬの入出力周波数の周波数差の弁別が可
能となる。

今ω。〉０の時、サンプルホールド型ゲート１０７の出
力のＤＣ成分は低域濾波器１０８を通過して、ＶＣＯｌ
ｏｌに加えられ低域濾波器１０８の時定数によって決ま
る速度で徐々にＶＣＯｌｏｌの出力周波数を上げて、Ｏ
６を縮小する。

周波数誤差が小さくなるにつれて入力信号１と出力信号
２の間の位相差の変化がゆっくりしてくる。

周波数誤差がＰＬＬの同期周波数の引き込み範囲内に入
ると、ＰＬＬは位相同期状態に収束する。

ω。〈０の場合にも同様の動作によって定常状態（位相
同期状態）に達することができる。

定常状態における制御動作は第６図のようになり、位相
誤差はほぼ０の付近に制御されているから信号７の電圧
は正の最大値付近にあり常にサンプルホールド回路１０
７は閉じている。

従って定常状態での動作は従来のＰＬＬのそれと同じで
ある。

−π／２〈θ。〈π／２の範囲ではＰＬＬのループは負
帰還となるように設計されているので、位相誤差は常に
一定値になるように制御されるのである。

本発明による位相同期回路は、非同期時には、周波数誤
差を弁別しそれによって周波数誤差を縮小するように■
ＣＯを制御するので、低域濾波器の時定数が大きいいわ
ゆる狭帯域の位相同期回路の場合にも確実に位相同期状
態に達することができる。

また、初期周波数誤差が従来の位相同期回路の引き込み
範囲内にある場合でも、引き込みに要する時間を著しく
短縮できる。

定常状態における動作は従来の位相同期回路と同様であ
り、位相誤差を一定値に制御できる。

更に、上記の引き込みは全く自動的に行われるため、従
来の位相同期回路において引き込みを容易にするために
採られてきた種々の制御、例えばループフィルターの時
定数の切換えや、■ＣＯの周波数掃引等の制御が不要と
なる。

【図面の簡単な説明】

第１図は従来の位相同期回路（ＰＬＬ）のブロック図、
第２図は本発明によるＰＬＬのブロック図、第３図は第
２図中ゲート回路１０７の実施例回路図、第４図は第３
図の動作説明図、第５図はゲート回路１０７の周波数弁
別特性を示す図、第６図は本発明のＰＬＬの定常時にお
ける位相制御動作説明図を示す。 なお図において、１０１・・・・・・■Ｃ０１１０２・
・・・・・π／２移相器、１０３．１０４・・・・・・
位相比較器、１０５゜１０６．１０８・・・・・・低域
濾波器、１０１・・・・・・サンプルホールド型ゲート
回路、１０９・・・・・・コンデ゛ンサ、１および２・
・・・・・ＰＬＬの入力および出力信号、３〜９・・・
・・・１０２〜１０８からのそれぞれの出力信号を示す
。

Claims (1)

【特許請求の範囲】
1. １ 位相同期回路において、制御信号に応答して変化す
   る発振周波数を有する発振器と、前記発振器の出力信号
   の位相をπ／２だけ偏移させる移相器と、前記発振器の
   出力信号と前記位相同期回路への入力信号とを位相比較
   する第１の位相比較器と、前記移相器の出力信号と前記
   入力信号とを位相比較する第２の位相比較器と、前記第
   １および第２の位相比較器のどちらか一方の出力信号で
   他方の出力信号をサンプルしホールドするサンプルホー
   ルド型ゲート回路と、前記ゲート回路の出力信号を前記
   制御信号として前記発振器に供給する手段とを含むこと
   を特徴とする位相同期回路。