JPH0637630A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0637630A JPH0637630A JP4189389A JP18938992A JPH0637630A JP H0637630 A JPH0637630 A JP H0637630A JP 4189389 A JP4189389 A JP 4189389A JP 18938992 A JP18938992 A JP 18938992A JP H0637630 A JPH0637630 A JP H0637630A
- Authority
- JP
- Japan
- Prior art keywords
- lock
- frequency
- signal
- voltage
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 電源投入時の周波数引き込み時間を短縮す
る。 【構成】 周波数ロック時の電圧制御発振器１５への制
御電圧Ｖｉの値を予め記憶しておくロック状態記憶回路
１８と、電源投入時に、ロック状態記憶回路１８のデー
タをＤ／Ａ変換器２０でアナログ化して電圧制御発振器
１５に印加するようにしたロック状態再現回路２１とを
設けている。そして、位相比較器１３は、１／Ｎ分周器
１２の出力信号ｆｒに対する１／Ｍ分周器１６の出力信
号ｆｖの位相誤差に対応した位相誤差信号ｅを出力する
機能に加えて、周波数ロックの状態を判定する機能を有
し、周波数ロックはずれ時には、ロック判定信号ｇ1 ，
ロック判定信号ｇ2 をアクティブにする。そして、第１
のスイッチ１７はロック判定信号ｇ1 がアクティブにな
ったときに開き、第２のスイッチ１９はロック判定信号
ｇ2 がアクティブになったときに閉じるようにしてい
る。
る。 【構成】 周波数ロック時の電圧制御発振器１５への制
御電圧Ｖｉの値を予め記憶しておくロック状態記憶回路
１８と、電源投入時に、ロック状態記憶回路１８のデー
タをＤ／Ａ変換器２０でアナログ化して電圧制御発振器
１５に印加するようにしたロック状態再現回路２１とを
設けている。そして、位相比較器１３は、１／Ｎ分周器
１２の出力信号ｆｒに対する１／Ｍ分周器１６の出力信
号ｆｖの位相誤差に対応した位相誤差信号ｅを出力する
機能に加えて、周波数ロックの状態を判定する機能を有
し、周波数ロックはずれ時には、ロック判定信号ｇ1 ，
ロック判定信号ｇ2 をアクティブにする。そして、第１
のスイッチ１７はロック判定信号ｇ1 がアクティブにな
ったときに開き、第２のスイッチ１９はロック判定信号
ｇ2 がアクティブになったときに閉じるようにしてい
る。
Description
【０００１】
【産業上の利用分野】この発明は、電源投入時の周波数
引き込み時間の短縮を可能にしたＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関する。
引き込み時間の短縮を可能にしたＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関する。
【０００２】
【従来の技術】図２は、従来のＰＬＬ回路の構成図であ
る。同図において、１１は水晶発振器、１２は１／Ｎ分
周器、１３′は位相比較器、１４はローパスフィルタ
（ＬＰＦ）、１５は電圧制御発振器（ＶＣＯ）、１６は
１／Ｍ分周器である。この従来のＰＬＬ回路は、原発振
を得るための水晶発振器１１と、水晶発振器１１の出力
を分周するための１／Ｎ分周器１２と、与えられた制御
電圧Ｖｉに応じた発振周波数を有する出力信号を得るた
めの電圧制御発振器１５と、電圧制御発振器１５の出力
信号を分周するための１／Ｍ分周器１６と、１／Ｎ分周
器１２の出力信号ｆｒに対する１／Ｍ分周器１６の出力
信号ｆｖの位相誤差に対応した位相誤差信号ｅを出力す
る位相比較器１３′と、ローパスフィルタ１４とを備え
ている。
る。同図において、１１は水晶発振器、１２は１／Ｎ分
周器、１３′は位相比較器、１４はローパスフィルタ
（ＬＰＦ）、１５は電圧制御発振器（ＶＣＯ）、１６は
１／Ｍ分周器である。この従来のＰＬＬ回路は、原発振
を得るための水晶発振器１１と、水晶発振器１１の出力
を分周するための１／Ｎ分周器１２と、与えられた制御
電圧Ｖｉに応じた発振周波数を有する出力信号を得るた
めの電圧制御発振器１５と、電圧制御発振器１５の出力
信号を分周するための１／Ｍ分周器１６と、１／Ｎ分周
器１２の出力信号ｆｒに対する１／Ｍ分周器１６の出力
信号ｆｖの位相誤差に対応した位相誤差信号ｅを出力す
る位相比較器１３′と、ローパスフィルタ１４とを備え
ている。
【０００３】この構成によれば、位相比較器１３′は、
水晶発振器１１の出力を１／Ｎ分周器１２で分周した信
号ｆｒと、電圧制御発振器１５の出力を１／Ｍ分周器１
６で分周した信号ｆｖとの位相を比較し、両信号間の位
相差を位相誤差信号ｅとして出力する。しかもローパス
フィルタ１４、電圧制御発振器１５及び１／Ｍ分周器１
６は、位相比較器１３′を介してループ状に接続されて
いるので、いわゆる周波数ロック時には両信号ｆｒ、ｆ
ｖ間の位相差がなくなる様に、すなわち位相誤差信号ｅ
が０になる様に電圧制御発振器１５に対する制御電圧Ｖ
ｉが発生し、電圧制御発振器１５から所望の周波数の信
号が得られる。
水晶発振器１１の出力を１／Ｎ分周器１２で分周した信
号ｆｒと、電圧制御発振器１５の出力を１／Ｍ分周器１
６で分周した信号ｆｖとの位相を比較し、両信号間の位
相差を位相誤差信号ｅとして出力する。しかもローパス
フィルタ１４、電圧制御発振器１５及び１／Ｍ分周器１
６は、位相比較器１３′を介してループ状に接続されて
いるので、いわゆる周波数ロック時には両信号ｆｒ、ｆ
ｖ間の位相差がなくなる様に、すなわち位相誤差信号ｅ
が０になる様に電圧制御発振器１５に対する制御電圧Ｖ
ｉが発生し、電圧制御発振器１５から所望の周波数の信
号が得られる。
【０００４】
【発明が解釈しようとする課題】しかしながら上記従来
のＰＬＬ回路は、ローパスフィルタ１４、電圧制御発振
器１５及び１／Ｍ分周器１６が位相比較器１３′を介し
て単なるループを構成していたので、電源投入時、１／
Ｎ分周器１２の出力信号ｆｒと１／Ｍ分周器１６の出力
信号ｆｖとの位相差が大きく、周波数ロック状態になる
までの時間すなわち周波数引き込み時間が長いという問
題があった。
のＰＬＬ回路は、ローパスフィルタ１４、電圧制御発振
器１５及び１／Ｍ分周器１６が位相比較器１３′を介し
て単なるループを構成していたので、電源投入時、１／
Ｎ分周器１２の出力信号ｆｒと１／Ｍ分周器１６の出力
信号ｆｖとの位相差が大きく、周波数ロック状態になる
までの時間すなわち周波数引き込み時間が長いという問
題があった。
【０００５】この発明の目的は、電源投入時の周波数引
き込み時間を短縮することができるＰＬＬ回路を提供す
ることである。
き込み時間を短縮することができるＰＬＬ回路を提供す
ることである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
にこの発明のＰＬＬ回路は、原発振を得るための水晶発
振器と、水晶発振器の出力を分周する第１の分周器と、
与えられた制御電圧に応じた発振周波数を有する信号を
出力する電圧制御発振器と、電圧制御発振器の出力信号
を分周する第２の分周器と、第１の分周器の出力信号を
基準として第２の分周器の出力信号の位相誤差を検出
し、この位相誤差に応じた制御電圧を電圧制御発振器に
与える位相比較器と、周波数ロック時の電圧制御発振器
への制御電圧の値を予め記憶しておくロック状態記憶回
路と、電源投入時にロック状態記憶回路から予め記憶し
ておいた制御電圧の値を受け取り、この受け取った値の
制御電圧を電圧制御発振器に印加するロック状態再現回
路とを備えている。
にこの発明のＰＬＬ回路は、原発振を得るための水晶発
振器と、水晶発振器の出力を分周する第１の分周器と、
与えられた制御電圧に応じた発振周波数を有する信号を
出力する電圧制御発振器と、電圧制御発振器の出力信号
を分周する第２の分周器と、第１の分周器の出力信号を
基準として第２の分周器の出力信号の位相誤差を検出
し、この位相誤差に応じた制御電圧を電圧制御発振器に
与える位相比較器と、周波数ロック時の電圧制御発振器
への制御電圧の値を予め記憶しておくロック状態記憶回
路と、電源投入時にロック状態記憶回路から予め記憶し
ておいた制御電圧の値を受け取り、この受け取った値の
制御電圧を電圧制御発振器に印加するロック状態再現回
路とを備えている。
【０００７】
【作用】この発明の構成によれば、周波数ロック時の電
圧制御発振器への制御電圧の値が予めロック状態記憶回
路に記憶されており、電源投入時にはロック状態再現回
路によりロック状態記憶回路の記憶内容に基づいて電圧
制御発振器へ制御電圧が印加されるので、電源投入時の
周波数引き込み時間を短縮することができる。
圧制御発振器への制御電圧の値が予めロック状態記憶回
路に記憶されており、電源投入時にはロック状態再現回
路によりロック状態記憶回路の記憶内容に基づいて電圧
制御発振器へ制御電圧が印加されるので、電源投入時の
周波数引き込み時間を短縮することができる。
【０００８】
【実施例】この発明の一実施例を図面に基づいて説明す
る。図１はこの発明の一実施例のＰＬＬ回路の構成図で
ある。図１において、１１は原発振を得るための水晶発
振器、１２は１／Ｎ分周器（第１の分周器）、１３は位
相比較器、１４はローパスフィルタ（ＬＰＦ）、１５は
電圧制御発振器（ＶＣＯ）、１６は１／Ｍ分周器（第２
の分周器）、１７は第１のスイッチ、１８はロック状態
のデータをあらかじめ記憶しているロック状態記憶回
路、１９は第２のスイッチ、２０はロック状態記憶回路
１８の出力が与えられるＤ／Ａ変換器、２１は第２のス
イッチ１９とＤ／Ａ変換器２０からなるロック状態再現
回路である。なお、従来と同様のものには図２と同一符
号を付してあり、以下、主として従来と異なる点につい
て説明する。
る。図１はこの発明の一実施例のＰＬＬ回路の構成図で
ある。図１において、１１は原発振を得るための水晶発
振器、１２は１／Ｎ分周器（第１の分周器）、１３は位
相比較器、１４はローパスフィルタ（ＬＰＦ）、１５は
電圧制御発振器（ＶＣＯ）、１６は１／Ｍ分周器（第２
の分周器）、１７は第１のスイッチ、１８はロック状態
のデータをあらかじめ記憶しているロック状態記憶回
路、１９は第２のスイッチ、２０はロック状態記憶回路
１８の出力が与えられるＤ／Ａ変換器、２１は第２のス
イッチ１９とＤ／Ａ変換器２０からなるロック状態再現
回路である。なお、従来と同様のものには図２と同一符
号を付してあり、以下、主として従来と異なる点につい
て説明する。
【０００９】このＰＬＬ回路は、ロック状態記憶回路１
８に周波数ロック時の電圧制御発振器１５への制御電圧
Ｖｉの値を予め記憶しておき、電源投入時に、ロック状
態記憶回路１８のデータをＤ／Ａ変換器２０でアナログ
化して電圧制御発振器１５に印加するするようにしたも
のである。そのため、位相比較器１３は、１／Ｎ分周器
１２の出力信号ｆｒに対する１／Ｍ分周器１６の出力信
号ｆｖの位相誤差に対応した位相誤差信号ｅを出力する
機能に加えて、周波数ロックの状態を判定する機能を有
するものである。すなわち、位相比較器１３は、周波数
ロックはずれ時には、ロック判定信号ｇ1 およびロック
判定信号ｇ2 をアクティブにする。そして、第１のスイ
ッチ１７は位相比較器１３からのロック判定信号ｇ1 が
アクティブになったときに開くスイッチである。第２の
スイッチ１９は位相比較器１３からのロック判定信号ｇ
2 がアクティブになったときに閉じるスイッチである。
８に周波数ロック時の電圧制御発振器１５への制御電圧
Ｖｉの値を予め記憶しておき、電源投入時に、ロック状
態記憶回路１８のデータをＤ／Ａ変換器２０でアナログ
化して電圧制御発振器１５に印加するするようにしたも
のである。そのため、位相比較器１３は、１／Ｎ分周器
１２の出力信号ｆｒに対する１／Ｍ分周器１６の出力信
号ｆｖの位相誤差に対応した位相誤差信号ｅを出力する
機能に加えて、周波数ロックの状態を判定する機能を有
するものである。すなわち、位相比較器１３は、周波数
ロックはずれ時には、ロック判定信号ｇ1 およびロック
判定信号ｇ2 をアクティブにする。そして、第１のスイ
ッチ１７は位相比較器１３からのロック判定信号ｇ1 が
アクティブになったときに開くスイッチである。第２の
スイッチ１９は位相比較器１３からのロック判定信号ｇ
2 がアクティブになったときに閉じるスイッチである。
【００１０】このように構成されるＰＬＬ回路につい
て、その動作を説明する。ＰＬＬ回路の電源投入時、位
相比較器１３は、第１のスイッチ１７に対するロク判定
信号ｇ1 をアクティブにし、第２のスイッチ１９に対す
るロック判定信号ｇ2 をアクティブにする。これによ
り、第１のスイッチ１７は開き、第２のスイッチ１９は
閉じる。この際、Ｄ／Ａ変換器２０は、ロック状態記憶
回路１８から周波数ロック時の制御電圧Ｖｉのディジタ
ルデータを受け取り、受け取った制御電圧Ｖｉのデータ
をアナログ化して、ローパスフィルタ１４と電圧制御発
振器１５との間の制御電圧線に印加する。したがって、
ＰＬＬ回路の電源投入時の電圧制御発振器１５への制御
電圧Ｖｉがすみやかに印加され、短時間のうちにＰＬＬ
回路が周波数ロック状態になる。
て、その動作を説明する。ＰＬＬ回路の電源投入時、位
相比較器１３は、第１のスイッチ１７に対するロク判定
信号ｇ1 をアクティブにし、第２のスイッチ１９に対す
るロック判定信号ｇ2 をアクティブにする。これによ
り、第１のスイッチ１７は開き、第２のスイッチ１９は
閉じる。この際、Ｄ／Ａ変換器２０は、ロック状態記憶
回路１８から周波数ロック時の制御電圧Ｖｉのディジタ
ルデータを受け取り、受け取った制御電圧Ｖｉのデータ
をアナログ化して、ローパスフィルタ１４と電圧制御発
振器１５との間の制御電圧線に印加する。したがって、
ＰＬＬ回路の電源投入時の電圧制御発振器１５への制御
電圧Ｖｉがすみやかに印加され、短時間のうちにＰＬＬ
回路が周波数ロック状態になる。
【００１１】この様にして、周波数ロック状態になる
と、第１のロック判定信号ｇ1 及び第２のロック判定信
号ｇ2 は非アクティブになり、第１のスイッチ１７は閉
じて、第２のスイッチ１９は開く。以上のようにこの実
施例によれば、周波数ロック時の電圧制御発振器１５へ
の制御電圧の値が予めロック状態記憶回路１８に記憶さ
れており、電源投入時にはロック状態再現回路２１によ
りロック状態記憶回路１８の記憶内容に基づいて電圧制
御発振器１５へ制御電圧が印加されるので、電源投入時
の周波数引き込み時間を短縮することができる。
と、第１のロック判定信号ｇ1 及び第２のロック判定信
号ｇ2 は非アクティブになり、第１のスイッチ１７は閉
じて、第２のスイッチ１９は開く。以上のようにこの実
施例によれば、周波数ロック時の電圧制御発振器１５へ
の制御電圧の値が予めロック状態記憶回路１８に記憶さ
れており、電源投入時にはロック状態再現回路２１によ
りロック状態記憶回路１８の記憶内容に基づいて電圧制
御発振器１５へ制御電圧が印加されるので、電源投入時
の周波数引き込み時間を短縮することができる。
【００１２】
【発明の効果】この発明のＰＬＬ回路は、周波数ロック
時の電圧制御発振器への制御電圧の値が予めロック状態
記憶回路に記憶されており、電源投入時にはロック状態
再現回路によりロック状態記憶回路の記憶内容に基づい
て電圧制御発振器へ制御電圧が印加されるので、電源投
入時の周波数引き込み時間を短縮することができる。
時の電圧制御発振器への制御電圧の値が予めロック状態
記憶回路に記憶されており、電源投入時にはロック状態
再現回路によりロック状態記憶回路の記憶内容に基づい
て電圧制御発振器へ制御電圧が印加されるので、電源投
入時の周波数引き込み時間を短縮することができる。
【図１】この発明の一実施例のＰＬＬ回路の構成図であ
る。
る。
【図２】従来のＰＬＬ回路の構成図である。
１１ 水晶発振器 １２ １／Ｎ分周器（第１の分周器） １３ 位相比較器 １５ 電圧制御発振器 １６ １／Ｍ分周器（第２の分周器） １８ ロック状態記憶回路 ２１ ロック状態再現回路
Claims (1)
- 【請求項１】 原発振を得るための水晶発振器と、前記
水晶発振器の出力を分周する第１の分周器と、与えられ
た制御電圧に応じた発振周波数を有する信号を出力する
電圧制御発振器と、前記電圧制御発振器の出力信号を分
周する第２の分周器と、前記第１の分周器の出力信号を
基準として前記第２の分周器の出力信号の位相誤差を検
出し、この位相誤差に応じた制御電圧を前記電圧制御発
振器に与える位相比較器と、周波数ロック時の前記電圧
制御発振器への制御電圧の値を予め記憶しておくロック
状態記憶回路と、電源投入時に前記ロック状態記憶回路
から前記予め記憶しておいた制御電圧の値を受け取り、
この受け取った値の制御電圧を前記電圧制御発振器に印
加するロック状態再現回路とを備えたＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189389A JPH0637630A (ja) | 1992-07-16 | 1992-07-16 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189389A JPH0637630A (ja) | 1992-07-16 | 1992-07-16 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637630A true JPH0637630A (ja) | 1994-02-10 |
Family
ID=16240493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189389A Pending JPH0637630A (ja) | 1992-07-16 | 1992-07-16 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637630A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030038008A (ko) * | 2001-11-08 | 2003-05-16 | 현대자동차주식회사 | 자동변속기의 클러치장치 |
| US8286773B2 (en) | 2008-08-19 | 2012-10-16 | Toyota Jidosha Kabushiki Kaisha | Frictional engagement apparatus |
| JP2021097306A (ja) * | 2019-12-16 | 2021-06-24 | アンリツ株式会社 | クロック再生回路、波形観測装置、クロック再生方法及び波形観測方法 |
| JP2021097305A (ja) * | 2019-12-16 | 2021-06-24 | アンリツ株式会社 | クロック再生回路、波形観測装置、クロック再生方法及び波形観測方法 |
| CN113659979A (zh) * | 2021-08-20 | 2021-11-16 | 长江存储科技有限责任公司 | 延迟锁相环及其延迟线锁定方法、装置、介质及系统 |
-
1992
- 1992-07-16 JP JP4189389A patent/JPH0637630A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030038008A (ko) * | 2001-11-08 | 2003-05-16 | 현대자동차주식회사 | 자동변속기의 클러치장치 |
| US8286773B2 (en) | 2008-08-19 | 2012-10-16 | Toyota Jidosha Kabushiki Kaisha | Frictional engagement apparatus |
| JP2021097306A (ja) * | 2019-12-16 | 2021-06-24 | アンリツ株式会社 | クロック再生回路、波形観測装置、クロック再生方法及び波形観測方法 |
| JP2021097305A (ja) * | 2019-12-16 | 2021-06-24 | アンリツ株式会社 | クロック再生回路、波形観測装置、クロック再生方法及び波形観測方法 |
| CN113659979A (zh) * | 2021-08-20 | 2021-11-16 | 长江存储科技有限责任公司 | 延迟锁相环及其延迟线锁定方法、装置、介质及系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5477194A (en) | Temperature compensated PLL frequency synthesizer and high-speed frequency lock method using the same | |
| JPH10271003A (ja) | 自己同調クロック回復のフェーズロックループ回路 | |
| JP2005500729A (ja) | ３モードループフィルタ充電を伴う周波数シンセサイザ | |
| JPH0548450A (ja) | Ｐｌｌシンセサイザ回路 | |
| PH26533A (en) | Phase detector | |
| JPH0637630A (ja) | Ｐｌｌ回路 | |
| JPH05114857A (ja) | Ｐｌｌ回路 | |
| JP3505263B2 (ja) | Ｐｌｌシンセサイザ | |
| JP4606533B2 (ja) | Ｐｌｌ回路 | |
| JP4129711B2 (ja) | Ｐｌｌ回路 | |
| JPS6349936B2 (ja) | ||
| JPH06338793A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JPS5944813B2 (ja) | 位相同期回路 | |
| JPH05327492A (ja) | Ｐｌｌシンセサイザ回路 | |
| JP3110318B2 (ja) | 位相同期ループ・周波数シンセサイザ | |
| JP2921260B2 (ja) | 周波数シンセサイザ | |
| JP2791309B2 (ja) | クロック発生装置 | |
| JPH0730410A (ja) | フェーズ・ロックド・ループ回路 | |
| JPH07154432A (ja) | Ｆｓｋ変調器 | |
| JPH11149721A (ja) | フェーズロックドループ回路、位相情報検出装置、及び位相情報検出方法 | |
| JPH0786931A (ja) | 周波数シンセサイザ | |
| JPH05110429A (ja) | フエーズロツクドループ回路 | |
| JPH04111533A (ja) | Ｐｌｌ回路 | |
| JPH07221638A (ja) | Ｐｌｌ回路 | |
| JPH09331254A (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |