JP4606533B2 - Ｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＣＤプレーヤ、ＬＤプレーヤ等から出力されるディジタル出力信号をアナログ信号に再生する再生回路に用いて好適なＰＬＬ回路に関する。
【０００２】
【従来の技術】
図４は、この種の再生回路の概略構成を示すブロック図である。この図において、１はＣＤプレーヤであり、ディジタル楽音データをシリアルデータに変換して出力する。２はバッファアンプであり、ＣＤプレーヤ１の出力を増幅し、シリアル楽音データ列ＤＦとして出力する。図５（ロ）にデータ列ＤＦの波形を示す。このデータ列ＤＦは、楽音データのサンプリング周波数をｆｓとすると、同図（イ）に示す周波数１２８ｆｓのクロック信号のタイミングでＣＤプレーヤ１から出力される。また、データ列ＤＦにおける１ビットは、上記クロック信号の２周期に対応している。
【０００３】
３はディジタルオーディオインターフェイスレシーバ（以下、ＤＩＲという）であり、バッファアンプ２の出力データ列ＤＦからクロック信号およびデータを抽出してＤＡＣ（ディジタル・アナログ・コンバータ）４へ出力する。ここで、ＤＩＲ３は、周波数が２５６ｆｓのマスタクロックＭＣＫと、周波数が６４ｆｓのビットクロックＢＣＫと、周波数がｆｓのワードクロックＷＣＫの３種類のクロック信号をＰＬＬ回路によって形成し、出力すると共に、ビットクロックＢＣＫのタイミングで楽音データを出力する。図６に各クロックおよびデータのタイミングを示す。ＤＡＣ４は、ＤＩＲ３から出力されるデータをアナログ信号に変換し、出力する。
【０００４】
図７は上述したＤＩＲ３に内蔵されるＰＬＬ回路の構成を示すブロック図である。この図において、１１はバッファアンプ２（図４）の出力データ列ＤＦが印加される入力端子であり、この入力端子１１へ印加されたデータ列ＤＦはデータ・クロック抽出回路１２へ入力される。データ・クロック抽出回路１２は、データ列ＤＦから周波数６４ｆｓのクロック信号を抽出してセレクタ１３へ出力すると共に、出力端子３１に得られる１２８ｆｓのクロック信号に基づいてデータ列ＤＦから楽音データを抽出する。
【０００５】
ＸＩは１２．２８８ＭＨｚのクロック信号であり、水晶振動子による発振回路（図示略）において形成される。１４は分周回路であり、クロック信号ＸＩを１／４の周波数（３．０７２ＭＨｚ）のクロック信号に変換し、セレクタ１３へ出力する。
【０００６】
１６は入力検出回路であり、入力端子１１へデータ列ＤＦが印加されているか否かを入力端子１１の電圧レベルの変化から検出し、印加されていた場合に”１”信号を、されていない場合に”０”信号をセレクタ１３へ出力する。セレクタ１３は入力検出回路１６の出力が”１”の場合にデータ・クロック抽出回路１２の出力を選択して出力し、”０”の場合に分周回路１４の出力を選択して出力する。
【０００７】
フェイズコンパレータ（位相比較器）１７は、セレクタ１３の出力と、出力端子３１に得られる周波数１２８ｆｓのクロック信号を分周回路１８によって１／２に分周したクロック信号（周波数：６４ｆｓ）との位相比較を行ってその結果をＬＰＦ（ローパスフィルタ）２０へ出力する。ＬＰＦ２０はフェイズコンパレータ１７の出力の内の低周波成分のみをＶＣＯ（電圧制御発振器）２１へ出力する。ＶＣＯ２１はＬＰＦ２０の出力電圧に対応する周波数で発振する発振器であり、その出力クロック信号（周波数：５１２ｆｓ）は分周回路２２へ供給される。
【０００８】
分周回路２２はＶＣＯ２１から出力されるクロック信号を１／２に分周し、周波数２５６ｆｓのクロック信号として出力端子３０および分周回路２３へ出力する。分周回路２３は分周回路２２の出力を１／２に分周し、周波数１２８ｆｓのクロック信号として出力端子３１へ出力するとともに、前述したデータ・クロック抽出回路１２および分周回路１８へ出力する。分周回路１８は、分周回路２３の出力を１／２分周し、フェイズコンパレータ１７および出力端子３２へ出力する。
【０００９】
このような構成によるＰＬＬ回路において、入力端子１１へデータ列ＤＦが印加されている時は、入力検出回路１６から”１”信号が出力され、これにより、データ・クロック抽出回路１２から出力されるクロック信号（周波数：６４ｆｓ）がセレクタ１３を介してフェイズコンパレータ１７へ供給される。この結果、ＰＬＬ回路が周波数６４ｆｓの上記クロック信号にロックし、出力端子３０〜３２から出力される各クロック信号はいずれもデータ・クロック抽出回路１２から出力されるクロック信号に同期した信号となる。
【００１０】
一方、入力端子１１へデータ列ＤＦが印加されていない時は、入力検出回路１６から”０”信号が出力され、これにより、分周回路１４の出力（周波数：６４ｆｓ）がセレクタ１３を介してフェイズコンパレータ１７へ供給される。この結果、ＰＬＬ回路が周波数６４ｆｓの上記クロック信号にロックし、出力端子３０〜３２から出力される各クロック信号はいずれも分周回路１４から出力されるクロック信号に同期した信号となる。
【００１１】
このように、図７に示すＰＬＬ回路は、ＣＤプレーヤ１（図４）からデータ列が出力されている時はそのデータ列から抽出されたクロック信号にロックし（同期し）、データ列が出力されていない時は内部の水晶発振回路から出力されるクロック信号ＸＩにロックして発振するようになっている。
【００１２】
【発明が解決しようとする課題】
ところで、ＰＬＬ回路のロックのし易さ／外れ易さは回路のフィードバック時定数に依存する。そして、上述したＤＩＲ３等に用いられるＰＬＬ回路は、入力データ列ＤＦに短時間でロックし、一旦ロックした後はロックが外れにくいことが望ましい。しかしながら、従来のＰＬＬ回路は、フィードバック時定数を小さくすると、ロックし易くなるが、外れ易くなり、フィードバック時定数を大きくすると、ロックが外れ難くなるが、ロックし難くくなる問題があった。
【００１３】
この発明は、このような事情を考慮してなされたもので、その目的はロックし易く、しかも、一旦ロックした後は外れ難いＰＬＬ回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記の目的を解決するために、本発明は、入力信号が第１の入力端へ印加され、前記第１の入力端へ印加された信号と第２の入力端へ印加された信号の位相を比較し、比較結果に応じた位相比較信号を出力する位相比較器と、前記位相比較器から出力される前記位相比較信号が入力されるローパスフィルタと、前記ローパスフィルタの出力電圧に応じた周波数で発振する電圧制御発振器とを具備し、前記電圧制御発振器の出力に同期した信号が前記位相比較器の前記第２の入力端へ印加されるＰＬＬ回路において、前記電圧制御発振器の出力に同期した信号と、前記入力信号との同期がとれているか否かを検出する検出手段と、前記検出手段の検出結果が同期がとれていないであった場合に前記ローパスフィルタの応答速度が早くなるフィルタ定数を設定し、前記検出手段の検出結果が同期がとれているであった場合に前記ローパスフィルタの応答速度が遅くなるフィルタ定数を設定するための制御信号を前記位相比較器及び前記ローパスフィルタに出力するフィルタコントロール手段と、を具備し、前記ローパスフィルタは、シリアル接続された複数の抵抗と、該複数の抵抗の各接続点に接続された複数のスイッチと、コンデンサと、からなる積分回路であって、前記フィルタコントロール手段から出力される制御信号に基づいて前記複数のスイッチをオン／オフ制御することにより前記積分回路の時定数が設定されるとともに、前記コンデンサの充放電電流が、前記フィルタコントロール手段から出力される制御信号と前記位相比較信号とに基づいて設定されることを特徴とする。
【００１５】
また、本発明は、上記ＰＬＬ回路において、前記入力信号と所定のクロック信号の一方を選択して前記位相比較器へ出力する第１のセレクタと、前記入力信号に存在するプリアンブル信号の間隔を前記所定のクロック信号に基づいて測定することにより前記入力信号の周波数を決定し、該決定した周波数に従って第２の制御信号を出力するレンジカウンタと、前記所定のクロック信号と前記電圧制御発振器の出力に同期した信号との同期がとれているか否かを検出し、同期がとれた時点でフリップフロップをセットする信号を出力する位相同期検出手段と、前記第２の制御信号または前記検出手段の検出結果のいずれかに変化があった時点で前記フリップフロップをリセットする信号を出力する入力変化検出手段と、前記入力信号の有無を検出し、入力信号が有る場合に所定のアクティブ信号を出力する入力検出手段と、をさらに具備し、前記第１のセレクタは、前記入力検出手段からアクティブ信号が出力され且つ前記フリップフロップの出力がアクティブである場合に前記入力信号を選択し、それ以外の場合は前記所定のクロック信号を選択することを特徴とする。
また、本発明は、上記ＰＬＬ回路において、所定のクロック信号が入力される複数の分周回路からなる第１の分周回路群と、前記第１の分周回路群のうち一つの分周回路を選択してその出力信号を前記第１のセレクタへ出力する第２のセレクタと、前記電圧制御発振器の出力信号が入力される複数の分周回路からなる第２の分周回路群と、前記第２の分周回路群のうち一つの分周回路を選択して前記電圧制御発振器の出力に同期した信号を出力する第３のセレクタと、をさらに具備し、前記第２のセレクタは、前記レンジカウンタから出力される第２の制御信号に基づいて前記第１の分周回路群のうち一つの分周回路を選択し、前記第３のセレクタは、前記レンジカウンタから出力される第２の制御信号に基づいて前記第２の分周回路群のうち一つの分周回路を選択することを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照しこの発明の実施形態について説明する。図１はこの発明の実施形態によるＰＬＬ回路の構成を示すブロック図である。この図において、１１はＣＤプレーヤ等から出力されるデータ列ＤＦが印加される端子、１２はデータ・クロック抽出回路である。このデータ・クロック抽出回路１２は、データ列ＤＦから周波数６４ｆｓのクロック信号およびデータを抽出すると共に、プリアンブル検出信号ＬＯＣＫを出力する。このプリアンブル検出信号ＬＯＣＫとは、データ列ＤＦの各データとデータ抽出用のクロック信号（１２８ｆｓ）との同期がとれた時、言い換えれば、ＰＬＬ回路のロックがかかった時に検出される信号であり、ロックがかかっていない時は検出されない。すなわち、データ列ＤＦ中に存在するプリアンブル信号は同期がとれた時のみ検出することができ、プリアンブル検出信号ＬＯＣＫは、このプリアンブル信号を検出した時出力される。
【００１７】
１８は１／２分周回路である。２７〜２９は各々周波数２４．５７６ＭＨｚのクロック信号ＸＩを１／１．５分周、１／３分周、１／６分周する分周回路である。１５は上述した分周回路２７〜２９の出力のいずれかを後述する信号ＳＡ〜ＳＣに基づいて選択し、出力するセレクタである。１６は入力端子１１へデータ列が印加されているか否かを検出する入力検出回路であり、その出力は遅延回路９５を介してアンドゲート９６へ供給される。９４は入力変化検出回路であり、上述したプリアンブル検出信号ＬＯＣＫまたは信号ＳＡ〜ＳＣのいずれかに変化があった時パルス信号を出力する。
【００１８】
次に、フェイズコンパレータ１７ａ、ＬＰＦ２０ａ、ＶＣＯ２１の詳細を図２に示す。この図に示すフェイズコンパレータ１７ａにおいて、４０は位相比較部であり、この位相比較部４０のＰＵＬＬＵＰ出力信号４０ａはインバータ４１、ナンドゲート４２を介してナンドゲート４３〜４５の一方の入力端へ印加され、また、ＰＵＬＬＤＯＷＮ出力信号４０ｂはノアゲート４６を介してノアゲート４７〜４９の一方の入力端へ印加される。
【００１９】
ナンドゲート４３〜４５およびノアゲート４７〜４９は各々端子５１〜５３の信号によって開／閉制御されるゲートであり、端子５１〜５３へ”１，０，０”なる信号が印加されると、ＰＵＬＬＵＰ信号４０ａおよびＰＵＬＬＤＯＷＮ信号４０ｂが各々ゲート４３、４７からＬＰＦ２０ａへ出力され、端子５１〜５３へ”０，１，０”なる信号が印加されると、ＰＵＬＬＵＰ信号４０ａおよびＰＵＬＬＤＯＷＮ信号４０ｂが各々ゲート４４、４８からＬＰＦ２０ａへ出力され、また、端子５１〜５３へ”０，０，１”なる信号が印加されると、ＰＵＬＬＵＰ信号４０ａおよびＰＵＬＬＤＯＷＮ信号４０ｂが各々ゲート４５、４９からＬＰＦ２０ａへ出力される。上述した端子５１〜５３へは、端子２６を介してフィルタコントロール回路２６（図１）から制御信号が供給される。
【００２０】
ＬＰＦ２０ａは電流制御部５１とＣＲ回路５２から構成されている。電流制御部５１において、５３は定電流源、５４はバッファＦＥＴである。ＦＥＴ５５，５６とＦＥＴ５８，５９（またはＦＥＴ６０，６１またはＦＥＴ６２，６３）はカレントミラー回路を構成している。また、ＦＥＴ６４〜６６はアナログスイッチであり、上述したナンドゲート４３〜４５の出力によってオン／オフ制御される。また、ＦＥＴ６７〜６９もアナログスイッチであり、上述したノアゲート４７〜４９の出力によってオン／オフ制御される。
【００２１】
次に、ＣＲ回路５２において、７０〜７６はスイッチ、８０〜８５はシリアル接続された抵抗、８６は外付けのコンデンサである。そして、スイッチ７０〜７６が端子２６ｂを介してフィルタコントロール回路２６から供給される制御信号によってオン／オフ制御される。
【００２２】
このような構成において、ＣＲ回路５２の時定数がスイッチ７０〜７６のオン／オフ状態によって制御され、言い換えれば、端子２６へ印加される制御信号によって制御される。また、ＣＲ回路５２の充放電電流が、スイッチ６４〜６９のオン／オフ状態、言い換えれば端子２６ａへ印加される制御信号によって制御される。すなわち、このＬＰＦ２０ａは端子２６ａ，２６ｂへ印加される制御信号によってフィルタ特性を種々変えることができるようになっている。
【００２３】
次に、ＶＣＯ２１において、８８はＬＰＦ２０ａの出力を増幅するバッファアンプ、９１はリングオッシレータ、９０はリングオッシレータ９１の電流を制御する電流制御回路であり、リングオッシレータ９１の発振周波数がＬＰＦ２０ａの出力にしたがって制御される。
【００２４】
次に、図１において、フィルタコントロール回路２６は、上述したＬＰＦ２０ａのフィルタ特性を制御する制御信号を出力する回路であり、予め内部に２組の制御信号の組を記憶している。１組はＰＬＬ回路のフィードバック時定数が小さくなる、言い換えれば早い応答となる制御信号であり、他の１組はフィードバック時定数が大きくなる、すなわち遅い応答となる制御信号である。そして、フィルタコントロール回路２６は、データ・クロック抽出回路１２からプリアンブル検出信号ＬＯＣＫが出力されない時、すなわち、ＰＬＬ回路のロックがかかっていない時はフィードバック時定数が小さくなる制御信号を端子２６ａ，２６ｂへ出力し、プリアンブル検出信号ＬＯＣＫが出力されている時、すなわち、ＰＬＬ回路のロックがかかっている時はフィードバック時定数が大きくなる制御信号を端子２６ａ，２６ｂへ出力する。
【００２５】
ＰＬＬ回路は、フィードバック時定数が小さく、応答が早い時はロックがかかり易いが、同時に外れ易く、フィードバック時定数が大きく、応答が遅い時はロックがかかり難いが、外れ難い。したがって、上記の構成により、ロックがかかり易く、しかも外れ難いＰＬＬ回路とすることができる。
【００２６】
次に、図１において、３４，３５，３６は各々１／２分周回路、１／４分周回路、１／８分周回路である。３７は分周回路３４〜３６の各出力の内の１つを、レンジカウンタ３８の出力信号ＳＡ〜ＳＣに基づいて選択し、出力するセレクタ、３９は１／２分周回路である。レンジカウンタ３８は、データ列ＤＦに存在するプリアンブル信号の間隔をクロック信号ＸＩ（２４．５７６ＭＨｚ）に基づいて測定することによりデータ列ＤＦの周波数を決定する。そして、データ列ＤＦの周波数が
１２．２８８ＭＨｚ＝１９２ＫＨｚ×６４
であった場合は、制御信号ＳＡを出力し、
６．１４４ＭＨｚ＝９６ＫＨｚ×６４
であった場合は、制御信号ＳＢを出力し、
３．０７２ＭＨｚ＝４８ＫＨｚ×６４
であった場合または「０」（無入力）であった場合は、制御信号ＳＣを出力する。
【００２７】
９７は位相同期検出回路であり、ＰＬＬループがクロック信号ＸＩと同期した時パルス信号を出力する。
上述した構成により、入力データ列ＤＦのサンプリング周波数が４８ＫＨｚ、９６ＫＨｚ、１９２ＫＨｚのどの場合でもＶＣＯ２１の発振周波数の変動幅を１３１．０７ＭＨｚ〜９８．３ＭＨｚとすることができる。以下、このサンプリング周波数とＶＣＯ２１の発振周波数との関係を詳述する。
【００２８】
まず、入力データ列ＤＦが０（無入力）の場合、レンジカウンタ３８は信号ＳＣを出力する。これにより、セレクタ１５が１／６分周回路２９の出力を選択し、また、セレクタ３７が１／８分周回路３６の出力を選択する。セレクタ１５によって１／６分周回路２９の出力が選択されると、
２４．５７６／６＝４．０９６ＭＨｚ
のクロック信号がセレクタ１５を介してセレクタ１３の入力端Ａへ印加される。
【００２９】
この時、フリップフロップ９８の出力は”０”であり、したがってアンドゲート９６の出力も”０”であり、セレクタ１３は上述したセレクタ１５から出力される４．０９６ＭＨｚのクロック信号をフェイズコンパレータ１７ａへ出力する。この結果、ＰＬＬループが上記４．０９６ＭＨｚのクロック信号にロックし、したがって、ＶＣＯ２１の発振周波数が、
４．０９６×２×２×８＝１３１．０７２ＭＨｚ
となる。（上記２，２，８は分周回路１８，３９，３６の分周比である。）
【００３０】
一方、位相同期検出回路９７は、ＰＬＬループがクロック信号ＸＩに同期した時点でパルス信号を出力する。これにより、フリップフロップ９８がセットされ、アンドゲート９６が開状態となる。しかし、この時点で入力検出回路１６の出力は”０”であり、したがって、アンドゲート９６の出力も”０”状態を続け、ＰＬＬループのロック状態に変化は起きない。
【００３１】
次に、入力端子１１へサンプリング周波数１９２ＫＨｚの楽音信号に基づくデータ列ＤＦ（周波数：192×64＝12.288ＭＨｚ）が印加されたとすると、レンジカウンタ３８は信号ＳＡを出力する。これにより、セレクタ１５は１／１．５分周回路２７の出力を選択し、また、セレクタ３７は１／２分周回路３４の出力を選択する。セレクタ１５が分周回路２７の出力を選択すると、同分周回路２７から出力される周波数１６．３８ＭＨｚのクロック信号がセレクタ１５から出力され、セレクタ１３の入力端Ａへ印加される。
【００３２】
一方、この時、入力変化検出回路９４は信号ＳＡの変化を検出し、パルス信号をフリップフロップ９８へ出力する。これによりフリップフロップ９４がリセットされ、したがって、アンドゲート９６が閉状態となり、セレクタ１３の選択端子ＳＢへ”０”が供給される。この結果、セレクタ１５の出力である１６．３８ＭＨｚのクロック信号がセレクタ１３を介してフェイズコンパレータ１７ａへ出力される。これにより、ＰＬＬループが 上記１６．３８ＭＨｚのクロック信号にロックし、したがって、ＶＣＯ２１の発振周波数が、
１６．３８４×２×２×２＝１３１．０７２ＭＨｚ
となる。
【００３３】
また、位相同期検出回路９７は、前述した場合と同様に、ＰＬＬループがクロック信号ＸＩに同期した時点でパルス信号を出力する。これにより、フリップフロップ９８がセットされ、アンドゲート９６が開状態となる。この時、入力検出回路１６の出力は”１”であり、したがって、アンドゲート９６の出力が”１”となり、セレクタ１３がデータ・クロック抽出回路１２の出力を選択し、出力する。ここで、データ・クロック抽出回路１２の出力は、データ列ＤＦから抽出された１２．２８８ＭＨｚのクロック信号であり、したがって、以後、ＰＬＬループはこのクロック信号にロックし、ＶＣＯ２１の発振周波数は、
１２．２８８×２×２×２＝９８．３０４ＭＨｚ
となる。すなわち、ＶＣＯ２１の発振周波数は、データ列ＤＦから抽出されたのクロック信号にロックする際に１３１．０７２ＭＨｚから９８．３０４ＭＨｚに変化する。
【００３４】
次に、入力端子１１へサンプリング周波数９６ＫＨｚの楽音信号に基づくデータ列ＤＦ（周波数：96×64＝6.144ＭＨｚ）が印加されると、レンジカウンタ３８は信号ＳＢを出力する。これにより、セレクタ１５は１／３分周回路２８の出力を選択し、また、セレクタ３７は１／４分周回路３５の出力を選択する。セレクタ１５が分周回路２８の出力を選択すると、同分周回路２８から出力される周波数８．１９ＭＨｚのクロック信号がセレクタ１５から出力され、セレクタ１３の入力端Ａへ印加される。
【００３５】
一方、この時、入力変化検出回路９４は信号ＳＢの変化を検出し、パルス信号をフリップフロップ９８へ出力する。これによりフリップフロップ９４がリセットされ、アンドゲート９６が閉状態となり、セレクタ１３の選択端子ＳＢへ”０”が供給される。この結果、セレクタ１５の出力である１６．３８ＭＨｚのクロック信号がセレクタ１３を介してフェイズコンパレータ１７ａへ出力され、ＰＬＬループが 上記１６．３８ＭＨｚのクロック信号にロックし、したがって、ＶＣＯ２１の発振周波数が、
８．１９２×２×２×４＝１３１．０７２ＭＨｚ
となる。
【００３６】
また、位相同期検出回路９７は、ＰＬＬループがクロック信号ＸＩに同期した時点でパルス信号を出力する。これにより、フリップフロップ９８がセットされ、アンドゲート９６が開状態となる。この時、入力検出回路１６の出力は”１”であり、したがって、アンドゲート９６の出力が”１”となり、セレクタ１３がデータ・クロック抽出回路１２の出力を選択し、出力する。ここで、データ・クロック抽出回路１２の出力は、データ列ＤＦから抽出された６．１４４ＭＨｚのクロック信号であり、したがって、以後、ＰＬＬループはこのクロック信号にロックし、ＶＣＯ２１の発振周波数は、
６．１４４×２×２×４＝９８．３０４ＭＨｚ
となる。すなわち、ＶＣＯ２１の発振周波数は、上述した場合と同様に、データ列ＤＦから抽出されたのクロック信号にロックする際に１３１．０７２ＭＨｚから９８．３０４ＭＨｚに変化する。
【００３７】
次に、入力端子１１へサンプリング周波数４８ＫＨｚの楽音信号に基づくデータ列ＤＦ（周波数：48×64＝3.072ＭＨｚ）が印加されると、レンジカウンタ３８は信号ＳＣを出力する。これにより、セレクタ１５は１／６分周回路２９の出力を選択し、また、セレクタ３７は１／８分周回路３６の出力を選択する。この結果、ＰＬＬループが ４．０９６ＭＨｚのクロック信号にロックし、したがって、ＶＣＯ２１の発振周波数が、
４．０９６×２×２×８＝１３１．０７２ＭＨｚ
となる。
【００３８】
次いで、位相同期検出回路９７が、ＰＬＬループがクロック信号ＸＩに同期した時点でパルス信号を出力すると、フリップフロップ９８がセットされる。この時、入力検出回路１６の出力は”１”であり、したがって、アンドゲート９６の出力が”１”となり、セレクタ１３がデータ・クロック抽出回路１２の出力を選択し、出力する。ここで、データ・クロック抽出回路１２の出力は、データ列ＤＦから抽出された３．０７２ＭＨｚのクロック信号であり、したがって、以後、ＰＬＬループはこのクロック信号にロックし、ＶＣＯ２１の発振周波数は、
３．０７２×２×２×８＝９８．３０４ＭＨｚ
となる。すなわち、ＶＣＯ２１の発振周波数は、上述した場合と同様に、データ列ＤＦから抽出されたのクロック信号にロックする際に１３１．０７２ＭＨｚから９８．３０４ＭＨｚに変化する。
【００３９】
次に、データ列ＤＦが０に戻った場合、前述した場合と同様にレンジカウンタ３８が信号ＳＣを出力し、したがって、まず、ＰＬＬループが分周回路２７から出力される４．０９６ＭＨｚのクロック信号にロックする。次いで、位相同期検出回路９７からパルス信号が出力され、フリップフロップ９８がセットされ、アンドゲート９６が開状態となるが、この時、入力検出回路１６の出力が”０”であり、したがって、アンドゲート９６の出力が”０”を続け、ＰＬＬループは分周回路２７の出力に同期した状態で次の入力を待つ。
【００４０】
図３はＬＰＦ２０ａの出力電圧ＶとＶＣＯ２１の発振周波数との関係を示す図であり、（イ）はサンプリング周波数が１９２ＫＨｚの場合、（ロ）は９６ＫＨｚの場合、（ハ）は４８ＫＨｚの場合である。この図からも明らかなように、上述したＰＬＬ回路によれば、ＶＣＯ２１の発振周波数幅が１３１．０７ＭＨｚ〜９８．３ＭＨｚの範囲において変化するだけで、サンプリング周波数１９２ＫＨｚ〜４８ＫＨｚの範囲にわたる入力データ列に対応することができる。
また、上記説明から明らかなように、このＰＬＬ回路はデータ列ＤＦの周波数が変化した場合、まず、ＶＣＯ２１の発振周波数が最も高い１３１．０７ＭＨｚとなり、次いで、より低い周波数である９８．３ＭＨｚへ移行し、ロックされる。すなわち、常に低い周波数へロックが移ることから、ロックがとれ難い問題を解決することができる。
【００４１】
【発明の効果】
以上説明したように、この発明によれば、入力信号との同期がとれているか否かを検出する検出手段と、前記検出手段の検出結果が同期がとれていないであった場合に前記ローパスフィルタの応答速度が早くなるフィルタ定数を設定し、前記検出手段の検出結果が同期がとれているであった場合に前記ローパスフィルタの応答速度が遅くなるフィルタ定数を設定するフィルタコントロール手段とを設けたので、ロックし易く、しかも、一旦ロックした後は外れ難いＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【図１】 この発明の一実施形態の構成を示すブロック図である。
【図２】 同実施形態におけるフェイズコンパレータ１７ａ、ＬＰＦ２０ａ、ＶＣＯ２１の詳細を示す回路図である。
【図３】 同実施形態の動作を説明するためのグラフである。
【図４】 ＣＤプレーヤの再生回路の概略を示すブロック図である。
【図５】 図４におけるＣＤプレーヤ１の出力を説明するためのタイミング図である。
【図６】 図４におけるＤＩＲ３から出力されるクロック信号およびデータのタイミング図である。
【図７】 従来のＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
１１…入力端子、１２…データ・クロック抽出回路、１７ａ…フェイズコンパレータ、２０ａ…ＬＰＦ、２１…ＶＣＯ、２６ａ，２６ｂ…端子、４３〜４５…ナンドゲート、４７〜４９…ノアゲート、５１〜５３…端子。５４〜６３…ＦＥＴ、６４〜６９…アナログスイッチ、７０〜７６…スイッチ、８０〜８５…抵抗、８６コンデンサ。
【発明の属する技術分野】
この発明は、ＣＤプレーヤ、ＬＤプレーヤ等から出力されるディジタル出力信号をアナログ信号に再生する再生回路に用いて好適なＰＬＬ回路に関する。
【０００２】
【従来の技術】
図４は、この種の再生回路の概略構成を示すブロック図である。この図において、１はＣＤプレーヤであり、ディジタル楽音データをシリアルデータに変換して出力する。２はバッファアンプであり、ＣＤプレーヤ１の出力を増幅し、シリアル楽音データ列ＤＦとして出力する。図５（ロ）にデータ列ＤＦの波形を示す。このデータ列ＤＦは、楽音データのサンプリング周波数をｆｓとすると、同図（イ）に示す周波数１２８ｆｓのクロック信号のタイミングでＣＤプレーヤ１から出力される。また、データ列ＤＦにおける１ビットは、上記クロック信号の２周期に対応している。
【０００３】
３はディジタルオーディオインターフェイスレシーバ（以下、ＤＩＲという）であり、バッファアンプ２の出力データ列ＤＦからクロック信号およびデータを抽出してＤＡＣ（ディジタル・アナログ・コンバータ）４へ出力する。ここで、ＤＩＲ３は、周波数が２５６ｆｓのマスタクロックＭＣＫと、周波数が６４ｆｓのビットクロックＢＣＫと、周波数がｆｓのワードクロックＷＣＫの３種類のクロック信号をＰＬＬ回路によって形成し、出力すると共に、ビットクロックＢＣＫのタイミングで楽音データを出力する。図６に各クロックおよびデータのタイミングを示す。ＤＡＣ４は、ＤＩＲ３から出力されるデータをアナログ信号に変換し、出力する。
【０００４】
図７は上述したＤＩＲ３に内蔵されるＰＬＬ回路の構成を示すブロック図である。この図において、１１はバッファアンプ２（図４）の出力データ列ＤＦが印加される入力端子であり、この入力端子１１へ印加されたデータ列ＤＦはデータ・クロック抽出回路１２へ入力される。データ・クロック抽出回路１２は、データ列ＤＦから周波数６４ｆｓのクロック信号を抽出してセレクタ１３へ出力すると共に、出力端子３１に得られる１２８ｆｓのクロック信号に基づいてデータ列ＤＦから楽音データを抽出する。
【０００５】
ＸＩは１２．２８８ＭＨｚのクロック信号であり、水晶振動子による発振回路（図示略）において形成される。１４は分周回路であり、クロック信号ＸＩを１／４の周波数（３．０７２ＭＨｚ）のクロック信号に変換し、セレクタ１３へ出力する。
【０００６】
１６は入力検出回路であり、入力端子１１へデータ列ＤＦが印加されているか否かを入力端子１１の電圧レベルの変化から検出し、印加されていた場合に”１”信号を、されていない場合に”０”信号をセレクタ１３へ出力する。セレクタ１３は入力検出回路１６の出力が”１”の場合にデータ・クロック抽出回路１２の出力を選択して出力し、”０”の場合に分周回路１４の出力を選択して出力する。
【０００７】
フェイズコンパレータ（位相比較器）１７は、セレクタ１３の出力と、出力端子３１に得られる周波数１２８ｆｓのクロック信号を分周回路１８によって１／２に分周したクロック信号（周波数：６４ｆｓ）との位相比較を行ってその結果をＬＰＦ（ローパスフィルタ）２０へ出力する。ＬＰＦ２０はフェイズコンパレータ１７の出力の内の低周波成分のみをＶＣＯ（電圧制御発振器）２１へ出力する。ＶＣＯ２１はＬＰＦ２０の出力電圧に対応する周波数で発振する発振器であり、その出力クロック信号（周波数：５１２ｆｓ）は分周回路２２へ供給される。
【０００８】
分周回路２２はＶＣＯ２１から出力されるクロック信号を１／２に分周し、周波数２５６ｆｓのクロック信号として出力端子３０および分周回路２３へ出力する。分周回路２３は分周回路２２の出力を１／２に分周し、周波数１２８ｆｓのクロック信号として出力端子３１へ出力するとともに、前述したデータ・クロック抽出回路１２および分周回路１８へ出力する。分周回路１８は、分周回路２３の出力を１／２分周し、フェイズコンパレータ１７および出力端子３２へ出力する。
【０００９】
このような構成によるＰＬＬ回路において、入力端子１１へデータ列ＤＦが印加されている時は、入力検出回路１６から”１”信号が出力され、これにより、データ・クロック抽出回路１２から出力されるクロック信号（周波数：６４ｆｓ）がセレクタ１３を介してフェイズコンパレータ１７へ供給される。この結果、ＰＬＬ回路が周波数６４ｆｓの上記クロック信号にロックし、出力端子３０〜３２から出力される各クロック信号はいずれもデータ・クロック抽出回路１２から出力されるクロック信号に同期した信号となる。
【００１０】
一方、入力端子１１へデータ列ＤＦが印加されていない時は、入力検出回路１６から”０”信号が出力され、これにより、分周回路１４の出力（周波数：６４ｆｓ）がセレクタ１３を介してフェイズコンパレータ１７へ供給される。この結果、ＰＬＬ回路が周波数６４ｆｓの上記クロック信号にロックし、出力端子３０〜３２から出力される各クロック信号はいずれも分周回路１４から出力されるクロック信号に同期した信号となる。
【００１１】
このように、図７に示すＰＬＬ回路は、ＣＤプレーヤ１（図４）からデータ列が出力されている時はそのデータ列から抽出されたクロック信号にロックし（同期し）、データ列が出力されていない時は内部の水晶発振回路から出力されるクロック信号ＸＩにロックして発振するようになっている。
【００１２】
【発明が解決しようとする課題】
ところで、ＰＬＬ回路のロックのし易さ／外れ易さは回路のフィードバック時定数に依存する。そして、上述したＤＩＲ３等に用いられるＰＬＬ回路は、入力データ列ＤＦに短時間でロックし、一旦ロックした後はロックが外れにくいことが望ましい。しかしながら、従来のＰＬＬ回路は、フィードバック時定数を小さくすると、ロックし易くなるが、外れ易くなり、フィードバック時定数を大きくすると、ロックが外れ難くなるが、ロックし難くくなる問題があった。
【００１３】
この発明は、このような事情を考慮してなされたもので、その目的はロックし易く、しかも、一旦ロックした後は外れ難いＰＬＬ回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記の目的を解決するために、本発明は、入力信号が第１の入力端へ印加され、前記第１の入力端へ印加された信号と第２の入力端へ印加された信号の位相を比較し、比較結果に応じた位相比較信号を出力する位相比較器と、前記位相比較器から出力される前記位相比較信号が入力されるローパスフィルタと、前記ローパスフィルタの出力電圧に応じた周波数で発振する電圧制御発振器とを具備し、前記電圧制御発振器の出力に同期した信号が前記位相比較器の前記第２の入力端へ印加されるＰＬＬ回路において、前記電圧制御発振器の出力に同期した信号と、前記入力信号との同期がとれているか否かを検出する検出手段と、前記検出手段の検出結果が同期がとれていないであった場合に前記ローパスフィルタの応答速度が早くなるフィルタ定数を設定し、前記検出手段の検出結果が同期がとれているであった場合に前記ローパスフィルタの応答速度が遅くなるフィルタ定数を設定するための制御信号を前記位相比較器及び前記ローパスフィルタに出力するフィルタコントロール手段と、を具備し、前記ローパスフィルタは、シリアル接続された複数の抵抗と、該複数の抵抗の各接続点に接続された複数のスイッチと、コンデンサと、からなる積分回路であって、前記フィルタコントロール手段から出力される制御信号に基づいて前記複数のスイッチをオン／オフ制御することにより前記積分回路の時定数が設定されるとともに、前記コンデンサの充放電電流が、前記フィルタコントロール手段から出力される制御信号と前記位相比較信号とに基づいて設定されることを特徴とする。
【００１５】
また、本発明は、上記ＰＬＬ回路において、前記入力信号と所定のクロック信号の一方を選択して前記位相比較器へ出力する第１のセレクタと、前記入力信号に存在するプリアンブル信号の間隔を前記所定のクロック信号に基づいて測定することにより前記入力信号の周波数を決定し、該決定した周波数に従って第２の制御信号を出力するレンジカウンタと、前記所定のクロック信号と前記電圧制御発振器の出力に同期した信号との同期がとれているか否かを検出し、同期がとれた時点でフリップフロップをセットする信号を出力する位相同期検出手段と、前記第２の制御信号または前記検出手段の検出結果のいずれかに変化があった時点で前記フリップフロップをリセットする信号を出力する入力変化検出手段と、前記入力信号の有無を検出し、入力信号が有る場合に所定のアクティブ信号を出力する入力検出手段と、をさらに具備し、前記第１のセレクタは、前記入力検出手段からアクティブ信号が出力され且つ前記フリップフロップの出力がアクティブである場合に前記入力信号を選択し、それ以外の場合は前記所定のクロック信号を選択することを特徴とする。
また、本発明は、上記ＰＬＬ回路において、所定のクロック信号が入力される複数の分周回路からなる第１の分周回路群と、前記第１の分周回路群のうち一つの分周回路を選択してその出力信号を前記第１のセレクタへ出力する第２のセレクタと、前記電圧制御発振器の出力信号が入力される複数の分周回路からなる第２の分周回路群と、前記第２の分周回路群のうち一つの分周回路を選択して前記電圧制御発振器の出力に同期した信号を出力する第３のセレクタと、をさらに具備し、前記第２のセレクタは、前記レンジカウンタから出力される第２の制御信号に基づいて前記第１の分周回路群のうち一つの分周回路を選択し、前記第３のセレクタは、前記レンジカウンタから出力される第２の制御信号に基づいて前記第２の分周回路群のうち一つの分周回路を選択することを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照しこの発明の実施形態について説明する。図１はこの発明の実施形態によるＰＬＬ回路の構成を示すブロック図である。この図において、１１はＣＤプレーヤ等から出力されるデータ列ＤＦが印加される端子、１２はデータ・クロック抽出回路である。このデータ・クロック抽出回路１２は、データ列ＤＦから周波数６４ｆｓのクロック信号およびデータを抽出すると共に、プリアンブル検出信号ＬＯＣＫを出力する。このプリアンブル検出信号ＬＯＣＫとは、データ列ＤＦの各データとデータ抽出用のクロック信号（１２８ｆｓ）との同期がとれた時、言い換えれば、ＰＬＬ回路のロックがかかった時に検出される信号であり、ロックがかかっていない時は検出されない。すなわち、データ列ＤＦ中に存在するプリアンブル信号は同期がとれた時のみ検出することができ、プリアンブル検出信号ＬＯＣＫは、このプリアンブル信号を検出した時出力される。
【００１７】
１８は１／２分周回路である。２７〜２９は各々周波数２４．５７６ＭＨｚのクロック信号ＸＩを１／１．５分周、１／３分周、１／６分周する分周回路である。１５は上述した分周回路２７〜２９の出力のいずれかを後述する信号ＳＡ〜ＳＣに基づいて選択し、出力するセレクタである。１６は入力端子１１へデータ列が印加されているか否かを検出する入力検出回路であり、その出力は遅延回路９５を介してアンドゲート９６へ供給される。９４は入力変化検出回路であり、上述したプリアンブル検出信号ＬＯＣＫまたは信号ＳＡ〜ＳＣのいずれかに変化があった時パルス信号を出力する。
【００１８】
次に、フェイズコンパレータ１７ａ、ＬＰＦ２０ａ、ＶＣＯ２１の詳細を図２に示す。この図に示すフェイズコンパレータ１７ａにおいて、４０は位相比較部であり、この位相比較部４０のＰＵＬＬＵＰ出力信号４０ａはインバータ４１、ナンドゲート４２を介してナンドゲート４３〜４５の一方の入力端へ印加され、また、ＰＵＬＬＤＯＷＮ出力信号４０ｂはノアゲート４６を介してノアゲート４７〜４９の一方の入力端へ印加される。
【００１９】
ナンドゲート４３〜４５およびノアゲート４７〜４９は各々端子５１〜５３の信号によって開／閉制御されるゲートであり、端子５１〜５３へ”１，０，０”なる信号が印加されると、ＰＵＬＬＵＰ信号４０ａおよびＰＵＬＬＤＯＷＮ信号４０ｂが各々ゲート４３、４７からＬＰＦ２０ａへ出力され、端子５１〜５３へ”０，１，０”なる信号が印加されると、ＰＵＬＬＵＰ信号４０ａおよびＰＵＬＬＤＯＷＮ信号４０ｂが各々ゲート４４、４８からＬＰＦ２０ａへ出力され、また、端子５１〜５３へ”０，０，１”なる信号が印加されると、ＰＵＬＬＵＰ信号４０ａおよびＰＵＬＬＤＯＷＮ信号４０ｂが各々ゲート４５、４９からＬＰＦ２０ａへ出力される。上述した端子５１〜５３へは、端子２６を介してフィルタコントロール回路２６（図１）から制御信号が供給される。
【００２０】
ＬＰＦ２０ａは電流制御部５１とＣＲ回路５２から構成されている。電流制御部５１において、５３は定電流源、５４はバッファＦＥＴである。ＦＥＴ５５，５６とＦＥＴ５８，５９（またはＦＥＴ６０，６１またはＦＥＴ６２，６３）はカレントミラー回路を構成している。また、ＦＥＴ６４〜６６はアナログスイッチであり、上述したナンドゲート４３〜４５の出力によってオン／オフ制御される。また、ＦＥＴ６７〜６９もアナログスイッチであり、上述したノアゲート４７〜４９の出力によってオン／オフ制御される。
【００２１】
次に、ＣＲ回路５２において、７０〜７６はスイッチ、８０〜８５はシリアル接続された抵抗、８６は外付けのコンデンサである。そして、スイッチ７０〜７６が端子２６ｂを介してフィルタコントロール回路２６から供給される制御信号によってオン／オフ制御される。
【００２２】
このような構成において、ＣＲ回路５２の時定数がスイッチ７０〜７６のオン／オフ状態によって制御され、言い換えれば、端子２６へ印加される制御信号によって制御される。また、ＣＲ回路５２の充放電電流が、スイッチ６４〜６９のオン／オフ状態、言い換えれば端子２６ａへ印加される制御信号によって制御される。すなわち、このＬＰＦ２０ａは端子２６ａ，２６ｂへ印加される制御信号によってフィルタ特性を種々変えることができるようになっている。
【００２３】
次に、ＶＣＯ２１において、８８はＬＰＦ２０ａの出力を増幅するバッファアンプ、９１はリングオッシレータ、９０はリングオッシレータ９１の電流を制御する電流制御回路であり、リングオッシレータ９１の発振周波数がＬＰＦ２０ａの出力にしたがって制御される。
【００２４】
次に、図１において、フィルタコントロール回路２６は、上述したＬＰＦ２０ａのフィルタ特性を制御する制御信号を出力する回路であり、予め内部に２組の制御信号の組を記憶している。１組はＰＬＬ回路のフィードバック時定数が小さくなる、言い換えれば早い応答となる制御信号であり、他の１組はフィードバック時定数が大きくなる、すなわち遅い応答となる制御信号である。そして、フィルタコントロール回路２６は、データ・クロック抽出回路１２からプリアンブル検出信号ＬＯＣＫが出力されない時、すなわち、ＰＬＬ回路のロックがかかっていない時はフィードバック時定数が小さくなる制御信号を端子２６ａ，２６ｂへ出力し、プリアンブル検出信号ＬＯＣＫが出力されている時、すなわち、ＰＬＬ回路のロックがかかっている時はフィードバック時定数が大きくなる制御信号を端子２６ａ，２６ｂへ出力する。
【００２５】
ＰＬＬ回路は、フィードバック時定数が小さく、応答が早い時はロックがかかり易いが、同時に外れ易く、フィードバック時定数が大きく、応答が遅い時はロックがかかり難いが、外れ難い。したがって、上記の構成により、ロックがかかり易く、しかも外れ難いＰＬＬ回路とすることができる。
【００２６】
次に、図１において、３４，３５，３６は各々１／２分周回路、１／４分周回路、１／８分周回路である。３７は分周回路３４〜３６の各出力の内の１つを、レンジカウンタ３８の出力信号ＳＡ〜ＳＣに基づいて選択し、出力するセレクタ、３９は１／２分周回路である。レンジカウンタ３８は、データ列ＤＦに存在するプリアンブル信号の間隔をクロック信号ＸＩ（２４．５７６ＭＨｚ）に基づいて測定することによりデータ列ＤＦの周波数を決定する。そして、データ列ＤＦの周波数が
１２．２８８ＭＨｚ＝１９２ＫＨｚ×６４
であった場合は、制御信号ＳＡを出力し、
６．１４４ＭＨｚ＝９６ＫＨｚ×６４
であった場合は、制御信号ＳＢを出力し、
３．０７２ＭＨｚ＝４８ＫＨｚ×６４
であった場合または「０」（無入力）であった場合は、制御信号ＳＣを出力する。
【００２７】
９７は位相同期検出回路であり、ＰＬＬループがクロック信号ＸＩと同期した時パルス信号を出力する。
上述した構成により、入力データ列ＤＦのサンプリング周波数が４８ＫＨｚ、９６ＫＨｚ、１９２ＫＨｚのどの場合でもＶＣＯ２１の発振周波数の変動幅を１３１．０７ＭＨｚ〜９８．３ＭＨｚとすることができる。以下、このサンプリング周波数とＶＣＯ２１の発振周波数との関係を詳述する。
【００２８】
まず、入力データ列ＤＦが０（無入力）の場合、レンジカウンタ３８は信号ＳＣを出力する。これにより、セレクタ１５が１／６分周回路２９の出力を選択し、また、セレクタ３７が１／８分周回路３６の出力を選択する。セレクタ１５によって１／６分周回路２９の出力が選択されると、
２４．５７６／６＝４．０９６ＭＨｚ
のクロック信号がセレクタ１５を介してセレクタ１３の入力端Ａへ印加される。
【００２９】
この時、フリップフロップ９８の出力は”０”であり、したがってアンドゲート９６の出力も”０”であり、セレクタ１３は上述したセレクタ１５から出力される４．０９６ＭＨｚのクロック信号をフェイズコンパレータ１７ａへ出力する。この結果、ＰＬＬループが上記４．０９６ＭＨｚのクロック信号にロックし、したがって、ＶＣＯ２１の発振周波数が、
４．０９６×２×２×８＝１３１．０７２ＭＨｚ
となる。（上記２，２，８は分周回路１８，３９，３６の分周比である。）
【００３０】
一方、位相同期検出回路９７は、ＰＬＬループがクロック信号ＸＩに同期した時点でパルス信号を出力する。これにより、フリップフロップ９８がセットされ、アンドゲート９６が開状態となる。しかし、この時点で入力検出回路１６の出力は”０”であり、したがって、アンドゲート９６の出力も”０”状態を続け、ＰＬＬループのロック状態に変化は起きない。
【００３１】
次に、入力端子１１へサンプリング周波数１９２ＫＨｚの楽音信号に基づくデータ列ＤＦ（周波数：192×64＝12.288ＭＨｚ）が印加されたとすると、レンジカウンタ３８は信号ＳＡを出力する。これにより、セレクタ１５は１／１．５分周回路２７の出力を選択し、また、セレクタ３７は１／２分周回路３４の出力を選択する。セレクタ１５が分周回路２７の出力を選択すると、同分周回路２７から出力される周波数１６．３８ＭＨｚのクロック信号がセレクタ１５から出力され、セレクタ１３の入力端Ａへ印加される。
【００３２】
一方、この時、入力変化検出回路９４は信号ＳＡの変化を検出し、パルス信号をフリップフロップ９８へ出力する。これによりフリップフロップ９４がリセットされ、したがって、アンドゲート９６が閉状態となり、セレクタ１３の選択端子ＳＢへ”０”が供給される。この結果、セレクタ１５の出力である１６．３８ＭＨｚのクロック信号がセレクタ１３を介してフェイズコンパレータ１７ａへ出力される。これにより、ＰＬＬループが 上記１６．３８ＭＨｚのクロック信号にロックし、したがって、ＶＣＯ２１の発振周波数が、
１６．３８４×２×２×２＝１３１．０７２ＭＨｚ
となる。
【００３３】
また、位相同期検出回路９７は、前述した場合と同様に、ＰＬＬループがクロック信号ＸＩに同期した時点でパルス信号を出力する。これにより、フリップフロップ９８がセットされ、アンドゲート９６が開状態となる。この時、入力検出回路１６の出力は”１”であり、したがって、アンドゲート９６の出力が”１”となり、セレクタ１３がデータ・クロック抽出回路１２の出力を選択し、出力する。ここで、データ・クロック抽出回路１２の出力は、データ列ＤＦから抽出された１２．２８８ＭＨｚのクロック信号であり、したがって、以後、ＰＬＬループはこのクロック信号にロックし、ＶＣＯ２１の発振周波数は、
１２．２８８×２×２×２＝９８．３０４ＭＨｚ
となる。すなわち、ＶＣＯ２１の発振周波数は、データ列ＤＦから抽出されたのクロック信号にロックする際に１３１．０７２ＭＨｚから９８．３０４ＭＨｚに変化する。
【００３４】
次に、入力端子１１へサンプリング周波数９６ＫＨｚの楽音信号に基づくデータ列ＤＦ（周波数：96×64＝6.144ＭＨｚ）が印加されると、レンジカウンタ３８は信号ＳＢを出力する。これにより、セレクタ１５は１／３分周回路２８の出力を選択し、また、セレクタ３７は１／４分周回路３５の出力を選択する。セレクタ１５が分周回路２８の出力を選択すると、同分周回路２８から出力される周波数８．１９ＭＨｚのクロック信号がセレクタ１５から出力され、セレクタ１３の入力端Ａへ印加される。
【００３５】
一方、この時、入力変化検出回路９４は信号ＳＢの変化を検出し、パルス信号をフリップフロップ９８へ出力する。これによりフリップフロップ９４がリセットされ、アンドゲート９６が閉状態となり、セレクタ１３の選択端子ＳＢへ”０”が供給される。この結果、セレクタ１５の出力である１６．３８ＭＨｚのクロック信号がセレクタ１３を介してフェイズコンパレータ１７ａへ出力され、ＰＬＬループが 上記１６．３８ＭＨｚのクロック信号にロックし、したがって、ＶＣＯ２１の発振周波数が、
８．１９２×２×２×４＝１３１．０７２ＭＨｚ
となる。
【００３６】
また、位相同期検出回路９７は、ＰＬＬループがクロック信号ＸＩに同期した時点でパルス信号を出力する。これにより、フリップフロップ９８がセットされ、アンドゲート９６が開状態となる。この時、入力検出回路１６の出力は”１”であり、したがって、アンドゲート９６の出力が”１”となり、セレクタ１３がデータ・クロック抽出回路１２の出力を選択し、出力する。ここで、データ・クロック抽出回路１２の出力は、データ列ＤＦから抽出された６．１４４ＭＨｚのクロック信号であり、したがって、以後、ＰＬＬループはこのクロック信号にロックし、ＶＣＯ２１の発振周波数は、
６．１４４×２×２×４＝９８．３０４ＭＨｚ
となる。すなわち、ＶＣＯ２１の発振周波数は、上述した場合と同様に、データ列ＤＦから抽出されたのクロック信号にロックする際に１３１．０７２ＭＨｚから９８．３０４ＭＨｚに変化する。
【００３７】
次に、入力端子１１へサンプリング周波数４８ＫＨｚの楽音信号に基づくデータ列ＤＦ（周波数：48×64＝3.072ＭＨｚ）が印加されると、レンジカウンタ３８は信号ＳＣを出力する。これにより、セレクタ１５は１／６分周回路２９の出力を選択し、また、セレクタ３７は１／８分周回路３６の出力を選択する。この結果、ＰＬＬループが ４．０９６ＭＨｚのクロック信号にロックし、したがって、ＶＣＯ２１の発振周波数が、
４．０９６×２×２×８＝１３１．０７２ＭＨｚ
となる。
【００３８】
次いで、位相同期検出回路９７が、ＰＬＬループがクロック信号ＸＩに同期した時点でパルス信号を出力すると、フリップフロップ９８がセットされる。この時、入力検出回路１６の出力は”１”であり、したがって、アンドゲート９６の出力が”１”となり、セレクタ１３がデータ・クロック抽出回路１２の出力を選択し、出力する。ここで、データ・クロック抽出回路１２の出力は、データ列ＤＦから抽出された３．０７２ＭＨｚのクロック信号であり、したがって、以後、ＰＬＬループはこのクロック信号にロックし、ＶＣＯ２１の発振周波数は、
３．０７２×２×２×８＝９８．３０４ＭＨｚ
となる。すなわち、ＶＣＯ２１の発振周波数は、上述した場合と同様に、データ列ＤＦから抽出されたのクロック信号にロックする際に１３１．０７２ＭＨｚから９８．３０４ＭＨｚに変化する。
【００３９】
次に、データ列ＤＦが０に戻った場合、前述した場合と同様にレンジカウンタ３８が信号ＳＣを出力し、したがって、まず、ＰＬＬループが分周回路２７から出力される４．０９６ＭＨｚのクロック信号にロックする。次いで、位相同期検出回路９７からパルス信号が出力され、フリップフロップ９８がセットされ、アンドゲート９６が開状態となるが、この時、入力検出回路１６の出力が”０”であり、したがって、アンドゲート９６の出力が”０”を続け、ＰＬＬループは分周回路２７の出力に同期した状態で次の入力を待つ。
【００４０】
図３はＬＰＦ２０ａの出力電圧ＶとＶＣＯ２１の発振周波数との関係を示す図であり、（イ）はサンプリング周波数が１９２ＫＨｚの場合、（ロ）は９６ＫＨｚの場合、（ハ）は４８ＫＨｚの場合である。この図からも明らかなように、上述したＰＬＬ回路によれば、ＶＣＯ２１の発振周波数幅が１３１．０７ＭＨｚ〜９８．３ＭＨｚの範囲において変化するだけで、サンプリング周波数１９２ＫＨｚ〜４８ＫＨｚの範囲にわたる入力データ列に対応することができる。
また、上記説明から明らかなように、このＰＬＬ回路はデータ列ＤＦの周波数が変化した場合、まず、ＶＣＯ２１の発振周波数が最も高い１３１．０７ＭＨｚとなり、次いで、より低い周波数である９８．３ＭＨｚへ移行し、ロックされる。すなわち、常に低い周波数へロックが移ることから、ロックがとれ難い問題を解決することができる。
【００４１】
【発明の効果】
以上説明したように、この発明によれば、入力信号との同期がとれているか否かを検出する検出手段と、前記検出手段の検出結果が同期がとれていないであった場合に前記ローパスフィルタの応答速度が早くなるフィルタ定数を設定し、前記検出手段の検出結果が同期がとれているであった場合に前記ローパスフィルタの応答速度が遅くなるフィルタ定数を設定するフィルタコントロール手段とを設けたので、ロックし易く、しかも、一旦ロックした後は外れ難いＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【図１】 この発明の一実施形態の構成を示すブロック図である。
【図２】 同実施形態におけるフェイズコンパレータ１７ａ、ＬＰＦ２０ａ、ＶＣＯ２１の詳細を示す回路図である。
【図３】 同実施形態の動作を説明するためのグラフである。
【図４】 ＣＤプレーヤの再生回路の概略を示すブロック図である。
【図５】 図４におけるＣＤプレーヤ１の出力を説明するためのタイミング図である。
【図６】 図４におけるＤＩＲ３から出力されるクロック信号およびデータのタイミング図である。
【図７】 従来のＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
１１…入力端子、１２…データ・クロック抽出回路、１７ａ…フェイズコンパレータ、２０ａ…ＬＰＦ、２１…ＶＣＯ、２６ａ，２６ｂ…端子、４３〜４５…ナンドゲート、４７〜４９…ノアゲート、５１〜５３…端子。５４〜６３…ＦＥＴ、６４〜６９…アナログスイッチ、７０〜７６…スイッチ、８０〜８５…抵抗、８６コンデンサ。
Claims (2)
- 入力信号が第１の入力端へ印加され、前記第１の入力端へ印加された信号と第２の入力端へ印加された信号の位相を比較し、比較結果に応じた位相比較信号を出力する位相比較器と、
前記位相比較器から出力される前記位相比較信号が入力されるローパスフィルタと、
前記ローパスフィルタの出力電圧に応じた周波数で発振する電圧制御発振器とを具備し、前記電圧制御発振器の出力に同期した信号が前記位相比較器の前記第２の入力端へ印加されるＰＬＬ回路において、
前記電圧制御発振器の出力に同期した信号と、前記入力信号との同期がとれているか否かを検出する検出手段と、
前記検出手段の検出結果が同期がとれていないであった場合に前記ローパスフィルタの応答速度が早くなるフィルタ定数を設定し、前記検出手段の検出結果が同期がとれているであった場合に前記ローパスフィルタの応答速度が遅くなるフィルタ定数を設定するための制御信号を前記位相比較器及び前記ローパスフィルタに出力するフィルタコントロール手段と、
を具備し、
前記ローパスフィルタは、シリアル接続された複数の抵抗と、該複数の抵抗の各接続点に接続された複数のスイッチと、コンデンサと、からなる積分回路であって、前記フィルタコントロール手段から出力される制御信号に基づいて前記複数のスイッチをオン／オフ制御することにより前記積分回路の時定数が設定されるとともに、前記コンデンサの充放電電流が、前記フィルタコントロール手段から出力される制御信号と前記位相比較信号とに基づいて設定されるとともに、
前記入力信号と所定のクロック信号の一方を選択して前記位相比較器へ出力する第１のセレクタと、
前記入力信号に存在するプリアンブル信号の間隔を前記所定のクロック信号に基づいて測定することにより前記入力信号の周波数を決定し、該決定した周波数に従って第２の制御信号を出力するレンジカウンタと、
前記所定のクロック信号と前記電圧制御発振器の出力に同期した信号との同期がとれているか否かを検出し、同期がとれた時点でフリップフロップをセットする信号を出力する位相同期検出手段と、
前記第２の制御信号または前記検出手段の検出結果のいずれかに変化があった時点で前記フリップフロップをリセットする信号を出力する入力変化検出手段と、
前記入力信号の有無を検出し、入力信号が有る場合に所定のアクティブ信号を出力する入力検出手段と、
をさらに具備し、
前記第１のセレクタは、前記入力検出手段からアクティブ信号が出力され且つ前記フリップフロップの出力がアクティブである場合に前記入力信号を選択し、それ以外の場合は前記所定のクロック信号を選択する
ことを特徴とするＰＬＬ回路。 - 所定のクロック信号が入力される複数の分周回路からなる第１の分周回路群と、
前記第１の分周回路群のうち一つの分周回路を選択してその出力信号を前記第１のセレクタへ出力する第２のセレクタと、
前記電圧制御発振器の出力信号が入力される複数の分周回路からなる第２の分周回路群と、
前記第２の分周回路群のうち一つの分周回路を選択して前記電圧制御発振器の出力に同期した信号を出力する第３のセレクタと、
をさらに具備し、
前記第２のセレクタは、前記レンジカウンタから出力される第２の制御信号に基づいて前記第１の分周回路群のうち一つの分周回路を選択し、
前記第３のセレクタは、前記レンジカウンタから出力される第２の制御信号に基づいて前記第２の分周回路群のうち一つの分周回路を選択する
ことを特徴とする請求項１に記載のＰＬＬ回路。
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