JPH07154432A - Ｆｓｋ変調器 - Google Patents
Ｆｓｋ変調器Info
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- JPH07154432A JPH07154432A JP32616793A JP32616793A JPH07154432A JP H07154432 A JPH07154432 A JP H07154432A JP 32616793 A JP32616793 A JP 32616793A JP 32616793 A JP32616793 A JP 32616793A JP H07154432 A JPH07154432 A JP H07154432A
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- JP
- Japan
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- voltage
- output
- circuit
- loop filter
- input data
- Prior art date
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 本発明はＰＬＬ回路を用いたＦＳＫ変調器に
関し、同じ値の入力データがある期間以上連続した時に
は、ループフィルタの出力が暴走しないように所定電圧
を出力する手段を設けることにより、出力ＦＳＫ変調波
が中心周波数に変化しないようにしたＦＳＫ変調器を提
供することを目的とする。 【構成】 入力データが一定時間Ｔ0以上連続して同一
値で入力されたときは、スイッチ制御回路５によりそれ
が検出されて、スイッチ回路６及び７をそれぞれ端子６
ｂ、７ｂ側に切り換え接続して加算器３にサンプルアン
ドホールド回路１２の出力電圧を時間Ｔ1入力する。そ
の後、スイッチ回路７が端子７ａ側に再度切り換えられ
てループＩＩにより生成されたループフィルタ１１の出
力電圧を加算器３に入力する。これによりＶＣＯ４の制
御電圧を一定にする。
関し、同じ値の入力データがある期間以上連続した時に
は、ループフィルタの出力が暴走しないように所定電圧
を出力する手段を設けることにより、出力ＦＳＫ変調波
が中心周波数に変化しないようにしたＦＳＫ変調器を提
供することを目的とする。 【構成】 入力データが一定時間Ｔ0以上連続して同一
値で入力されたときは、スイッチ制御回路５によりそれ
が検出されて、スイッチ回路６及び７をそれぞれ端子６
ｂ、７ｂ側に切り換え接続して加算器３にサンプルアン
ドホールド回路１２の出力電圧を時間Ｔ1入力する。そ
の後、スイッチ回路７が端子７ａ側に再度切り換えられ
てループＩＩにより生成されたループフィルタ１１の出
力電圧を加算器３に入力する。これによりＶＣＯ４の制
御電圧を一定にする。
Description
【０００１】
【産業上の利用分野】本発明はＦＳＫ変調器に係り、特
にＰＬＬ回路を用いたＦＳＫ変調器に関する。
にＰＬＬ回路を用いたＦＳＫ変調器に関する。
【０００２】ぺージングシステムの送信装置などでは、
ディジタルデータをＦＳＫ変調器により所定の周波数の
ＦＳＫ変調波に変換して出力する。かかるＦＳＫ変調器
では同じ値のディジタルデータが連続して入力される場
合でも、安定に所定周波数のＦＳＫ変調波を出力するこ
とが必要とされる。
ディジタルデータをＦＳＫ変調器により所定の周波数の
ＦＳＫ変調波に変換して出力する。かかるＦＳＫ変調器
では同じ値のディジタルデータが連続して入力される場
合でも、安定に所定周波数のＦＳＫ変調波を出力するこ
とが必要とされる。
【０００３】
【従来の技術】従来よりＦＳＫ変調器は種々提案されて
いるが（例えば特開昭６１−２３４１５２号公報、特開
昭６１−１７２４６４号公報他）、最も一般的なものの
ひとつとして図４に示すように位相同期ループ回路（Ｐ
ＬＬ回路）を用いたものが知られている。
いるが（例えば特開昭６１−２３４１５２号公報、特開
昭６１−１７２４６４号公報他）、最も一般的なものの
ひとつとして図４に示すように位相同期ループ回路（Ｐ
ＬＬ回路）を用いたものが知られている。
【０００４】同図において、ＦＳＫ変調器は入力端子１
よりのディジタルデータが入力される低域フィルタ（Ｌ
ＰＦ）２と、ＬＰＦ２の出力電圧と後述のループフィル
タ１１の出力電圧とを加算する加算器３と、加算器３の
出力電圧が制御電圧として印加される電圧制御発振器
（ＶＣＯ）４と、ＶＣＯ４の出力信号周波数を１／Ｎ倍
の周波数に分周する可変分周器８と、基準クロックを発
振出力する基準発振器１０と、基準クロックと可変分周
器８の出力信号とを位相比較する位相比較器９と、位相
比較器９の出力位相誤差信号から位相差に比例した電圧
を加算器３へ出力するループフィルタ１１とよりなる。
よりのディジタルデータが入力される低域フィルタ（Ｌ
ＰＦ）２と、ＬＰＦ２の出力電圧と後述のループフィル
タ１１の出力電圧とを加算する加算器３と、加算器３の
出力電圧が制御電圧として印加される電圧制御発振器
（ＶＣＯ）４と、ＶＣＯ４の出力信号周波数を１／Ｎ倍
の周波数に分周する可変分周器８と、基準クロックを発
振出力する基準発振器１０と、基準クロックと可変分周
器８の出力信号とを位相比較する位相比較器９と、位相
比較器９の出力位相誤差信号から位相差に比例した電圧
を加算器３へ出力するループフィルタ１１とよりなる。
【０００５】加算器３、ＶＣＯ４、可変分周器８、位相
比較器９、基準発振器１０及びループフィルタ１１はＰ
ＬＬ回路を構成している。また、ＬＰＦ２はＶＣＯ４よ
り出力端子１４へ出力されるＦＳＫ変調波の帯域制限を
行うために、ＶＣＯ４に入力される電圧の高調波成分を
減衰させるためのものである。
比較器９、基準発振器１０及びループフィルタ１１はＰ
ＬＬ回路を構成している。また、ＬＰＦ２はＶＣＯ４よ
り出力端子１４へ出力されるＦＳＫ変調波の帯域制限を
行うために、ＶＣＯ４に入力される電圧の高調波成分を
減衰させるためのものである。
【０００６】次に、この従来のＦＳＫ変調器の動作につ
いて説明する。入力端子１に入力された、図５（Ａ）に
示す如き入力データはＬＰＦ２によりその高調波成分が
減衰された後加算器３に供給され、ここでループフィル
タ１１よりの誤差電圧と加算合成される。従って、この
加算器３の出力電圧は図５（Ｂ）に示す如く入力データ
が”１”のときは高レベルで、入力データが”０”のと
きは低レベルとなる。
いて説明する。入力端子１に入力された、図５（Ａ）に
示す如き入力データはＬＰＦ２によりその高調波成分が
減衰された後加算器３に供給され、ここでループフィル
タ１１よりの誤差電圧と加算合成される。従って、この
加算器３の出力電圧は図５（Ｂ）に示す如く入力データ
が”１”のときは高レベルで、入力データが”０”のと
きは低レベルとなる。
【０００７】この加算器３の出力電圧は、ＶＣＯ４に制
御電圧として印加されてその出力発振周波数を可変制御
する。ＶＣＯ４の出力信号は可変分周器８により周波数
が１／Ｎ倍に分周されて位相比較器９に入力され基準発
振器１０よりの基準クロックと位相比較され、それらの
位相差に応じた位相誤差電圧に変換される。位相比較器
９の出力位相誤差電圧はループフィルタ１１により直流
分が取り出されて加算器３に供給される。
御電圧として印加されてその出力発振周波数を可変制御
する。ＶＣＯ４の出力信号は可変分周器８により周波数
が１／Ｎ倍に分周されて位相比較器９に入力され基準発
振器１０よりの基準クロックと位相比較され、それらの
位相差に応じた位相誤差電圧に変換される。位相比較器
９の出力位相誤差電圧はループフィルタ１１により直流
分が取り出されて加算器３に供給される。
【０００８】これにより、ＶＣＯ４の出力信号は可変分
周器８により設定された分周比Ｎに応じた周波数で、か
つ、入力データが”１”のときは第１の周波数で、入力
データが”０”のときは第２の周波数である信号、すな
わち入力データで周波数偏移変調（ＦＳＫ：Ｆｒｅｑｕ
ｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）されたＦＳＫ変
調波が出力される。このＦＳＫ変調波は可変分周器８に
入力される一方、出力端子１４を介して外部へ出力され
る。このＦＳＫ変調波を受信して復調すると、その復調
出力は図５（Ｃ）に示す如くになる。
周器８により設定された分周比Ｎに応じた周波数で、か
つ、入力データが”１”のときは第１の周波数で、入力
データが”０”のときは第２の周波数である信号、すな
わち入力データで周波数偏移変調（ＦＳＫ：Ｆｒｅｑｕ
ｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）されたＦＳＫ変
調波が出力される。このＦＳＫ変調波は可変分周器８に
入力される一方、出力端子１４を介して外部へ出力され
る。このＦＳＫ変調波を受信して復調すると、その復調
出力は図５（Ｃ）に示す如くになる。
【０００９】
【発明が解決しようとする課題】しかるに、上記の従来
のＦＳＫ変調器は、入力データに対応した電圧をＶＣＯ
４に制御電圧として印加することにより、ＶＣＯ４から
ＦＳＫ変調波を出力するＤＣ結合ＦＭ変調方式であり、
任意の周波数を発振するためにＰＬＬ回路構成とされて
いる。このため、入力データに同一の値が連続すると、
ＰＬＬ回路の応答によりループフィルタ１１の出力電圧
が変化し、その結果、加算器３よりＶＣＯ４へ印加され
る制御電圧が図５（Ｂ）に示すように、中心電圧方向へ
変化し、ＶＣＯ４の出力発振周波数がそれに対応して中
心周波数方向へ変化してしまう。
のＦＳＫ変調器は、入力データに対応した電圧をＶＣＯ
４に制御電圧として印加することにより、ＶＣＯ４から
ＦＳＫ変調波を出力するＤＣ結合ＦＭ変調方式であり、
任意の周波数を発振するためにＰＬＬ回路構成とされて
いる。このため、入力データに同一の値が連続すると、
ＰＬＬ回路の応答によりループフィルタ１１の出力電圧
が変化し、その結果、加算器３よりＶＣＯ４へ印加され
る制御電圧が図５（Ｂ）に示すように、中心電圧方向へ
変化し、ＶＣＯ４の出力発振周波数がそれに対応して中
心周波数方向へ変化してしまう。
【００１０】このように、従来のＤＣ結合ＦＭ変調方式
のＦＳＫ変調器では、入力データが同一の値（図５
（Ａ）の例では”０”）がある期間以上連続すると、Ｆ
ＳＫ変調波が入力データに対応した第１の周波数又は第
２の周波数のいずれでもなく中心周波数付近になり、そ
の結果受信側では入力データの値を誤検出してしまうこ
とがある。
のＦＳＫ変調器では、入力データが同一の値（図５
（Ａ）の例では”０”）がある期間以上連続すると、Ｆ
ＳＫ変調波が入力データに対応した第１の周波数又は第
２の周波数のいずれでもなく中心周波数付近になり、そ
の結果受信側では入力データの値を誤検出してしまうこ
とがある。
【００１１】本発明は上記の点に鑑みなされたもので、
同じ値の入力データがある期間以上連続した時には、ル
ープフィルタの出力が暴走しないように所定電圧を出力
する手段を設けることにより、出力ＦＳＫ変調波が中心
周波数に変化しないようにしたＦＳＫ変調器を提供する
ことを目的とする。
同じ値の入力データがある期間以上連続した時には、ル
ープフィルタの出力が暴走しないように所定電圧を出力
する手段を設けることにより、出力ＦＳＫ変調波が中心
周波数に変化しないようにしたＦＳＫ変調器を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明は上記の目的を達
成するため、ＰＬＬ回路の外部より入力データを入力
し、入力データに対応した電圧をＰＬＬ回路内のループ
フィルタの出力電圧と加算器により加算して第１の電圧
制御発振器に制御電圧として印加し、第１の電圧制御発
振器よりＦＳＫ変調波を出力するＦＳＫ変調器におい
て、入力データの同じ値が所定時間以上連続したことを
検出する検出手段と、ループフィルタの出力電圧が制御
電圧として印加される第２の電圧制御発振器と、ループ
フィルタの出力電圧をサンプル及びホールドするサンプ
ルアンドホールド回路と、検出手段により同じ値の入力
データの所定時間以上の連続入力が検出された時、ルー
プフィルタの出力電圧に代えてサンプルアンドホールド
回路の出力電圧を一定時間だけ加算器に入力し、かつ、
第１の電圧制御発振器の出力信号に代えて第２の電圧制
御発振器の出力信号をＰＬＬ回路内の位相比較器に入力
するスイッチ手段とを有する構成としたものである。
成するため、ＰＬＬ回路の外部より入力データを入力
し、入力データに対応した電圧をＰＬＬ回路内のループ
フィルタの出力電圧と加算器により加算して第１の電圧
制御発振器に制御電圧として印加し、第１の電圧制御発
振器よりＦＳＫ変調波を出力するＦＳＫ変調器におい
て、入力データの同じ値が所定時間以上連続したことを
検出する検出手段と、ループフィルタの出力電圧が制御
電圧として印加される第２の電圧制御発振器と、ループ
フィルタの出力電圧をサンプル及びホールドするサンプ
ルアンドホールド回路と、検出手段により同じ値の入力
データの所定時間以上の連続入力が検出された時、ルー
プフィルタの出力電圧に代えてサンプルアンドホールド
回路の出力電圧を一定時間だけ加算器に入力し、かつ、
第１の電圧制御発振器の出力信号に代えて第２の電圧制
御発振器の出力信号をＰＬＬ回路内の位相比較器に入力
するスイッチ手段とを有する構成としたものである。
【００１３】
【作用】本発明では、通常は加算器、第１の電圧制御発
振器、位相比較器、ループフィルタを含む第１のＰＬＬ
回路の第１の電圧制御発振器よりＦＳＫ変調波を出力し
ているが、入力データが所定時間以上同じ値で入力され
ると、検出手段によりその入力が検出され、スイッチ手
段によりそれまで第１の電圧制御発振器に制御電圧とし
て加算器より入力されていた入力データとループフィル
タとの加算電圧に代えて、入力データとサンプルアンド
ホールド回路の出力電圧との加算電圧を切り換え入力
し、またこれと同時にスイッチ手段により第１の電圧制
御発振器の出力信号に代えて第２の電圧制御発振器の出
力信号を位相比較器に切り換え入力する。
振器、位相比較器、ループフィルタを含む第１のＰＬＬ
回路の第１の電圧制御発振器よりＦＳＫ変調波を出力し
ているが、入力データが所定時間以上同じ値で入力され
ると、検出手段によりその入力が検出され、スイッチ手
段によりそれまで第１の電圧制御発振器に制御電圧とし
て加算器より入力されていた入力データとループフィル
タとの加算電圧に代えて、入力データとサンプルアンド
ホールド回路の出力電圧との加算電圧を切り換え入力
し、またこれと同時にスイッチ手段により第１の電圧制
御発振器の出力信号に代えて第２の電圧制御発振器の出
力信号を位相比較器に切り換え入力する。
【００１４】そして、更に一定時間経過する前に第２の
電圧制御発振器、位相比較器、ループフィルタを含む第
２のＰＬＬ回路がロックし、上記一定時間経過後スイッ
チ手段がサンプルアンドホールド回路の出力電圧に代え
てループフィルタの出力電圧を再度選択して加算器へ出
力する。ただし、この間も第１の電圧制御発振器よりＦ
ＳＫ変調波が出力される。
電圧制御発振器、位相比較器、ループフィルタを含む第
２のＰＬＬ回路がロックし、上記一定時間経過後スイッ
チ手段がサンプルアンドホールド回路の出力電圧に代え
てループフィルタの出力電圧を再度選択して加算器へ出
力する。ただし、この間も第１の電圧制御発振器よりＦ
ＳＫ変調波が出力される。
【００１５】これにより、本発明では第１の電圧制御発
振器に印加される制御電圧は、検出手段による同じ値の
データ入力検出後一定時間経過前は入力データに応じた
電圧とサンプルアンドホールド回路の出力電圧との合成
電圧であり、また一定時間経過後は入力データに応じた
電圧と第２のＰＬＬ回路を構成するループフィルタの出
力電圧との合成電圧であり、いずれも加算器において入
力データに応じた電圧に加算される信号は入力データの
値が適宜変化する時のループフィルタの出力電圧に相当
する電圧とすることができるから、第１のＰＬＬ回路の
応答による影響を除去することができる。
振器に印加される制御電圧は、検出手段による同じ値の
データ入力検出後一定時間経過前は入力データに応じた
電圧とサンプルアンドホールド回路の出力電圧との合成
電圧であり、また一定時間経過後は入力データに応じた
電圧と第２のＰＬＬ回路を構成するループフィルタの出
力電圧との合成電圧であり、いずれも加算器において入
力データに応じた電圧に加算される信号は入力データの
値が適宜変化する時のループフィルタの出力電圧に相当
する電圧とすることができるから、第１のＰＬＬ回路の
応答による影響を除去することができる。
【００１６】
【実施例】次に、本発明の実施例について説明する。図
１は本発明の一実施例のブロック図を示す。同図中、図
４と同一構成部分には同一符号を付し、その説明を省略
する。本実施例のＦＳＫ変調器はＬＰＦ２、加算器３、
第１のＶＣＯ４、スイッチ制御回路５、第１のスイッチ
回路６、第２のスイッチ回路７、可変分周器８、位相比
較器９、基準発振器１０、ループフィルタ１１、サンプ
ルアンドホールド（Ｓ／Ｈ）回路１２及び第２のＶＣＯ
１３とよりなる。
１は本発明の一実施例のブロック図を示す。同図中、図
４と同一構成部分には同一符号を付し、その説明を省略
する。本実施例のＦＳＫ変調器はＬＰＦ２、加算器３、
第１のＶＣＯ４、スイッチ制御回路５、第１のスイッチ
回路６、第２のスイッチ回路７、可変分周器８、位相比
較器９、基準発振器１０、ループフィルタ１１、サンプ
ルアンドホールド（Ｓ／Ｈ）回路１２及び第２のＶＣＯ
１３とよりなる。
【００１７】スイッチ制御回路５は前記検出手段を構成
しており、入力端子１よりの入力データを入力信号とし
て受け、同じ値の入力データが所定期間以上連続して入
力された時にそれを検出してスイッチ回路６及び７を所
定のシーケンスに従ってスイッチング制御する。スイッ
チ回路６は、ＶＣＯ４の出力信号とＶＣＯ１３の出力信
号の一方を選択して可変分周器８へ出力する。スイッチ
回路７はループフィルタ１１の出力電圧とサンプルアン
ドホールド回路１２の出力電圧の一方を選択して加算器
３へ出力する。
しており、入力端子１よりの入力データを入力信号とし
て受け、同じ値の入力データが所定期間以上連続して入
力された時にそれを検出してスイッチ回路６及び７を所
定のシーケンスに従ってスイッチング制御する。スイッ
チ回路６は、ＶＣＯ４の出力信号とＶＣＯ１３の出力信
号の一方を選択して可変分周器８へ出力する。スイッチ
回路７はループフィルタ１１の出力電圧とサンプルアン
ドホールド回路１２の出力電圧の一方を選択して加算器
３へ出力する。
【００１８】サンプルアンドホールド回路１２はループ
フィルタ１１の出力電圧をサンプル及びホールドする。
また、ＶＣＯ１３はループフィルタ１１の出力電圧が制
御電圧として印加されることにより、その出力発振周波
数が可変制御される構成であり、ＶＣＯ４と同じ構成と
されている。
フィルタ１１の出力電圧をサンプル及びホールドする。
また、ＶＣＯ１３はループフィルタ１１の出力電圧が制
御電圧として印加されることにより、その出力発振周波
数が可変制御される構成であり、ＶＣＯ４と同じ構成と
されている。
【００１９】スイッチ制御回路５は例えば図２に示す如
き構成とされている。同図に示すように、スイッチ制御
回路５は入力データが供給される変化検出回路５１と、
この変化検出回路５１の出力信号によりトリガされるリ
トリガラブル型（再トリガ型）単安定マルチバイブレー
タ５２と、リトリガラブル型単安定マルチバイブレータ
５２の出力信号によりトリガされる単安定マルチバイブ
レータ５３とよりなる。
き構成とされている。同図に示すように、スイッチ制御
回路５は入力データが供給される変化検出回路５１と、
この変化検出回路５１の出力信号によりトリガされるリ
トリガラブル型（再トリガ型）単安定マルチバイブレー
タ５２と、リトリガラブル型単安定マルチバイブレータ
５２の出力信号によりトリガされる単安定マルチバイブ
レータ５３とよりなる。
【００２０】変化検出回路５１は入力データの立ち上が
り又は立ち下がりを検出し、検出時に検出パルスを出力
する公知の回路である。リトリガラブル型単安定マルチ
バイブレータ５２は、変化検出回路５１の出力検出パル
スによりトリガされて第１の論理値の信号を出力し、こ
の検出パルスが予め定めた一定時間Ｔ0 （これは入力デ
ータのビット周期の複数倍以上の値）内の時間間隔で入
力される時には、第１の論理値の信号を出力し続け、検
出パルスが一定時間Ｔ0 内に入力されない時には、第２
の論理値の信号を出力する。
り又は立ち下がりを検出し、検出時に検出パルスを出力
する公知の回路である。リトリガラブル型単安定マルチ
バイブレータ５２は、変化検出回路５１の出力検出パル
スによりトリガされて第１の論理値の信号を出力し、こ
の検出パルスが予め定めた一定時間Ｔ0 （これは入力デ
ータのビット周期の複数倍以上の値）内の時間間隔で入
力される時には、第１の論理値の信号を出力し続け、検
出パルスが一定時間Ｔ0 内に入力されない時には、第２
の論理値の信号を出力する。
【００２１】従って、入力データの値が上記の一定時間
Ｔ0 の間変化しない時には、リトリガラブル型単安定マ
ルチバイブレータ５２より第２の論理値の信号が出力さ
れることとなる。このリトリガラブル型単安定マルチバ
イブレータ５２の出力信号はスイッチ回路６にスイッチ
ング信号として印加されると共に、単安定マルチバイブ
レータ５３に印加される。
Ｔ0 の間変化しない時には、リトリガラブル型単安定マ
ルチバイブレータ５２より第２の論理値の信号が出力さ
れることとなる。このリトリガラブル型単安定マルチバ
イブレータ５２の出力信号はスイッチ回路６にスイッチ
ング信号として印加されると共に、単安定マルチバイブ
レータ５３に印加される。
【００２２】また、単安定マルチバイブレータ５３は入
力信号が第１の論理値から第２の論理値に変化した時に
トリガされ、そのトリガ時点より予め定めた時定数によ
り決まる一定時間Ｔ1 （これはサンプルアンドホールド
回路１２のホールド時間内の値で、Ｔ1 ＜Ｔ0 である）
の間のみ所定論理値の信号を出力する。この単安定マル
チバイブレータ５３の出力信号はスイッチ回路７にスイ
ッチング信号として印加される。
力信号が第１の論理値から第２の論理値に変化した時に
トリガされ、そのトリガ時点より予め定めた時定数によ
り決まる一定時間Ｔ1 （これはサンプルアンドホールド
回路１２のホールド時間内の値で、Ｔ1 ＜Ｔ0 である）
の間のみ所定論理値の信号を出力する。この単安定マル
チバイブレータ５３の出力信号はスイッチ回路７にスイ
ッチング信号として印加される。
【００２３】再び図１に戻って説明するに、サンプルア
ンドホールド回路１２のホールド時間は、後述するスイ
ッチ回路６、可変分周器８、位相比較器９、基準発振器
１０、ループフィルタ１１及びＶＣＯ１３より構成され
る第２のＰＬＬ回路ＩＩがロックするまでの時間よりや
や長く設定されている。
ンドホールド回路１２のホールド時間は、後述するスイ
ッチ回路６、可変分周器８、位相比較器９、基準発振器
１０、ループフィルタ１１及びＶＣＯ１３より構成され
る第２のＰＬＬ回路ＩＩがロックするまでの時間よりや
や長く設定されている。
【００２４】次に、本実施例の動作について説明する。
入力端子１に入力されたＮＲＺ符号である入力データ
は、ＬＰＦ２によりＦＳＫ変調波の帯域制限のために高
調波成分が減衰されて加算器３に供給される一方、スイ
ッチ制御回路５に供給される。スイッチ制御回路５は初
期状態ではスイッチ回路６を端子ａ側に接続し、かつ、
スイッチ回路７を端子７ａ側に接続している。また、ス
イッチ制御回路５は入力データが”０”と”１”の値の
一方が前記一定時間Ｔ0 内連続しないときには上記の接
続状態を保持する。従って、このときは加算器３、ＶＣ
Ｏ４、スイッチ回路６、可変分周器８、位相比較器９、
基準発振器１０、ループフィルタ１１及びスイッチ回路
７よりなる従来と同様構成の第１のＰＬＬ回路（ループ
Ｉ）が形成される。
入力端子１に入力されたＮＲＺ符号である入力データ
は、ＬＰＦ２によりＦＳＫ変調波の帯域制限のために高
調波成分が減衰されて加算器３に供給される一方、スイ
ッチ制御回路５に供給される。スイッチ制御回路５は初
期状態ではスイッチ回路６を端子ａ側に接続し、かつ、
スイッチ回路７を端子７ａ側に接続している。また、ス
イッチ制御回路５は入力データが”０”と”１”の値の
一方が前記一定時間Ｔ0 内連続しないときには上記の接
続状態を保持する。従って、このときは加算器３、ＶＣ
Ｏ４、スイッチ回路６、可変分周器８、位相比較器９、
基準発振器１０、ループフィルタ１１及びスイッチ回路
７よりなる従来と同様構成の第１のＰＬＬ回路（ループ
Ｉ）が形成される。
【００２５】これにより、同じ値の入力データが一定時
間Ｔ0 以上連続しない、通常の入力状態時には、本実施
例では加算器３により加算された入力データに応じた電
圧（ＬＰＦ２の出力電圧）とループフィルタ１１の出力
電圧とは、ＶＣＯ４に制御電圧として印加されてその出
力発振周波数を可変制御する。ＶＣＯ４の出力信号は可
変分周器８により周波数が１／Ｎ倍に分周されて位相比
較器９に入力され基準発振器１０よりの基準クロックと
位相比較され、それらの位相差に応じた位相誤差電圧に
変換される。位相比較器９の出力位相誤差電圧はループ
フィルタ１１により直流分が取り出されてスイッチ回路
７を通して加算器３に供給される。
間Ｔ0 以上連続しない、通常の入力状態時には、本実施
例では加算器３により加算された入力データに応じた電
圧（ＬＰＦ２の出力電圧）とループフィルタ１１の出力
電圧とは、ＶＣＯ４に制御電圧として印加されてその出
力発振周波数を可変制御する。ＶＣＯ４の出力信号は可
変分周器８により周波数が１／Ｎ倍に分周されて位相比
較器９に入力され基準発振器１０よりの基準クロックと
位相比較され、それらの位相差に応じた位相誤差電圧に
変換される。位相比較器９の出力位相誤差電圧はループ
フィルタ１１により直流分が取り出されてスイッチ回路
７を通して加算器３に供給される。
【００２６】この第１のＰＬＬ回路Ｉにより、ＶＣＯ４
からは可変分周器８により設定された分周比Ｎに応じた
周波数で、かつ、入力データが”１”のときは第１の周
波数で、入力データが”０”のときは第２の周波数であ
るＦＳＫ変調波が出力される。なお、ループフィルタ１
１の出力電圧はＶＣＯ１３にも制御電圧として印加さ
れ、その出力発振周波数を位相誤差に応じて制御してい
る。
からは可変分周器８により設定された分周比Ｎに応じた
周波数で、かつ、入力データが”１”のときは第１の周
波数で、入力データが”０”のときは第２の周波数であ
るＦＳＫ変調波が出力される。なお、ループフィルタ１
１の出力電圧はＶＣＯ１３にも制御電圧として印加さ
れ、その出力発振周波数を位相誤差に応じて制御してい
る。
【００２７】ここで、入力端子１より入力される入力デ
ータが図３（Ａ）に示す如く、時間Ｔ0 以上連続して”
０”となった時には、図２に示した構成のスイッチ制御
回路５内のリトリガラブル型単安定マルチバイブレータ
５２が時間Ｔ0 経過した時刻ｔ1 で、スイッチ回路６へ
図３（Ｂ）に示すように第２の論理値（ここではＨレベ
ル）の信号を出力してスイッチ回路６を端子６ｂ側に切
り換え接続すると共に、図２に示した単安定マルチバイ
ブレータ５３がリトリガラブル型単安定マルチバイブレ
ータ５２より供給される、ＬレベルからＨレベルに変化
するパルスによりトリガされてスイッチ回路７へ図３
（Ｃ）に示すように所定論理値（ここではＨレベル）の
信号を一定時間Ｔ1 出力して、スイッチ回路７を端子７
ｂ側に切り換え接続する。
ータが図３（Ａ）に示す如く、時間Ｔ0 以上連続して”
０”となった時には、図２に示した構成のスイッチ制御
回路５内のリトリガラブル型単安定マルチバイブレータ
５２が時間Ｔ0 経過した時刻ｔ1 で、スイッチ回路６へ
図３（Ｂ）に示すように第２の論理値（ここではＨレベ
ル）の信号を出力してスイッチ回路６を端子６ｂ側に切
り換え接続すると共に、図２に示した単安定マルチバイ
ブレータ５３がリトリガラブル型単安定マルチバイブレ
ータ５２より供給される、ＬレベルからＨレベルに変化
するパルスによりトリガされてスイッチ回路７へ図３
（Ｃ）に示すように所定論理値（ここではＨレベル）の
信号を一定時間Ｔ1 出力して、スイッチ回路７を端子７
ｂ側に切り換え接続する。
【００２８】これにより、加算器３にサンプルアンドホ
ールド回路１２の出力電圧がスイッチ回路７を通して入
力されると共に、スイッチ回路６により可変分周器８へ
の入力信号がＶＣＯ４の出力信号からＶＣＯ１３の出力
信号に切り換わり、可変分周器８、位相比較器９、基準
発振器１０、ループフィルタ１１、ＶＣＯ１３及びスイ
ッチ回路６よりなる第２のＰＬＬ回路（ループＩＩ）が
形成される。
ールド回路１２の出力電圧がスイッチ回路７を通して入
力されると共に、スイッチ回路６により可変分周器８へ
の入力信号がＶＣＯ４の出力信号からＶＣＯ１３の出力
信号に切り換わり、可変分周器８、位相比較器９、基準
発振器１０、ループフィルタ１１、ＶＣＯ１３及びスイ
ッチ回路６よりなる第２のＰＬＬ回路（ループＩＩ）が
形成される。
【００２９】サンプルアンドホールド回路１２は、初期
値として第２のＰＬＬ回路ロック時のループフィルタ１
１の出力電圧を保持しており、この保持電圧がスイッチ
回路７を通して加算器３に供給され、ここでＬＰＦ２の
出力電圧と加算される。この加算器３より取り出された
加算電圧は図３（Ｄ）に示す如くになり、ＶＣＯ４に制
御電圧として印加され、これより入力データが”０”の
時の周波数を発振出力させる。このＶＣＯ４の出力発振
周波数はＦＳＫ変調波として出力端子１４へ出力され
る。
値として第２のＰＬＬ回路ロック時のループフィルタ１
１の出力電圧を保持しており、この保持電圧がスイッチ
回路７を通して加算器３に供給され、ここでＬＰＦ２の
出力電圧と加算される。この加算器３より取り出された
加算電圧は図３（Ｄ）に示す如くになり、ＶＣＯ４に制
御電圧として印加され、これより入力データが”０”の
時の周波数を発振出力させる。このＶＣＯ４の出力発振
周波数はＦＳＫ変調波として出力端子１４へ出力され
る。
【００３０】同じデータの入力が更に続き、時刻ｔ1 よ
り一定時間Ｔ1 経過した時刻ｔ2 になると、第２のＰＬ
Ｌ回路ＩＩはロックしており、またスイッチ制御回路５
よりスイッチ回路７へ出力されるスイッチング信号が図
３（Ｃ）に示すように元のＬレベルに自動復帰し、これ
によりスイッチ回路７が端子７ａ側に再び切り換え接続
される。その結果、加算器３にはループフィルタ１１か
らの出力電圧がサンプルアンドホールド回路１２の出力
電圧に代えて再び入力される。これは、サンプルアンド
ホールド回路１２の特性をカバーし、周囲温度等の環境
変動に対応したループフィルタ１１の出力位相誤差電圧
を用いるためである。
り一定時間Ｔ1 経過した時刻ｔ2 になると、第２のＰＬ
Ｌ回路ＩＩはロックしており、またスイッチ制御回路５
よりスイッチ回路７へ出力されるスイッチング信号が図
３（Ｃ）に示すように元のＬレベルに自動復帰し、これ
によりスイッチ回路７が端子７ａ側に再び切り換え接続
される。その結果、加算器３にはループフィルタ１１か
らの出力電圧がサンプルアンドホールド回路１２の出力
電圧に代えて再び入力される。これは、サンプルアンド
ホールド回路１２の特性をカバーし、周囲温度等の環境
変動に対応したループフィルタ１１の出力位相誤差電圧
を用いるためである。
【００３１】時刻ｔ2 以降はＶＣＯ４には、第２のＰＬ
Ｌ回路ＩＩ内のループフィルタ１１よりの位相誤差電圧
とＬＰＦ２よりの入力データに対応した電圧との加算電
圧が制御電圧として印加される。これにより、ＶＣＯ４
からは入力データが”０”の時の周波数が発振出力さ
れ、ＦＳＫ変調波として出力端子１４へ出力される。ま
た、これと同時にサンプルアンドホールド回路１２はル
ープフィルタ１１の出力電圧のサンプル動作を行い、ホ
ールド電圧の更新を行う。
Ｌ回路ＩＩ内のループフィルタ１１よりの位相誤差電圧
とＬＰＦ２よりの入力データに対応した電圧との加算電
圧が制御電圧として印加される。これにより、ＶＣＯ４
からは入力データが”０”の時の周波数が発振出力さ
れ、ＦＳＫ変調波として出力端子１４へ出力される。ま
た、これと同時にサンプルアンドホールド回路１２はル
ープフィルタ１１の出力電圧のサンプル動作を行い、ホ
ールド電圧の更新を行う。
【００３２】この時刻ｔ2 以降のときの位相誤差電圧は
第２のＰＬＬ回路ＩＩのループフィルタ１１により生成
された電圧であるため、ＶＣＯ４の入力制御電圧は図３
（Ｄ）に示す如く殆ど変化せず、第１のＰＬＬ回路Ｉに
同じデータが入力され続けたときの位相誤差電圧の変化
の影響を排除することができる。
第２のＰＬＬ回路ＩＩのループフィルタ１１により生成
された電圧であるため、ＶＣＯ４の入力制御電圧は図３
（Ｄ）に示す如く殆ど変化せず、第１のＰＬＬ回路Ｉに
同じデータが入力され続けたときの位相誤差電圧の変化
の影響を排除することができる。
【００３３】その後、例えば図３（Ａ）に示すように、
時刻ｔ3 でそれまでと異なる値”１”の入力データが入
力されると、スイッチ制御回路５はこれを検出して図３
（Ｂ）に示すようにスイッチ回路６へ第１の論理値（Ｌ
レベル）の信号を出力してスイッチ回路６を端子６ａ側
に再び切り換え接続する。なお、この時図２に示した単
安定マルチバイブレータ５３はリトリガラブル型単安定
マルチバイブレータ５２より立ち上がりパルスが入力さ
れないからトリガされず、その出力信号は図３（Ｃ）に
示すように、Ｌレベルで変化しない。
時刻ｔ3 でそれまでと異なる値”１”の入力データが入
力されると、スイッチ制御回路５はこれを検出して図３
（Ｂ）に示すようにスイッチ回路６へ第１の論理値（Ｌ
レベル）の信号を出力してスイッチ回路６を端子６ａ側
に再び切り換え接続する。なお、この時図２に示した単
安定マルチバイブレータ５３はリトリガラブル型単安定
マルチバイブレータ５２より立ち上がりパルスが入力さ
れないからトリガされず、その出力信号は図３（Ｃ）に
示すように、Ｌレベルで変化しない。
【００３４】これにより、ＦＳＫ変調器は時刻ｔ3以降
は再び第１のＰＬＬ回路Ｉを構成してＶＣＯ４から出力
端子１４へ入力データに応じた周波数のＦＳＫ変調波が
出力されることとなる。本実施例によれば、一定時間Ｔ
0以上連続して同一値の入力データが入力されたときに
は、図３（Ｄ）に示す如くＶＣＯ４の制御電圧は殆ど変
化せず、よって出力ＦＳＫ変調波が中心周波数にずれて
しまうことがない。従って、本実施例の出力ＦＳＫ変調
波を受信する受信装置によりこのＦＳＫ変調波を復調し
た場合は、図３（Ｅ）に示す如く入力データに正確に対
応した復調波形が得られる。
は再び第１のＰＬＬ回路Ｉを構成してＶＣＯ４から出力
端子１４へ入力データに応じた周波数のＦＳＫ変調波が
出力されることとなる。本実施例によれば、一定時間Ｔ
0以上連続して同一値の入力データが入力されたときに
は、図３（Ｄ）に示す如くＶＣＯ４の制御電圧は殆ど変
化せず、よって出力ＦＳＫ変調波が中心周波数にずれて
しまうことがない。従って、本実施例の出力ＦＳＫ変調
波を受信する受信装置によりこのＦＳＫ変調波を復調し
た場合は、図３（Ｅ）に示す如く入力データに正確に対
応した復調波形が得られる。
【００３５】なお、本発明は以上の実施例に限定される
ものではなく、例えばスイッチ制御回路５は図２の構成
に限定されるものではなく、また、ＰＬＬ回路内の可変
分周器８を固定分周器としてもよく、更には分周器自体
を有しない構成とすることもできる。
ものではなく、例えばスイッチ制御回路５は図２の構成
に限定されるものではなく、また、ＰＬＬ回路内の可変
分周器８を固定分周器としてもよく、更には分周器自体
を有しない構成とすることもできる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
同一の値の入力データが一定時間以上連続して入力され
た場合は、加算器において入力データに応じた電圧に加
算される信号は入力データの値が適宜変化する時のルー
プフィルタの出力電圧に相当する電圧とすることによ
り、第１のＰＬＬ回路の応答による影響を除去すること
ができるため、出力ＦＳＫ変調波が中心周波数へずれて
いくことを防止することができ、よって従来に比しＦＳ
Ｋ変調器の信頼性をより一層向上することができる。
同一の値の入力データが一定時間以上連続して入力され
た場合は、加算器において入力データに応じた電圧に加
算される信号は入力データの値が適宜変化する時のルー
プフィルタの出力電圧に相当する電圧とすることによ
り、第１のＰＬＬ回路の応答による影響を除去すること
ができるため、出力ＦＳＫ変調波が中心周波数へずれて
いくことを防止することができ、よって従来に比しＦＳ
Ｋ変調器の信頼性をより一層向上することができる。
【図１】本発明の一実施例のブロック図である。
【図２】図１のスイッチ制御回路のブロック図である。
【図３】図１の動作説明用タイムチャートである。
【図４】従来の一例のブロック図である。
【図５】図４の動作説明用タイムチャートである。
１ データ入力端子 ２ 低域フィルタ（ＬＰＦ） ３ 加算器 ４ 第１の電圧制御発振器（ＶＣＯ） ５ スイッチ制御回路 ６ 第１のスイッチ回路 ７ 第２のスイッチ回路 ８ 可変分周器 ９ 位相比較器 １０ 基準発振器 １１ ループフィルタ １２ サンプルアンドホールド（Ｓ／Ｈ）回路 １３ 第２の電圧制御発振器（ＶＣＯ） １４ ＦＳＫ変調波出力端子
Claims (2)
- 【請求項１】 ＰＬＬ回路の外部より入力データを入力
し、該入力データに対応した電圧を該ＰＬＬ回路内のル
ープフィルタの出力電圧と加算器により加算して第１の
電圧制御発振器に制御電圧として印加し、該第１の電圧
制御発振器よりＦＳＫ変調波を出力するＦＳＫ変調器に
おいて、 前記入力データの同じ値が所定時間以上連続したことを
検出する検出手段と、 前記ループフィルタの出力電圧が制御電圧として印加さ
れる第２の電圧制御発振器と、 該ループフィルタの出力電圧をサンプル及びホールドす
るサンプルアンドホールド回路と、 前記検出手段により前記同じ値の入力データの所定時間
以上の連続入力が検出された時、前記ループフィルタの
出力電圧に代えて該サンプルアンドホールド回路の出力
電圧を一定時間だけ前記加算器に入力し、かつ、前記第
１の電圧制御発振器の出力信号に代えて該第２の電圧制
御発振器の出力信号を前記ＰＬＬ回路内の位相比較器に
入力するスイッチ手段とを有することを特徴とするＦＳ
Ｋ変調器。 - 【請求項２】 前記ＰＬＬ回路は、前記第１の電圧制御
発振器の出力信号を分周する可変分周器と、該可変分周
器の出力信号と基準クロックとを位相比較して、その位
相差に応じた位相誤差信号を前記ループフィルタに入力
する位相比較器とを有し、 前記スイッチ手段は、前記検出手段の検出時に該第１の
電圧制御発振器の出力信号に代えて前記第２の電圧制御
発振器の出力信号を該可変分周器に入力する第１のスイ
ッチ回路と、該検出手段の検出時より前記一定時間のみ
前記サンプルアンドホールド回路の出力電圧を選択して
前記加算器へ出力し、該一定時間経過後該ループフィル
タの出力電圧を選択して該加算器へ出力する第２のスイ
ッチ回路とよりなることを特徴とする請求項１記載のＦ
ＳＫ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32616793A JPH07154432A (ja) | 1993-11-30 | 1993-11-30 | Ｆｓｋ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32616793A JPH07154432A (ja) | 1993-11-30 | 1993-11-30 | Ｆｓｋ変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154432A true JPH07154432A (ja) | 1995-06-16 |
Family
ID=18184805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32616793A Pending JPH07154432A (ja) | 1993-11-30 | 1993-11-30 | Ｆｓｋ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07154432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002676A2 (en) * | 1995-06-30 | 1997-01-23 | Philips Electronics N.V. | Transmitter control system for low data rate fsk modulation |
| US6269128B1 (en) | 1997-09-30 | 2001-07-31 | Nec Corporation | Clock recovery control in differential detection |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0495433A (ja) * | 1990-08-10 | 1992-03-27 | Nippon Denshin Kogyo Kk | 周波数偏移キーイング装置 |
| JPH0514426A (ja) * | 1991-07-01 | 1993-01-22 | Nippon Telegr & Teleph Corp <Ntt> | 無線呼出用送信装置のｐｌｌ型変調器 |
-
1993
- 1993-11-30 JP JP32616793A patent/JPH07154432A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0495433A (ja) * | 1990-08-10 | 1992-03-27 | Nippon Denshin Kogyo Kk | 周波数偏移キーイング装置 |
| JPH0514426A (ja) * | 1991-07-01 | 1993-01-22 | Nippon Telegr & Teleph Corp <Ntt> | 無線呼出用送信装置のｐｌｌ型変調器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002676A2 (en) * | 1995-06-30 | 1997-01-23 | Philips Electronics N.V. | Transmitter control system for low data rate fsk modulation |
| WO1997002676A3 (en) * | 1995-06-30 | 1997-02-27 | Philips Electronics Nv | Transmitter control system for low data rate fsk modulation |
| US6269128B1 (en) | 1997-09-30 | 2001-07-31 | Nec Corporation | Clock recovery control in differential detection |
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