JP2005500729A - ３モードループフィルタ充電を伴う周波数シンセサイザ - Google Patents
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Abstract
特にシグマデルタタイプのフェーズロックドループ分数−Ｎ周波数シンセサイザは、電圧制御オシレータと、分数−Ｎ周波数分割器と、位相コンパレータと、チャージポンプと、ループフィルタとを有している。ループフィルタは、チャージポンプからチャージポンプ電流を受けるためのコンデンサ素子を有している。フィルタを通ったチャージポンプ電流は、電圧制御オシレータを制御する。チャージポンプは、３つの電流モード、すなわち、プレ充電／プレ放電モード、スピードアップモード、通常ロックモードで動作可能である。プレ充電／プレ放電モードにおいては、チャージポンプが位相コンパレータから切り離されて、フェーズロックドループが開かれる。また、スピードアップモードおよび通常モードにおいては、チャージポンプが位相コンパレータに連結されて、フェーズロックドループが閉じられる。
Description
【技術分野】
【０００１】
本発明は、分数−Ｎシンセサイザに係わり、特に、ループフィルタと、このループフィルタに電流を供給するチャージポンプとを備えた分数−Ｎシンセサイザに関する。
【０００２】
また、本発明は、分数−Ｎシンセサイザを備える装置に関する。そのような装置は、無線周波数通信装置、または、分数−Ｎシンセサイザを必要とする任意の他の装置であっても良い。
【背景技術】
【０００３】
フィリップス（登録商標）データシートＳＡ８０２８、「２．５ＧＨｚシグマデルタ分数−Ｎシンセサイザおよび７５０ＮＨｚ補助シンセサイザ」には、シグマデルタ分数−Ｎシンセサイザが開示されている。ＳＡ８０２８装置は、プログラム可能な分割器と、チャージポンプと、位相コンパレータとを統合して、フェーズロックドループを実行する。前記シンセサイザは、ＶＣＯ入力周波数で、最大２．５ＧＨｚまで動作するとともに、完全にプログラム可能な主分割器と、補助分割器と、基準分割器とを有している。主分割器は、プログラム可能な３３から５０９の整数比率を有する分数−Ｎ分割器であり、二次シグマ−デルタ変調器を使用してプログラム可能な２２ビットの分数分割分解能を得る。チャージポンプ電流は、外部のレジスタによって設定される。２つの主チャージポンプは、主位相検出器によって駆動され、１つの補助チャージポンプは、補助位相検出器によって駆動される。ロック検出は、補助位相検出器においてのみ利用可能である。ＳＡ８０２８分数−Ｎシンセサイザは、２つの作動モード、すなわち、ＶＣＯ周波数が一方の周波数から他方の周波数へと変化する必要がある時に速く切換えるスピードアップモードと、フェーズロックドループのロック後の良好な位相ノイズのための通常モードとで動作する。ＳＡ８０２８シンセサイザでは、スピードアップモードにおいて、ループフィルタの帯域幅は、通常モードにおけるそれよりも広い。これは、通常モードよりも高いチャージポンプ電流をスピードアップモードでループフィルタに加えることにより達成される。帯域幅が広いと、切換え時間または取得時間が速く、ロックが速くなり、また、帯域幅が狭いと、帯域内位相ノイズをうまく抑えることができる。帯域幅を広くするために、より高いチャージポンプ電流を使用する他、ループフィルタの他のパラメータを変更して、ループフィルタの主時定数を決定する抵抗素子を減らすようにしても良い。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、充電時間が十分に増大した分数−Ｎシンセサイザを提供することである。
【０００５】
本発明の他の目的は、そのようなシグマデルタタイプの分数−Ｎシンセサイザを提供することである。
【０００６】
本発明の更なる他の目的は、スピードアップ作動モードから通常作動モードに自動的に切換わるそのような分数−Ｎシンセサイザを提供することである。
【０００７】
本発明の更に他の目的は、補助的な位相検出器を必要とすることなくロックを検出するそのような分数−Ｎシンセサイザを提供することである。
【課題を解決するための手段】
【０００８】
本発明においては、周波数出力信号を供給するための電圧制御オシレータ手段と、前記周波数出力信号を分割するための分数−Ｎ周波数分割手段と、基準クロック信号と前記分数−Ｎ分割された周波数出力信号とを比較する位相コンパレータ手段と、電流をフィルタにかけるループフィルタリング手段であって、フィルタを通った電流を前記電圧制御オシレータ手段に供給するとともに、前記電流を受けるコンデンサ素子を備えるループフィルタリング手段と、前記電流を供給するためのチャージポンプ手段であって、前記位相コンパレータ手段によって制御可能であるとともに、前記電流が第１の値を有する第１の作動モード、前記電流が第２の値を有する第２の作動モード、前記電流が第３の値を有する第３の作動モードで連続的に動作可能であり、前記第１の値が前記第２および第３の値よりも十分に大きいチャージポンプ手段とを備え、前記第１の作動モードにおいて、前記チャージポンプ手段は、前記位相コンパレータ手段から少なくとも実質的に切り離され、前記第２および第３の作動モードにおいて、前記チャージポンプ手段は、前記位相コンパレータ手段に連結される分数−Ｎ周波数シンセサイザが提供される。
【０００９】
本発明は、パワーアップ時および周波数変化時、ループの安定性が決定的要因ではない場合、最大限に探索するために、最初に、オープンループモードでシンセサイザを動作し、その後、ループの安定性が決定的要因である場合、ロックおよびトラッキングのために、クローズドループモードでシンセサイザ動作するという見識に基づいている。これは、クローズドループモードでは、安定性のため、ループフィルタの帯域幅が無制限に大きくなり得ないからである。また、本発明は、特にシグマデルタタイプの分数−Ｎシンセサイザ等では、Ｎ、所望のＶＣＯ出力周波数と基準周波数との比が従来のシンセサイザにおけるそれよりも十分小さく、これにより、ループフィルタの主要な時定数を決定するコンデンサが十分大きいという見識に基づいている。本発明は、ループの安定性が決定的要因ではない場合、そのような十分に大きいコンデンサのプレ充電をオープンループ作動モードで行なう。すなわち、本発明は、プレ充電が必要であるという見識に基づいており、更に、さもなければＰＬＬ取得時間によって決定される切換時間において、プレ充電時間が支配的な要因となっても良いという見識に基づいている。プレ充電はオープンループを用いて行なわれるため、チャージポンプは、最大のデューティサイクルを持つことができ、これにより、ループフィルタ内の支配的なコンデンサを非常に急速にプレ充電する非常に大きいチャージポンプ電流を供給することができる。
【００１０】
一実施形態においては、チャージポンプのような３つの異なる電流源を使用して、３つの作動モードが実行される。
【００１１】
他の実施形態において、３つの作動モードは、２つの電流源を使用して実行される。この場合、一方の電流源は、位相コンパレータから切り離されている間、プレ充電で動作し、位相コンパレータに接続されている間、スピードアップで動作する。すなわち、最初にオープンループで動作し、その後、クローズドループで動作する。また、他方の電流源は、クローズドループ通常モードで動作する。
【００１２】
ＰＬＬのロック時、スピードアップモードから通常モードへのモード切換えは、取得時間よりも十分に短い所定の時間窓にわたって平均化された位相エラーを使用することにより自動的に行なわれることが好ましい。一実施形態において、そのようなモード切換えは低域通過フィルタによって行なわれる。この低域通過フィルタは、位相検出器と、低域通過フィルタによって制御されて切換わるスイッチとの間に連結され、このスイッチは、ＰＬＬがそのロック状態に入った時に、スピードアップ電流を断つ。一実施形態においては、デッドゾーンを有する１ビット量子化器を使用して、平均化された位相エラーを検出する。サンプリング時間で、低域通過フィルタ内のコンデンサの両端の電圧がデッドゾーン内である場合、位相ロック状態が存在し、スイッチが制御され、シンセサイザがスピードアップモードから通常モードに切換えられる。一実施形態において、低域通過フィルタは、コンデンサをブリッジするスイッチを有し、このスイッチは、コンデンサを放電するために所定時間閉じられる。これは、ロック状態が検出された後に放電が遅くなることを防止するためである。一実施形態において、前記スイッチは、基準ロックの所定の複数のサイクルで閉じられる。
【００１３】
また、位相エラーがサンプリングされて平均化される場合、位相エラーの平均化は、デジタル低域通過フィルタによって行なわれても良い。
【００１４】
図面の全体にわたって、同じ特徴的構成に関して同じ参照符号が使用されている。
【発明を実施するための最良の形態】
【００１５】
図１は、従来技術のシグマデルタ分数−Ｎシンセサイザ１のブロック図である。従来技術のシンセサイザ１は、フェーズロックドループ中に設けられた電圧制御オシレータ２を備えている。また、フェーズロックドループは、位相／周波数検出器３と、チャージポンプ４と、ループフィルタ５と、定分割器部分ＮとＶＣＯ周波数が与えられた一周期間変化部ΔＮ（ｔ）とから成る瞬間分数−Ｎ分割手段／Ｎ（ｔ）とを備えている。ΔＮ（ｔ）は、シグマデルタ計算機７によって出力される。位相／周波数検出器３は、分割された電圧制御オシレータ信号と、基準クロック８によって与えられた基準周波数信号とを比較する。ＳＡ８０２８シンセサイザの場合、シンセサイザは、２つの作動モードで動作する。すなわち、スピードアップモードでは、パワーアップ状態で或は周波数変化で動作し、通常のトラッキング作動モードでは、フェーズロックドループのロック状態で動作する。そのようなＰＬＬシンセサイザは、クローズドループシステムである。
【００１６】
図２は、コンデンサＣ１、Ｃ２、Ｃ３と抵抗Ｒ１、Ｒ３とを備えた従来技術の三極ループフィルタ５の回路図である。フィルタリングの他に、ループフィルタ５は、チャージポンプ電流を、ＶＣＯ２を制御する電圧出力信号に変換する。一般に、レジスタＲ１およびコンデンサＣ１は、ＰＬＬループ動態を決定づける。他のしばしば適用されるループフィルタにおいては、レジスタＲ３およびコンデンサＣ３が無い。
【００１７】
図３は、本発明に係るシグマデルタ分数−Ｎシンセサイザ２０のブロック図である。シンセサイザ２０は、位相／周波数検出器２１と、ループフィルタ２２と、電圧制御オシレータ２３と、分数−Ｎ分割器２４と、シグマデルタ計算機２５と、基準クロック２６とを備えている。３つの作動モード、すなわち、プレ充電モード、スピードアップモード、通常モードで動作するため、シンセサイザ２０は、チャージポンプ２７、２８、２９をそれぞれ更に備えている。チャージポンプ２７、２８は、クローズドループＰＬＬモードでループフィルタ２２を制御する。また、チャージポンプ２７は、位相／周波数検出器２１に連結されることによってではなく、チャージポンプ２７、２８よりも十分に大きい電流を与えることにより、オープンループモードでループフィルタ２２を支配的に制御する。ループ安定性がもはや決定的要因ではないこのオープンループモードにより、チャージポンプ２９は、最大デューティサイクルまで動作可能であり、これにより、周波数／位相偏差の兆候に応じて、支配的なループフィルタのコンデンサＣ１を急速に充電または放電する。ループフィルタの帯域幅は、チャージポンプ電流の大きさによって決まる。電流が大きければ大きいほど、帯域幅も広くなる。したがって、シグマデルタ分数−Ｎシンセサイザの場合のように、Ｎ、所望のＶＣＯ出力周波数と基準周波数との比が小さい場合、従来のシンセサイザと同じ帯域幅を維持するために、支配的なループフィルタのコンデンサＣ１を増大させる必要がある。この場合、通常の取得時間以外に、切換時間に寄与する支配的なコンデンサＣ１の別個のプレ充電時間がある。シグマデルタ分数−Ｎシンセサイザにおいて、そのようなプレ充電時間は、支配的となる虞さえあり、すなわち、取得時間よりも大きくなる可能性がある。したがって、本出願人／発明者によって認識されたように、パワーアップ時または周波数変化時に、支配的なコンデンサＣ１を急速にプレ充電またはプレ放電する必要がある。図示の実施形態の代わりに、シンセサイザ２０は、２つのチャージポンプだけを備えていても良い。この場合、一方のチャージポンプは、プレ充電／プレ放電モードおよびスピードアップモードにおいてオープンループポンプおよびクローズドループポンプとして動作し、他方のチャージポンプは、通常モードにおいてクローズドループポンプとして動作する。一見したところ、スピードアップモードおよび通常のクローズドループモードを用いて、２作動モードを最適化できると思われるかもしれないが、出願人／発明者は、そのような手法は、存在しない理想的な状況下でのみ有効であり、実際の状況下では有効でないという仮定に基づいていることを認識した。これは、実際の状況下では、プラスおよびマイナスの電流源のチャージポンプ構成において、両方の電流源の中間状態が断たれるためである。このことは、実際には、クローズドループモードにおいてチャージポンプのデューティサイクルが下がり、そのため、最大デューティサイクルを得ることができないことを意味する。この点で、２モードシンセサイザの試験中、出願人／発明者は、最終周波数に達するよりもずっと前から、ＶＣＯ周波数が連続的に上がらず、むしろ、上下のパターンを辿っていたことを観察した。
【００１８】
周波数シンセサイザ２０は、チャージポンプ２８とループフィルタ２２とを接続し或はその接続を断つスイッチＳｂを制御する低域通過フィルタ３０と、外的に動作されるスイッチＳｃとを更に備えている。また、スイッチＳｂは、デジタル低域通過フィルタによって制御されても良い。ＶＣＯ周波数エラーがほぼ所定の周波数限界内である場合、シンセサイザ２０は、プレ充電／プレ放電モードからスピードアップモードに切換えられる。この点で、最初の周波数エラーは、取得時間の間に明示された周波数エラーよりも十分大きく、単純な実験によって簡単に選択することができる。所定の時間窓において、低域通過フィルタ３０は、位相／周波数検出器２１により、位相エラー出力を平均化する。最大位相エラーは、最大で１ＶＯＣサイクルまでである。しかしながら、所定の時間窓にわたって平均化された位相エラーは、極僅かであり、全てのシグマデルタシーケンスにわたって平均化する必要がない。したがって、位相エラーを平均化するための時間窓は、取得時間よりも十分短く選択されても良い。平均化された位相エラーは、当初の位相エラーよりも十分に小さい。この認識に基づいて、出願人／発明者は、平均化された位相エラーをＰＬＬロック指標として使用でき、更に、シンセサイザ２０をスピードアップモードから通常モードに自動的に切換えるために平均化された位相エラーを使用できることを認識した。
【００１９】
図４は、本発明に係る分数−Ｎシンセサイザにおける自動切換え及びロック検知のための１ビット量子化器４０を更に有する低域通過フィルタ３０の実施形態を示している。低域通過フィルタ３０は、レジスタＲと、スイッチＳによってブリッジされるコデンサＣとを備えている。一次低域通過ＲＣフィルタ３０は、位相エラー平均化を行なう。ＰＬＬのロック前、平均化された位相エラーは、大きい正数または負数であり、これにより、低域通過フィルタ３０を飽和させることができる。ロック時、平均化された位相エラーは、所定の時間窓で非常に小さくなる。高い入力インピーダンスを有する１ビット量子化器４０は、デッドゾーンを有している。電圧を横切るコンデンサＣがデッドゾーン内にあると、位相ロック状態が存在し且つ検出される。また、この時、１ビット量子化器４０は、スイッチＳｂを制御して、シンセサイザ２０をスピードアップモードから通常モードに切換える。コンデンサＣを放電する直前に、１ビット量子化器４０の出力のサンプリングが行なわれる。短絡によるそのような放電は必要である。さもなければ、コンデンサＣの放電に非常に長い時間がかかる。コンデンサＣを短絡させるため、スイッチＳは、基準クロック２６の所定数のクロックサイクルでスイッチＳを閉じることにより、周期的に制御されても良い。
【００２０】
図５は、スイッチＳｂを制御するための本発明に係る分数−Ｎシンセサイザにおけるデジタル低域通過フィルタの実施例を示している。位相エラーサンプラ５０は、位相／周波数検出器２１の位相エラー出力をサンプリングする。デジタル低域通過フィルタすなわち平均化フィルタ５１は、サンプリングされた位相エラーを濾過する。サンプリングされて濾過された信号は、デッドゾーンを有する１ビット量子化器５２のデジタル入力部に供給される。
【００２１】
図６は、本発明に係る３モード分数−Ｎシンセサイザ動作のための回路図である。電流源６０、６１は、通常モードでチャージポンプ電流を供給し、電流源６２、６３は、スピードアップモードでチャージポンプ電流を供給し、電流源６４、６５は、プレ充電／プレ放電モードでチャージポンプ電流を供給する。
【００２２】
以上を考慮すると、当業者であれば分かるように、以下の添付の請求の範囲によって規定される本発明の思想および範囲内で様々な変更を成すことができ、したがって、本発明は、与えられた実施例に限定されない。用語「備え」は、請求の範囲に記載された要素以外の他の要素やステップの存在を排除しない。
【図面の簡単な説明】
【００２３】
【図１】従来技術のシグマデルタ分数−Ｎシンセサイザ１のブロック図である。
【図２】従来技術のループフィルタである。
【図３】本発明に係るシグマデルタ分数−Ｎシンセサイザ２０のブロック図である。
【図４】本発明に係る分数−Ｎシンセサイザにおける自動切換え及びロック検知のための１ビット量子化器および低域通過フィルタである。
【図５】本発明に係る分数−Ｎシンセサイザにおけるデジタル低域通過フィルタを示している。
【図６】本発明に係る３モード分数−Ｎシンセサイザにおける回路図である。
【符号の説明】
【００２４】
１ シンセサイザ
２ 電圧制御オシレータ
３ 位相／周波数検出器
４ チャージポンプ
５ ループフィルタ
８ 基準クロック
Ｒ１，Ｒ３ 抵抗
Ｃ１〜Ｃ３ コンデンサ
２０ シンセサイザ
２１ 位相／周波数検出器
２２ ループフィルタ
２３ 電圧制御オシレータ
２４ 分数−Ｎ分割器
２５ シグマデルタ計算機
２６ 基準クロック
２７，２８，２９ チャージポンプ
３０ 低域通過フィルタ
４０ Ｉビット量子化器
５０ 位相エラーサンプラ
５１ 平均化フィルタ
６０〜６５ 電流源
【０００１】
本発明は、分数−Ｎシンセサイザに係わり、特に、ループフィルタと、このループフィルタに電流を供給するチャージポンプとを備えた分数−Ｎシンセサイザに関する。
【０００２】
また、本発明は、分数−Ｎシンセサイザを備える装置に関する。そのような装置は、無線周波数通信装置、または、分数−Ｎシンセサイザを必要とする任意の他の装置であっても良い。
【背景技術】
【０００３】
フィリップス（登録商標）データシートＳＡ８０２８、「２．５ＧＨｚシグマデルタ分数−Ｎシンセサイザおよび７５０ＮＨｚ補助シンセサイザ」には、シグマデルタ分数−Ｎシンセサイザが開示されている。ＳＡ８０２８装置は、プログラム可能な分割器と、チャージポンプと、位相コンパレータとを統合して、フェーズロックドループを実行する。前記シンセサイザは、ＶＣＯ入力周波数で、最大２．５ＧＨｚまで動作するとともに、完全にプログラム可能な主分割器と、補助分割器と、基準分割器とを有している。主分割器は、プログラム可能な３３から５０９の整数比率を有する分数−Ｎ分割器であり、二次シグマ−デルタ変調器を使用してプログラム可能な２２ビットの分数分割分解能を得る。チャージポンプ電流は、外部のレジスタによって設定される。２つの主チャージポンプは、主位相検出器によって駆動され、１つの補助チャージポンプは、補助位相検出器によって駆動される。ロック検出は、補助位相検出器においてのみ利用可能である。ＳＡ８０２８分数−Ｎシンセサイザは、２つの作動モード、すなわち、ＶＣＯ周波数が一方の周波数から他方の周波数へと変化する必要がある時に速く切換えるスピードアップモードと、フェーズロックドループのロック後の良好な位相ノイズのための通常モードとで動作する。ＳＡ８０２８シンセサイザでは、スピードアップモードにおいて、ループフィルタの帯域幅は、通常モードにおけるそれよりも広い。これは、通常モードよりも高いチャージポンプ電流をスピードアップモードでループフィルタに加えることにより達成される。帯域幅が広いと、切換え時間または取得時間が速く、ロックが速くなり、また、帯域幅が狭いと、帯域内位相ノイズをうまく抑えることができる。帯域幅を広くするために、より高いチャージポンプ電流を使用する他、ループフィルタの他のパラメータを変更して、ループフィルタの主時定数を決定する抵抗素子を減らすようにしても良い。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、充電時間が十分に増大した分数−Ｎシンセサイザを提供することである。
【０００５】
本発明の他の目的は、そのようなシグマデルタタイプの分数−Ｎシンセサイザを提供することである。
【０００６】
本発明の更なる他の目的は、スピードアップ作動モードから通常作動モードに自動的に切換わるそのような分数−Ｎシンセサイザを提供することである。
【０００７】
本発明の更に他の目的は、補助的な位相検出器を必要とすることなくロックを検出するそのような分数−Ｎシンセサイザを提供することである。
【課題を解決するための手段】
【０００８】
本発明においては、周波数出力信号を供給するための電圧制御オシレータ手段と、前記周波数出力信号を分割するための分数−Ｎ周波数分割手段と、基準クロック信号と前記分数−Ｎ分割された周波数出力信号とを比較する位相コンパレータ手段と、電流をフィルタにかけるループフィルタリング手段であって、フィルタを通った電流を前記電圧制御オシレータ手段に供給するとともに、前記電流を受けるコンデンサ素子を備えるループフィルタリング手段と、前記電流を供給するためのチャージポンプ手段であって、前記位相コンパレータ手段によって制御可能であるとともに、前記電流が第１の値を有する第１の作動モード、前記電流が第２の値を有する第２の作動モード、前記電流が第３の値を有する第３の作動モードで連続的に動作可能であり、前記第１の値が前記第２および第３の値よりも十分に大きいチャージポンプ手段とを備え、前記第１の作動モードにおいて、前記チャージポンプ手段は、前記位相コンパレータ手段から少なくとも実質的に切り離され、前記第２および第３の作動モードにおいて、前記チャージポンプ手段は、前記位相コンパレータ手段に連結される分数−Ｎ周波数シンセサイザが提供される。
【０００９】
本発明は、パワーアップ時および周波数変化時、ループの安定性が決定的要因ではない場合、最大限に探索するために、最初に、オープンループモードでシンセサイザを動作し、その後、ループの安定性が決定的要因である場合、ロックおよびトラッキングのために、クローズドループモードでシンセサイザ動作するという見識に基づいている。これは、クローズドループモードでは、安定性のため、ループフィルタの帯域幅が無制限に大きくなり得ないからである。また、本発明は、特にシグマデルタタイプの分数−Ｎシンセサイザ等では、Ｎ、所望のＶＣＯ出力周波数と基準周波数との比が従来のシンセサイザにおけるそれよりも十分小さく、これにより、ループフィルタの主要な時定数を決定するコンデンサが十分大きいという見識に基づいている。本発明は、ループの安定性が決定的要因ではない場合、そのような十分に大きいコンデンサのプレ充電をオープンループ作動モードで行なう。すなわち、本発明は、プレ充電が必要であるという見識に基づいており、更に、さもなければＰＬＬ取得時間によって決定される切換時間において、プレ充電時間が支配的な要因となっても良いという見識に基づいている。プレ充電はオープンループを用いて行なわれるため、チャージポンプは、最大のデューティサイクルを持つことができ、これにより、ループフィルタ内の支配的なコンデンサを非常に急速にプレ充電する非常に大きいチャージポンプ電流を供給することができる。
【００１０】
一実施形態においては、チャージポンプのような３つの異なる電流源を使用して、３つの作動モードが実行される。
【００１１】
他の実施形態において、３つの作動モードは、２つの電流源を使用して実行される。この場合、一方の電流源は、位相コンパレータから切り離されている間、プレ充電で動作し、位相コンパレータに接続されている間、スピードアップで動作する。すなわち、最初にオープンループで動作し、その後、クローズドループで動作する。また、他方の電流源は、クローズドループ通常モードで動作する。
【００１２】
ＰＬＬのロック時、スピードアップモードから通常モードへのモード切換えは、取得時間よりも十分に短い所定の時間窓にわたって平均化された位相エラーを使用することにより自動的に行なわれることが好ましい。一実施形態において、そのようなモード切換えは低域通過フィルタによって行なわれる。この低域通過フィルタは、位相検出器と、低域通過フィルタによって制御されて切換わるスイッチとの間に連結され、このスイッチは、ＰＬＬがそのロック状態に入った時に、スピードアップ電流を断つ。一実施形態においては、デッドゾーンを有する１ビット量子化器を使用して、平均化された位相エラーを検出する。サンプリング時間で、低域通過フィルタ内のコンデンサの両端の電圧がデッドゾーン内である場合、位相ロック状態が存在し、スイッチが制御され、シンセサイザがスピードアップモードから通常モードに切換えられる。一実施形態において、低域通過フィルタは、コンデンサをブリッジするスイッチを有し、このスイッチは、コンデンサを放電するために所定時間閉じられる。これは、ロック状態が検出された後に放電が遅くなることを防止するためである。一実施形態において、前記スイッチは、基準ロックの所定の複数のサイクルで閉じられる。
【００１３】
また、位相エラーがサンプリングされて平均化される場合、位相エラーの平均化は、デジタル低域通過フィルタによって行なわれても良い。
【００１４】
図面の全体にわたって、同じ特徴的構成に関して同じ参照符号が使用されている。
【発明を実施するための最良の形態】
【００１５】
図１は、従来技術のシグマデルタ分数−Ｎシンセサイザ１のブロック図である。従来技術のシンセサイザ１は、フェーズロックドループ中に設けられた電圧制御オシレータ２を備えている。また、フェーズロックドループは、位相／周波数検出器３と、チャージポンプ４と、ループフィルタ５と、定分割器部分ＮとＶＣＯ周波数が与えられた一周期間変化部ΔＮ（ｔ）とから成る瞬間分数−Ｎ分割手段／Ｎ（ｔ）とを備えている。ΔＮ（ｔ）は、シグマデルタ計算機７によって出力される。位相／周波数検出器３は、分割された電圧制御オシレータ信号と、基準クロック８によって与えられた基準周波数信号とを比較する。ＳＡ８０２８シンセサイザの場合、シンセサイザは、２つの作動モードで動作する。すなわち、スピードアップモードでは、パワーアップ状態で或は周波数変化で動作し、通常のトラッキング作動モードでは、フェーズロックドループのロック状態で動作する。そのようなＰＬＬシンセサイザは、クローズドループシステムである。
【００１６】
図２は、コンデンサＣ１、Ｃ２、Ｃ３と抵抗Ｒ１、Ｒ３とを備えた従来技術の三極ループフィルタ５の回路図である。フィルタリングの他に、ループフィルタ５は、チャージポンプ電流を、ＶＣＯ２を制御する電圧出力信号に変換する。一般に、レジスタＲ１およびコンデンサＣ１は、ＰＬＬループ動態を決定づける。他のしばしば適用されるループフィルタにおいては、レジスタＲ３およびコンデンサＣ３が無い。
【００１７】
図３は、本発明に係るシグマデルタ分数−Ｎシンセサイザ２０のブロック図である。シンセサイザ２０は、位相／周波数検出器２１と、ループフィルタ２２と、電圧制御オシレータ２３と、分数−Ｎ分割器２４と、シグマデルタ計算機２５と、基準クロック２６とを備えている。３つの作動モード、すなわち、プレ充電モード、スピードアップモード、通常モードで動作するため、シンセサイザ２０は、チャージポンプ２７、２８、２９をそれぞれ更に備えている。チャージポンプ２７、２８は、クローズドループＰＬＬモードでループフィルタ２２を制御する。また、チャージポンプ２７は、位相／周波数検出器２１に連結されることによってではなく、チャージポンプ２７、２８よりも十分に大きい電流を与えることにより、オープンループモードでループフィルタ２２を支配的に制御する。ループ安定性がもはや決定的要因ではないこのオープンループモードにより、チャージポンプ２９は、最大デューティサイクルまで動作可能であり、これにより、周波数／位相偏差の兆候に応じて、支配的なループフィルタのコンデンサＣ１を急速に充電または放電する。ループフィルタの帯域幅は、チャージポンプ電流の大きさによって決まる。電流が大きければ大きいほど、帯域幅も広くなる。したがって、シグマデルタ分数−Ｎシンセサイザの場合のように、Ｎ、所望のＶＣＯ出力周波数と基準周波数との比が小さい場合、従来のシンセサイザと同じ帯域幅を維持するために、支配的なループフィルタのコンデンサＣ１を増大させる必要がある。この場合、通常の取得時間以外に、切換時間に寄与する支配的なコンデンサＣ１の別個のプレ充電時間がある。シグマデルタ分数−Ｎシンセサイザにおいて、そのようなプレ充電時間は、支配的となる虞さえあり、すなわち、取得時間よりも大きくなる可能性がある。したがって、本出願人／発明者によって認識されたように、パワーアップ時または周波数変化時に、支配的なコンデンサＣ１を急速にプレ充電またはプレ放電する必要がある。図示の実施形態の代わりに、シンセサイザ２０は、２つのチャージポンプだけを備えていても良い。この場合、一方のチャージポンプは、プレ充電／プレ放電モードおよびスピードアップモードにおいてオープンループポンプおよびクローズドループポンプとして動作し、他方のチャージポンプは、通常モードにおいてクローズドループポンプとして動作する。一見したところ、スピードアップモードおよび通常のクローズドループモードを用いて、２作動モードを最適化できると思われるかもしれないが、出願人／発明者は、そのような手法は、存在しない理想的な状況下でのみ有効であり、実際の状況下では有効でないという仮定に基づいていることを認識した。これは、実際の状況下では、プラスおよびマイナスの電流源のチャージポンプ構成において、両方の電流源の中間状態が断たれるためである。このことは、実際には、クローズドループモードにおいてチャージポンプのデューティサイクルが下がり、そのため、最大デューティサイクルを得ることができないことを意味する。この点で、２モードシンセサイザの試験中、出願人／発明者は、最終周波数に達するよりもずっと前から、ＶＣＯ周波数が連続的に上がらず、むしろ、上下のパターンを辿っていたことを観察した。
【００１８】
周波数シンセサイザ２０は、チャージポンプ２８とループフィルタ２２とを接続し或はその接続を断つスイッチＳｂを制御する低域通過フィルタ３０と、外的に動作されるスイッチＳｃとを更に備えている。また、スイッチＳｂは、デジタル低域通過フィルタによって制御されても良い。ＶＣＯ周波数エラーがほぼ所定の周波数限界内である場合、シンセサイザ２０は、プレ充電／プレ放電モードからスピードアップモードに切換えられる。この点で、最初の周波数エラーは、取得時間の間に明示された周波数エラーよりも十分大きく、単純な実験によって簡単に選択することができる。所定の時間窓において、低域通過フィルタ３０は、位相／周波数検出器２１により、位相エラー出力を平均化する。最大位相エラーは、最大で１ＶＯＣサイクルまでである。しかしながら、所定の時間窓にわたって平均化された位相エラーは、極僅かであり、全てのシグマデルタシーケンスにわたって平均化する必要がない。したがって、位相エラーを平均化するための時間窓は、取得時間よりも十分短く選択されても良い。平均化された位相エラーは、当初の位相エラーよりも十分に小さい。この認識に基づいて、出願人／発明者は、平均化された位相エラーをＰＬＬロック指標として使用でき、更に、シンセサイザ２０をスピードアップモードから通常モードに自動的に切換えるために平均化された位相エラーを使用できることを認識した。
【００１９】
図４は、本発明に係る分数−Ｎシンセサイザにおける自動切換え及びロック検知のための１ビット量子化器４０を更に有する低域通過フィルタ３０の実施形態を示している。低域通過フィルタ３０は、レジスタＲと、スイッチＳによってブリッジされるコデンサＣとを備えている。一次低域通過ＲＣフィルタ３０は、位相エラー平均化を行なう。ＰＬＬのロック前、平均化された位相エラーは、大きい正数または負数であり、これにより、低域通過フィルタ３０を飽和させることができる。ロック時、平均化された位相エラーは、所定の時間窓で非常に小さくなる。高い入力インピーダンスを有する１ビット量子化器４０は、デッドゾーンを有している。電圧を横切るコンデンサＣがデッドゾーン内にあると、位相ロック状態が存在し且つ検出される。また、この時、１ビット量子化器４０は、スイッチＳｂを制御して、シンセサイザ２０をスピードアップモードから通常モードに切換える。コンデンサＣを放電する直前に、１ビット量子化器４０の出力のサンプリングが行なわれる。短絡によるそのような放電は必要である。さもなければ、コンデンサＣの放電に非常に長い時間がかかる。コンデンサＣを短絡させるため、スイッチＳは、基準クロック２６の所定数のクロックサイクルでスイッチＳを閉じることにより、周期的に制御されても良い。
【００２０】
図５は、スイッチＳｂを制御するための本発明に係る分数−Ｎシンセサイザにおけるデジタル低域通過フィルタの実施例を示している。位相エラーサンプラ５０は、位相／周波数検出器２１の位相エラー出力をサンプリングする。デジタル低域通過フィルタすなわち平均化フィルタ５１は、サンプリングされた位相エラーを濾過する。サンプリングされて濾過された信号は、デッドゾーンを有する１ビット量子化器５２のデジタル入力部に供給される。
【００２１】
図６は、本発明に係る３モード分数−Ｎシンセサイザ動作のための回路図である。電流源６０、６１は、通常モードでチャージポンプ電流を供給し、電流源６２、６３は、スピードアップモードでチャージポンプ電流を供給し、電流源６４、６５は、プレ充電／プレ放電モードでチャージポンプ電流を供給する。
【００２２】
以上を考慮すると、当業者であれば分かるように、以下の添付の請求の範囲によって規定される本発明の思想および範囲内で様々な変更を成すことができ、したがって、本発明は、与えられた実施例に限定されない。用語「備え」は、請求の範囲に記載された要素以外の他の要素やステップの存在を排除しない。
【図面の簡単な説明】
【００２３】
【図１】従来技術のシグマデルタ分数−Ｎシンセサイザ１のブロック図である。
【図２】従来技術のループフィルタである。
【図３】本発明に係るシグマデルタ分数−Ｎシンセサイザ２０のブロック図である。
【図４】本発明に係る分数−Ｎシンセサイザにおける自動切換え及びロック検知のための１ビット量子化器および低域通過フィルタである。
【図５】本発明に係る分数−Ｎシンセサイザにおけるデジタル低域通過フィルタを示している。
【図６】本発明に係る３モード分数−Ｎシンセサイザにおける回路図である。
【符号の説明】
【００２４】
１ シンセサイザ
２ 電圧制御オシレータ
３ 位相／周波数検出器
４ チャージポンプ
５ ループフィルタ
８ 基準クロック
Ｒ１，Ｒ３ 抵抗
Ｃ１〜Ｃ３ コンデンサ
２０ シンセサイザ
２１ 位相／周波数検出器
２２ ループフィルタ
２３ 電圧制御オシレータ
２４ 分数−Ｎ分割器
２５ シグマデルタ計算機
２６ 基準クロック
２７，２８，２９ チャージポンプ
３０ 低域通過フィルタ
４０ Ｉビット量子化器
５０ 位相エラーサンプラ
５１ 平均化フィルタ
６０〜６５ 電流源
Claims (16)
- 周波数出力信号を供給するための電圧制御オシレータ手段と、
前記周波数出力信号を分割するための分数−Ｎ周波数分割手段と、
基準クロック信号と前記分数−Ｎ分割された周波数出力信号とを比較する位相コンパレータ手段と、
電流をフィルタにかけるループフィルタリング手段であって、フィルタを通った電流を前記電圧制御オシレータ手段に供給するとともに、前記電流を受けるコンデンサ素子を備えるループフィルタリング手段と、
前記電流を供給するためのチャージポンプ手段であって、前記位相コンパレータ手段によって制御可能であるとともに、前記電流が第１の値を有する第１の作動モード、前記電流が第２の値を有する第２の作動モード、前記電流が第３の値を有する第３の作動モードで連続的に動作可能であり、前記第１の値が前記第２および第３の値よりも実質的に大きいチャージポンプ手段とを備え、
前記第１の作動モードにおいて、前記チャージポンプ手段は、前記位相コンパレータ手段から少なくとも実質的に切り離され、前記第２および第３の作動モードにおいて、前記チャージポンプ手段は、前記位相コンパレータ手段に連結される、分数−Ｎ周波数シンセサイザ。 - 前記チャージポンプ手段は、前記第１の値を有する前記電流を供給するための第１の電流源手段と、前記第２の値を有する前記電流を供給するための第２の電流源手段と、前記第３の値を有する前記電流を供給するための第３の電流源手段とを備えている、請求項１に記載の分数−Ｎ周波数シンセサイザ。
- 前記チャージポンプ手段は、前記第１および第２の値を有する前記電流を供給するための第１の電流源手段と、前記第３の値を有する前記電流を供給するための第２の電流源手段とを備え、前記第１の作動モードおよび前記第２の作動モードは、前記周波数出力信号が所定の周波数にロックされる前記分数−Ｎ周波数シンセサイザのスピードアップ作動モードを形成するとともに、前記第３の作動モードは、前記周波数出力信号が所定のロック範囲内にある前記分数−Ｎ周波数シンセサイザの通常の作動モードである、請求項１に記載の分数−Ｎ周波数シンセサイザ。
- 前記分数−Ｎ周波数シンセサイザを前記第２の作動モードから前記第３の作動モードに自動的に切換えるための自動切換手段を更に備えている、請求項１に記載の分数−Ｎ周波数シンセサイザ。
- 前記自動切換手段は、前記位相コンパレータ手段の位相出力信号を平均化するように構成され、前記平均化された位相出力信号は、前記分数−Ｎ周波数シンセサイザを前記第２の作動モードから前記第３の作動モードに自動的に切換えるために使用される、請求項４に記載の分数−Ｎ周波数シンセサイザ。
- 前記自動切換手段は、低域通過フィルタと、デッドゾーンを有する１ビット量子化器とを備え、前記１ビット量子化器は、前記低域通過フィルタに連結されるとともに、前記平均化された出力信号が前記デッドゾーン内にあると、前記分数−Ｎ周波数シンセサイザを前記第２の作動モードから前記第３の作動モードに切換えるための切換信号を供給する、請求項５に記載の分数−Ｎ周波数シンセサイザ。
- 前記低域通過フィルタは、コンデンサと、このコンデンサを跨ぐスイッチとを備え、前記分数−Ｎ周波数シンセサイザは、前記スイッチを閉じて、前記コンデンサを放電するように構成されている、請求項６に記載の分数−Ｎ周波数シンセサイザ。
- 前記基準クロック信号の所定の複数のサイクルで前記スイッチを閉じるように構成されている、請求項７に記載の分数−Ｎ周波数シンセサイザ。
- 前記分数−Ｎ周波数分割手段は、シグマデルタ変調器と、前記シグマデルタ変調器によって制御される分割器とを備えている、請求項１に記載の分数−Ｎ周波数シンセサイザ。
- 周波数出力信号を供給するための電圧制御オシレータと、
前記周波数出力信号を分割する分数−Ｎ周波数分割器と、
基準クロック信号と前記分数−Ｎ分割された周波数出力信号とを比較する位相コンパレータと、
電流をフィルタにかけるループフィルタであって、フィルタを通った電流を前記電圧制御オシレータに供給するとともに、前記電流を受けるコンデンサ素子を備えるループフィルタと、
前記電流を供給するためのチャージポンプであって、前記位相コンパレータによって制御可能であるとともに、前記電流が第１の値を有する第１の作動モード、前記電流が第２の値を有する第２の作動モード、前記電流が第３の値を有する第３の作動モードで連続的に動作可能であり、前記第１の値が前記第２および第３の値よりも実質的に大きいチャージポンプとを備え、
前記第１の作動モードにおいて、前記チャージポンプは、前記位相コンパレータから少なくとも実質的に切り離され、前記第２および第３の作動モードにおいて、前記チャージポンプは、前記位相コンパレータに連結される、分数−Ｎ周波数シンセサイザ。 - 分数−Ｎ周波数シンセサイザを備えた装置であって、前記分数−Ｎ周波数シンセサイザは、
周波数出力信号を供給するための電圧制御オシレータ手段と、
前記周波数出力信号を分割するための分数−Ｎ周波数分割手段と、
基準クロック信号と前記分数−Ｎ分割された周波数出力信号とを比較する位相コンパレータ手段と、
電流をフィルタにかけるループフィルタリング手段であって、フィルタを通った電流を前記電圧制御オシレータ手段に供給するとともに、前記電流を受けるコンデンサ素子を備えるループフィルタリング手段と、
前記電流を供給するためのチャージポンプ手段であって、前記位相コンパレータ手段によって制御可能であるとともに、前記電流が第１の値を有する第１の作動モード、前記電流が第２の値を有する第２の作動モード、前記電流が第３の値を有する第３の作動モードで連続的に動作可能であり、前記第１の値が前記第２および第３の値よりも十分に大きいチャージポンプ手段とを備え、
前記第１の作動モードにおいて、前記チャージポンプ手段は、前記位相コンパレータ手段から少なくとも実質的に切り離され、前記第２および第３の作動モードにおいて、前記チャージポンプ手段は、前記位相コンパレータ手段に連結される、装置。 - 前記チャージポンプ手段は、前記第１の値を有する前記電流を供給するための第１の電流源手段と、前記第２の値を有する前記電流を供給するための第２の電流源手段と、前記第３の値を有する前記電流を供給するための第３の電流源手段とを備えている、請求項１１に記載の装置。
- 前記チャージポンプ手段は、前記第１および第２の値を有する前記電流を供給するための第１の電流源手段と、前記第３の値を有する前記電流を供給するための第２の電流源手段とを備え、前記第１の作動モードおよび前記第２の作動モードは、前記周波数出力信号が所定の周波数にロックされる前記分数−Ｎ周波数シンセサイザのスピードアップ作動モードを形成するとともに、前記第３の作動モードは、前記周波数出力信号が所定のロック範囲内にある前記分数−Ｎ周波数シンセサイザの通常の作動モードである、請求項１１に記載の装置。
- 前記分数−Ｎ周波数シンセサイザは、前記位相コンパレータ手段の位相出力信号を平均化するように構成された自動切換手段を備え、前記平均化された位相出力信号は、前記分数−Ｎ周波数シンセサイザを前記第２の作動モードから前記第３の作動モードに自動的に切換えるために使用される、請求項１１に記載の装置。
- 前記自動切換手段は、低域通過フィルタと、デッドゾーンを有する１ビット量子化器とを備え、前記１ビット量子化器は、前記低域通過フィルタに連結されるとともに、前記平均化された出力信号が前記デッドゾーン内にあると、前記分数−Ｎ周波数シンセサイザを前記第２の作動モードから前記第３の作動モードに切換えるための切換信号を供給する、請求項１２に記載の装置。
- 前記分数−Ｎ周波数分割手段は、シグマデルタ変調器と、前記シグマデルタ変調器によって制御される分割器とを備えている、請求項１１に記載の装置。
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