以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
<実施の形態1>
(構成)
図1は、本実施の形態に係るPLL回路の構成図を示す。入力端子として、基準クロックであるRef.Clock信号が入力されるRef.Clock端子、及びBoost信号が入力されるBoost端子を有する。また、PFD(位相検出器)1、CP(チャージポンプ)2、LPF(ループフィルタ)3、VCO(電圧制御発振器)4がループ状に接続されており、PFD1はRef.Clock端子と接続されている。
プロセスモニタ回路(モニタ回路)5の入力端子には、Ref.Clock端子及び、Boost端子が接続されており、その出力をノードBoost_ENとする。ノードBoost_ENは、CP2のpc(パワーカットの略)端子、オア回路8の入力端子、プリチャージ回路6のpc端子に接続される。ここで、pc端子とはその端子を有するブロック回路の電源を制御する端子であり、Boost_EN信号がLレベルのとき、CP2の電源はオフかつプリチャージ回路6の電源はオンとなり、Boost_EN信号がHレベルのとき、CP2の電源はオンかつプリチャージ回路6の電源はオフとなる。
オア回路8の入力端子には、ノードBoost_ENとBoost端子が接続され、その出力端子は、N個の加速用CP(加速用チャージポンプ)で構成される加速用CP7の各pc端子に接続される。加速用CP7のそれぞれのチャージポンプは、CP2と同一回路構成の回路が使用されている。加速用CP7はpc端子を備えており、オア回路8の出力信号がHレベルのとき加速用CP7の電源はオンとなり、Lレベルのときはオフとなる。また、加速用CP7の入力端子および出力端子は、CP2と同じノードに接続される。
図2はLPF3の回路図を示す。CP2、LPF3、VCO4と接続されたノードとグランドとの間に抵抗25、容量26が直列に接続されている。
図3はプリチャージ回路6の回路図を示す。入力端子であるBoost_EN端子はNMOSトランジスタ11のゲート、及びインバータ9を介してPMOSトランジスタ10のゲートに入力される。電源は抵抗27を介してPMOSトランジスタ10のソースに接続される。PMOSトランジスタ10のドレインはNMOSトランジスタ11のドレインと接続され、またプリチャージ回路6の出力端子であるPre_OUT端子となる。NMOSトランジスタ11のソースはグランドに接続される。
図4はプロセスモニタ回路5の回路図を示す。入力端子として、基準クロックであるRef.Clock信号が入力されるRef.Clock端子、及びBoost信号が入力されるBoost端子を有し、共にF/F(フリップフロップ)12aの入力端子に接続される。Ref.Clock端子は、その他にシフトレジスタ回路12b、カウンタ13b、F/F12c、12dのクロック入力端子とも接続される。
F/F12aの出力はCMOSリングオシレータ14のリセット端子、アンド回路18aの入力端子、シフトレジスタ回路12bの入力端子に接続される。また、シフトレジスタ回路12bの出力端子はアンド回路18aの入力端子に接続され、アンド回路18aの出力端子はカウンタ13aのリセット端子に接続される。CMOSリングオシレータ14の出力端子はカウンタ13aのクロック入力端子に接続され、その出力端子は比較器15の入力端子に接続される。
比較器15の入力端子としては、上述したカウンタ13aと接続される端子の他に、比較の基準値であるThreshold_H信号が入力されるThreshold_H端子、およびThreshold_L信号が入力されるThreshold_L端子を有する。比較器15の出力端子は選択回路17の入力端子に接続される。
シフトレジスタ回路12bの出力端子はカウンタ13bのリセット端子、およびアンド回路18bの入力端子にも接続されている。カウンタ13bの出力端子はパルス生成回路16の入力端子に接続され、パルス生成回路16の出力端子は選択回路17の入力端子に接続される。
選択回路17の出力端子はF/F12cの入力端子に接続され、さらにアンド回路18b、F/F12dを介してプロセスモニタ回路5の出力端子である、Boost_EN端子となる。
(動作)
次に図1〜図8を用いて動作の説明を行う。
図7は、PLL回路のパワーオン後のタイミングチャートを示す。パワーオンと同時に、Ref.Clock信号とHレベルのBoost信号が外部(例えばPLL回路を含む全体回路の制御システム)より入力され、図1に示すプロセスモニタ回路5に入力される。その後の、プロセスモニタ回路5の動作について、図4を用いて説明を行う。
HレベルのBoost信号はF/F12aによりクロックと同期がなされ、CMOSリングオシレータ14、シフトレジスタ12b、アンド回路18aに入力される。入力後、CMOSリングオシレータ14の動作はオンとなり、プロセス、温度、電源電圧等の変動に応じた周波数で発振された信号が出力され、その信号はカウンタ13aに入力される。ここで、CMOSリングオシレータ14は、VCO4と同時に製造されることにより、同じプロセス変動を受けている。また、VCO4と同時に動作することにより、同じ温度、電源電圧等の変動を受けることになる。
また、上述したHレベルのBoost信号は、初期状態においてLレベルであるシフトレジスタ12bからの出力信号と共にアンド回路18aに入力され、それによりアンド回路18aの出力信号はHレベルとなり、その信号がカウンタ13aのリセット端子に入力されることにより、カウンタ13aの動作がオンとなる。
HレベルのBoost信号がシフトレジスタ12b内でシフトされる期間、すなわちシフトレジスタ12bからの出力信号がLレベルである間について、アンド回路18aの働きにより、カウンタ13aは動作が行われ、その間のCMOSリングオシレータ14からの出力信号の振幅数が、カウンタ13aによりカウントされる。
カウントされた値は、比較回路15に、Threshold_H信号、Threshold_L信号と共に入力され、プリチャージ回路6によってプリチャージされる期間の判定が行われる。カウントされた値がThreshold_H信号の値以上であれば"Best case"、Threshold_H信号の値未満、かつThreshold_L信号の値以上であれば"Typical case"、Threshold_L信号の値未満であれば"Worst case"と判定され、判定結果は選択回路17に入力される。Threshold_H信号、Threshold_L信号、および"Best case"、"Typical case"、"Worst case"の詳細については、後述する。
カウンタ13bおよびパルス生成回路16により、"Best case"、"Typical case"、"Worst case"のそれぞれに対応した信号が生成され、パルス生成回路16より出力される。また、選択回路17により、そのうちの一つが選択され出力される。その後、F/F12c、アンド回路18b、F/F12dによりクロックとの同期が改善され、Boost_EN信号としてプロセスモニタ回路5より出力される。
その後、プロセスモニタ回路5の出力Boost_EN信号がHレベルの間、プリチャージ回路6の電源はオンとなり、CP2、加速用CP7はパワーカットされ電源はオフとなる。その間、図3に示すプリチャージ回路6によって、抵抗25b、PMOSトランジスタ10、NMOSトランジスタ11により分圧された電圧が出力され、図2に示すLPF3に電荷が蓄積される。それにより、VCO4の入力電圧が所望の値に到達し、VCO4の出力信号が出力される。
ここで、上述したThreshold_H信号、Threshold_L信号、および"Best case"、"Typical case"、"Worst case"について、VCO4の特性図を示す図5、プロセスモニタ回路5のフローチャートを示す図6、パワーオン後のタイミングチャートを示す図7をさらに加えて説明する。
PLL回路の動作として、最終的にVCO4の出力周波数はRef.Clock信号と等しくなる必要があるが、VCO4の入力電圧と出力信号の発振周波数との関係は、図5に示すように、特性ばらつきより異なる。例えば、図5に示されたターゲットのVCO発振周波数に対して、特性が良ければ入力電圧は電圧104で所望の周波数に到達するが、特性が悪ければ電圧104よりも高い値である電圧105や電圧106の値が必要となる。
そこで、VCO4の入力電圧の初期値として図5に示すような3通りを設定し、電圧104が必要な場合、電圧105が必要な場合、および電圧106が必要な場合をそれぞれ、"Best case"、"Typical case"、"Worst case"とする。
また、上述したように、図4で示したCMOSリングオシレータ14は、VCO4と同じプロセスで作成され、動作時の温度、電源電圧等の条件も同等になるため、カウンタ13aでカウントされる値はVCO4の特性を反映したものとなる。よって、図6に示すように、カウント値がN回未満であれば(ステップS3)、"Worst case"として判断されプリチャージ時間はT3となり(ステップS4)、N回以上M回未満であれば(ステップS5)、"Typical case"として判断されプリチャージ時間はT2となる(ステップS6)。また、M回以上であれば(ステップS7)、"Best case"として判断されプリチャージ時間はT1となる(ステップS6)。
上述したカウント値であるN、Mの値は、それぞれ図4の比較回路15の入力信号として示したThreshould_H信号、Threshould_L信号の値に相当する。また、"Best case"、"Typical case"、"Worst case"の場合のBoost_EN信号、およびその信号によって制御されるプリチャージ時間T1、T2、T3のタイミングが図7に示されている。プリチャージ時間はT1<T2<T3であり、プリチャージ時間が長いほど、VCO4への初期の入力電圧は高くなる。
すなわち、プリチャージ時間について、特性ばらつきにより、"Best case"であるT1、"Typical case"であるT2、"Worst case"であるT3の3通りの中から選択される。また、そのプリチャージ時間により、VCO4の入力電圧の初期値として図5に示したような3通りの中から選択され、VCO4出力信号の周波数の初期値が、特性によらずターゲットのVCO発振周波数になる動作が行われる。
次に、プリチャージ回路6の動作後について、フローチャート図8により説明を行う。まず、上述したように、Boost信号がHレベルかつ、Boost_EN信号がHレベルの時(ステップS9)、プリチャージが行われ、同時にCP2、および加速用CP7はオフとなる(ステップS10)。その後、Boost_EN信号はLレベルとなり、プリチャージが終了し(ステップS11)、同時にCP2、および加速用CP7がオンとなる(ステップS12)。Boost_EN信号は、その後は常時Lレベルであり、CP2は常にオン状態となる。
また、加速用CP7はオア回路8の働きにより、Boost_EN信号がLレベルになった後、Boost信号がHレベルの間のみオン状態となる。よって、Boost信号がLレベルになったとき(ステップS13)、加速用CP7はオフとなる(ステップS14)。"Typical case"でのCP2、加速用CP7のタイミングチャートが、図7に示されている。プリチャージ回路6は、タイミング200でオンとなり、タイミング202でオフとなる。CP2はタイミング202でオンとなり、その後オン状態を保つ。また、加速用CP7は、タイミング202でCP2と同時にオンした後、タイミング204でオフとなる。よって、タイミング202から204の間は、複数のチャージポンプが同時にオンし動作することになる。
なお、"Best case"の場合は、プリチャージ回路6は、タイミング200でオンとなり、タイミング201でオフとなる。CP2はタイミング201でオンとなり、その後オン状態を保つ。加速用CP7は、タイミング201でCP2と同時にオンした後、タイミング204でオフとなる。また、"Worst case"の場合は、プリチャージ回路6は、タイミング200でオンとなり、タイミング203でオフとなる。CP2はタイミング203でオンとなり、その後オン状態を保つ。加速用CP7は、タイミング203でCP2と同時にオンした後、タイミング204でオフとなる。
加速用CP7を用いる理由について、プリチャージ回路6によりVCO4による出力信号の周波数の初期値が設定された後、PFD1、CP2、LPF3、VCO4のループ動作により、さらに位相が合わされる動作が行われる。このとき、上述したように加速用CP7が加わり複数のチャージポンプが同時に動作することにより、チャージポンプの能力が高くなり、位相合わせに要する収束時間が短縮される。
加速用CP7がオフした後は、PFD1、CP2、LPF3、VCO4により、通常のPLL回路の動作が行われる。
(効果)
プリチャージ回路6によって、VCO4の入力電圧を収束させたい電圧値にあらかじめ近づけられるため、ロックイン時間が短縮できる。
また、プロセスモニタ回路5によってプリチャージ回路の動作期間を決定することで、プロセス、温度、電源電圧に関係なくPLL回路のロックイン時間の短縮を実現することができる。
PLL回路の動作開始直後の最も位相差が大きいときに加速用CP7を動作させる事により、チャージポンプ回路の数を多く使用でき、周波数引き込み能力を高くすることができ、高速に位相の合わせこみができる。
またCP2と同一回路構成のチャージポンプ回路を使用することで、周波数引き込み能力を変化させるときに発生する位相の誤差を抑えることができる。
<実施の形態2>
(構成)
図9は、本実施の形態に係るPLL回路の構成図を示す。周波数測定回路19の入力端子には、実施の形態1に示したプロセスモニタ回路5と同様にRef.Clock端子及び、Boost端子が接続されており、さらにVCO4の出力端子が接続されている。
図10は周波数測定回路19の回路図を示す。入力端子として、基準クロックであるRef.Clock信号が入力されるRef.Clock端子、及びBoost信号が入力されるBoost端子を有し、さらにVCO4の出力端子であるVCO_OUT端子を有する。Ref.Clock端子、及びBoost端子はF/F20の入力端子に接続され、VCO_OUT端子はアンド回路23aの入力端子に接続される。アンド回路23aの入力端子は、オア回路24の出力端子とも接続される。
F/F20の出力端子は、Ref.Clock端子と共にアンド回路23b、23cに入力され、その出力はカウンタ21a、21bのリセット端子に入力される。また、アンド回路23aの出力端子はカウンタ21a、21bの入力端子に接続され、その出力端子は比較回路22a、22bの入力端子に接続される。
比較回路22a、22bの入力端子としては、上述したカウンタ21a、21bと接続される端子の他に、比較の基準値であるThreshold信号が入力されるThreshold端子をそれぞれ有している。
比較回路22a、22bの出力端子は、オア回路24の入力端子に接続され、その出力端子はアンド回路23dの入力端子に接続される。アンド回路23dの入力端子はF/F20の出力端子とも接続され、その出力端子は周波数測定回路19の出力端子である、Boost_EN端子となる。
Boost_EN端子は、実施の形態1に示したプロセスモニタ回路5の出力端子と同様に、CP2のpc端子、オア回路8の入力端子、プリチャージ回路6のpc端子に接続される。その他の回路構成については、実施の形態1と同様であるため、ここでの詳細な説明は省略する。
(動作)
次に図9、図10、および本実施の形態のフローチャートを示す図11を用いて動作の説明を行う。
実施の形態1と同様に、Ref.Clock信号とHレベルのBoost信号が外部より入力され、図9に示す周波数測定回路19に入力される。その後の、周波数測定回路19の動作について、図10を用いて説明を行う。
HレベルのBoost信号はF/F20によりクロックと同期がなされ、アンド回路23b、23cに入力される。アンド回路23b、23cの別の入力端子にはRef.Clock信号および反転されたRef.Clock信号がそれぞれ入力され、カウンタ21a、21bはRef.Clock信号の反転と共に交互にオンとなる。
初期状態ではVCOの出力周波数は0Hzであり(図11のステップS15)、またオア回路24から出力される信号はLレベルであり、その間アンド回路23aの出力信号として、入力信号であるVCO_OUT信号が出力される。
カウンタ21a、21bには、アンド回路23aの出力信号が入力され、カウンタ21a、21bは上述したように交互にオンするため、それぞれのオンの期間にアンド回路23aの出力信号の振幅数がカウントされる。カウントされた値は、比較回路22a,22bに、Threshold信号と共に入力され、VCO出力信号とThreshold信号として入力されるVCOロック時の周波数が比較され、プリチャージ回路6によってプリチャージされる期間の判定が行われる(図11のステップS16)。
Threshold信号はVCOロック時の周波数の値を示す信号であり、Ref.Clock信号の周波数に相当する。比較回路22a、22bにおいて、カウンタ21a、21bによってカウントされた値であるVCO出力周波数と比較され、「VCO出力周波数<VCOロック時の周波数」であればLレベル、「VCO出力周波数>=VCOロック時の周波数」であればHレベルの信号が出力される。それぞれ出力された信号は、オア回路24に入力される。
初期状態から比較回路22a、22bの比較結果が共に「VCO出力周波数<VCOロック時の周波数」である間は(図11のステップS17)、オア回路24の出力信号はLレベルであり、上述したようにアンド回路23aはVCO_OUT信号を出力し続ける。また、Boost_EN信号としては、Boost信号がHレベル、かつオア回路24の出力信号がLレベルである間はHレベルが出力される。この間プリチャージ回路6が動作され、実施の形態1と同様にLPF3への電荷の供給が行われる(図11のステップS18)。
比較回路22a、22bの比較結果のどちらかが「VCO出力周波数>=VCOロック時の周波数」になった瞬間から(図11のステップS19)オア回路24の出力信号はHレベルとなり、アンド回路23aの出力信号はVCO_OUT信号からLレベル固定となる。また、オア回路24の出力信号がHレベルになることにより、Boost_EN信号としてLレベルが出力され、プリチャージ回路6の動作が終了する(図11のステップS20)。このプリチャージ回路6の動作によって、VCO4の入力電圧の初期値として、VCO4の出力信号の周波数がRef.Clock信号と同等となる値が入力される。
また、Boost_EN信号がLレベルになると同時に、CP2、および加速用CP7がオンとなる。その後の動作は実施の形態1と同様であるので、ここでの詳細な説明は省略する。
(効果)
周波数測定回路19によって、Ref.Clock信号とVCO4の出力信号との周波数の比較を行いながらプリチャージ回路の動作期間を決定することで、プロセス、温度、電源電圧に関係なくPLLのロックイン時間の短縮を実現することができる。
<実施の形態3>
(構成)
図12は、本実施の形態に係るPLL回路の構成図を示す。図1に示した、実施の形態1のPLL回路に対して、加速用CP7に接続されるオア回路8の数は、加速用CP7と同じくN個を有し、それぞれのオア回路8の出力端子は加速用CP7のpc端子に1対1で接続されている。ここで、加速用CP7のN個のチャージポンプをそれぞれ、加速用CP_1、加速用CP_2、…、加速用CP_Nとする。
プロセスモニタ回路5の出力端子に接続されているノードBoost_ENは、全てのオア回路8の入力端子に接続されており、またCP2のpc端子、プリチャージ回路6のpc端子とも接続されている。それぞれのオア回路8の別の入力端子には、Boost_1端子、Boost_2端子、…、Boost_N端子が外部より接続されている。Boost_1端子は、プロセスモニタ回路5の入力端子にも接続されている。加速用CP7の入力端子および出力端子は、実施の形態1と同様にCP2と同じノードに接続される。
その他の回路構成については、実施の形態1と同様であるため、ここでの詳細な説明は省略する。
(動作)
次に図12および、本実施の形態のタイミングチャートを示す図13を元に、動作の説明を行う。
まず、パワーオンと同時に、Ref.Clock信号とHレベルのBoost_1信号が外部より入力され、図1に示すプロセスモニタ回路5に入力される。同時に、上述したBoost_1信号を含むHレベルのBoost_2信号、…、Boost_N信号が外部よりオア回路8にそれぞれ入力される。
また、実施の形態1と同様に、プロセスモニタ回路5により、"Best case"、"Typical case"、"Worst case" に応じたBoost_EN信号が選択され、出力される。(図13におけるBoost_EN信号については、その内の選択された1種類のみ記述している。)図13に示すように、Boost_EN信号がHレベルである間プリチャージ回路の動作状態はオンであり、プリチャージ回路6によりプリチャージが行わる。また、その間はCP2および加速用CP7は全てオフとなっている。
その後、Boost_EN信号がLレベルになりプリチャージは終了する。同時に、CP2および加速用CP7については、それぞれのpc端子に入力される信号がLレベルになり、全てオンとなる。Boost_EN信号は、その後は常時Lレベルであり、CP2は常にオン状態となる。
また、加速用CP7は、実施の形態1と異なり、オア回路8の働きと、Boost_1信号、Boost_2信号、…、Boost_Nが順番にLレベルになることにより、その動作状態は一つずつオフになる。すなわち、図13に示すように、例えば加速用CP_1の動作状態は、Boost_1信号がLレベルになるタイミング302と同時にオフとなり、加速用CP_2の動作状態は、Boost_2信号がLレベルになるタイミング303と同時にオフとなる。そして、加速用CP_Nの動作状態は、Boost_N信号がLレベルになるタイミング304と同時にオフとなる。
なお、本実施の形態においては、N個の加速用CP7全てが動作するよう記述しているが、N個用意した中の一部のみ動作させても良い。また、Boost_1、Boost_2、Boost_Nの信号は、外部から入力されるとしたが、内部の例えばプロセスモニタ回路内のカウンタを使用して作成しても良い。
加速用CP7が全てオフした後は、PFD1、CP2、LPF3、VCO4により、通常のPLL回路の動作が行われる。
(効果)
実施の形態1と同様に、プリチャージ回路6と加速用CP7の動作タイミングを制御する制御手段としてプロセスモニタ回路5を使用した場合について、加速用CP7の動作を一つずつ終了させることにより、同時に終了させる場合に比べて、切り替わりで生じる位相の誤差を抑えることができる。
<実施の形態4>
(構成)
図14は、本実施の形態に係るPLL回路の構成図である。図9に示した、実施の形態2のPLL回路に対して、加速用CP7に接続されるオア回路8の数は、加速用CP7と同じくN個を有し、それぞれのオア回路8の出力端子は加速用CP7のpc端子に1対1で接続されている。ここで、加速用CP7のN個のチャージポンプをそれぞれ、加速用CP_1、加速用CP_2、…、加速用CP_Nとする。
周波数測定回路19の出力端子に接続されているノードBoost_ENは、全てのオア回路8の入力端子に接続されており、またCP2のpc端子、プリチャージ回路6のpc端子とも接続されている。それぞれのオア回路8の別の入力端子には、Boost_1端子、Boost_2端子、…、Boost_N端子が外部より接続されている。Boost_1端子は、周波数測定回路19の入力端子にも接続されている。加速用CP7の入力端子および出力端子は、実施の形態2と同様にCP2と同じノードに接続される。
その他の回路構成については、実施の形態2と同様であるため、ここでの詳細な説明は省略する。
(動作)
次に図14を元に、動作の説明を行う。
まず、パワーオンと同時に、Ref.Clock信号とHレベルのBoost_1信号が外部より入力され、図14に示す周波数測定回路19に入力される。同時に、上述したBoost_1信号を含むHレベルのBoost_2信号、…、Boost_N信号がオア回路8にそれぞれ入力される。
また、実施の形態2と同様に、周波数測定回路19により、VCO4の出力信号と、Threshold信号として入力されるVCOロック時の周波数が比較され、その結果に応じたBoost_EN信号が出力される。Boost_EN信号は、「VCO出力周波数<VCOロック時の周波数」であればHレベル、「VCO出力周波数>=VCOロック時の周波数」であればLレベルの信号が出力される。
Boost_EN信号がHレベルである間プリチャージ回路の動作状態はオンであり、プリチャージ回路6によりプリチャージが行わる。また、その間はCP2および加速用CP7は全てオフとなっている。
その後のBoost_EN信号がLレベルになりプリチャージは終了する。同時に、CP2および加速用CP7については、それぞれのpc端子に入力される信号がLレベルになり、全てオンとなる。これ以降の動作については、実施の形態3と同様である。
Boost_EN信号は、その後は常時Lレベルであり、CP2の電源は常にオン状態となる。また、加速用CP7はオア回路8の働きにより、Boost_1信号、Boost_2信号、…、Boost_Nが順番にLレベルになり、それにより加速用CP7の動作状態は一つずつオフになる。
なお、本実施の形態においては、N個の加速用CP7全てが動作するよう記述しているが、N個用意した中の一部のみ動作させても良い。また、Boost_1、Boost_2、Boost_Nの信号は、外部から入力されるとしたが、内部の例えば周波数測定回路19内のカウンタを使用して作成しても良い。加速用CP7が全てオフした後は、PFD1、CP2、LPF3、VCO4により、通常のPLL回路の動作が行われる。
(効果)
実施の形態2と同様に、プリチャージ回路6と加速用CP7の動作タイミングを制御する制御手段として周波数測定回路19を使用した場合について、加速用CP7の動作を一つずつ終了させることにより、同時に終了させる場合に比べて、切り替わりで生じる位相の誤差を抑えることができる。
<従来のCDR>
図15は、従来のCDRを示すブロック図である。また、図16は、従来のCDRのフローチャートである。
以下、図15および図16に基づいて、動作を説明する。
外部リセット信号、またはPowerManagement(回路の全体、または一部がPowerCutされている状態)からの復帰信号を受け、CDRは動作を開始する。制御回路が外部リセット信号、またはPowerManagementからの復帰信号を受け、内部リセット信号、ループフィルタの電荷引き抜き信号を生成し、CDRの初期化が行う(CDRの全コンポーネントが初期化され、ループフィルタの電荷が引き抜かれる)。ループ選択回路が周波数ループを選択する(F103)。
周波数ロック検出回路が周波数ロックを検出するまで、周波数ループで電圧制御発振器の1/Nクロックをリファレンスクロックの周波数と位相を近づける動作を続ける。(F104)。電圧制御発振器のクロックの1/Nがリファレンスクロックより大きいければ周波数を下げて、小さければ周波数を上げる。
周波数ロック検出回路が周波数ロックを検出した場合、ループ選択回路が周波数ループを選択し、位相ループで電圧制御発振器のクロックの位相を入力データから180度遅れた位相に近づける動作を開始する(F105)。
位相ロック検出回路が周波数ロックを検出した場合、位相ロックを保持し、位相ロック検出回路が周波数ロックを検出しない場合、電圧制御発振器のクロックの位相を入力データから180度遅れた位相に近づける動作を続ける(F106)。
周波数ループは、リファレンスクロックのN倍の周波数を持つクロックを生成するループ(帰還部)。以下のコンポーネントから成る。周波数位相比較器は、リファレンスクロックと電圧制御発振器の生成クロックの1/Nのクロックとの位相差を検出し、それに比例する電流を出力する。内部リセット信号がリセット時には、初期化される。(構成要素のFF、ラッチを初期値に戻し、Power cut(電流経路を遮断)する。)ループフィルタは周波数位相比較器の出力電流の電荷を容量に蓄積し電圧に変換する。抵抗成分と容量成分とを有する素子で構成され、電圧制御発振器の入力端と基準電位間とに直列に接続される。内部リセット信号がリセット時には、容量の電荷が引き抜かれる。電圧制御発振器はループフィルタの出力電圧に比例する周波数のクロックを出力する。内部リセット信号がリセット時に初期化される。1/N分周器は電圧制御発振器の出力クロックを1/Nに分周する。内部リセット信号がリセット時に初期化される。
●位相ループ
入力データと180度遅れた位相を持つクロックを生成するループ(帰還部)。以下のコンポーネントから成る。ループフィルタと電圧制御発振器は周波数ループと共通である。
位相比較器は、入力データから電圧制御発振器の生成クロックの180度遅れた位相と電圧制御発振器の生成クロックの位相差を検出し、それに比例する電流を出力する。また、内部リセット信号がリセット時に初期化される。
ループフィルタ、電圧制御発振器は、周波数ループと共通部品である。
●周波数ロック検出器
周波数ループがリファレンスクロックにロックしたこと(電圧制御発振器がリファレンスクロックのN倍の周波数を持つクロックを安定して生成している状態)を検出する回路であり、ロックしたことを示す周波数ロック信号を出力する。内部リセット信号がリセット時に初期化され、周波数ロック信号はアンロックになる。
●ループ選択回路
周波数ロック信号を制御信号として、CDRの状態を周波数ループにするか、位相ループにするかを選択する回路。
周波数ロック信号がアンロック時は周波数ループ側が選択され、ロック時は位相ループが選択される。
●制御回路
PowerOn信号、外部リセット信号を入力とし、内部リセット信号を生成する。
●リタイム回路
入力データを電圧制御発振器の出力クロックの立上りまたは立下りの一方のエッジで取り込む。受信データ(取り込んだデータ)と再生クロック(取り込みに使用したクロックを受信データに対して位相管理したクロック)を出力する。内部リセット信号がリセット時に初期化される。
●位相ロック検出器
位相ループが入力データにロックしたこと(電圧制御発振器が入力データと180度遅れた位相を持つクロックを安定して生成している状態)を検出する。
内部リセット信号がリセット時に初期化され、位相ロック信号はアンロックになる。
図17は、従来の技術を示すPLL回路のブロック図である。基準となるリファレンスクロックを周波数位相比較器、ループフィルタ、電圧制御発振器、1/N分周器のPLLのループを巡回させ、所望の周波数を得る構成である。図18は、PLL回路の動作を示す、動作フローチャートの図である。周波数ロック検出器では、リファレンスクロックと逓倍されたクロックとを周波数が所望の周波数となったかどうかを検出する。
<従来のCDRの問題点>
周波数ループと位相ループをもつClock Data Recovery回路(以下、CDR回路)には、信号のタイミングやノイズが原因で、周波数ループ、位相ループともにハングアップする(CDRが入力データにロックする(正常にデータを受信する状態になる)までに長時間を要する、あるいはロックできない状態で安定する)ことがある。
また、PLLは上記CDRの周波数ループと同じ構成を持ち、同様にハングアップする(周波数ロックするまでに長時間を要する、あるいはロックできない状態で安定することがある。
しかしながら、フローチャートに示すように、周波数ロックする場合は正常動作であるので考慮不要であるが、アンロックしている場合はロックするのに長時間を要する、あるいは、いつまでもロックできない状態である、ハングアップの状態に陥っている場合がある。ハングアップ状態になると、ロックされるまでに長時間を必要とするため、ロックした動作クロックを短時間で必要とする需要には応えることができなかった。
<その解決手段>
周波数ループと位相ループのそれぞれにハング検出回路(一定時間ロックしないとハングとみなす)を持たせる。ハング検出回路がハングを検出した際には、CDRの初期化を行い(CDR内部のリセット信号、ループフィルタの電荷引き抜き信号を生成し、全コンポーネント回路のリセットとループフィルタの電荷引き抜きを行う)、再度ロック動作を開始することで、ハングアップ状態を解消する。
また、PLLについては、上記CDRの周波数ループとそのものであり、同様の手段を適用する。
<その効果>
ハングアップが早期に解消されロック時間が短縮される。また、ロックに制約時間がある場合(SATA Gen2の規格では54us)、制約時間内のロック動作の回数が増えるため、制約時間内にロックする確率が高まる。具体的に言うと、一回のロック動作でハングする確率が1E−3であるならば、3回のロック動作を繰り返すとハングする確率は1E−9となる。
<実施の形態5>
図19は、実施の形態5を説明する図面であり、概略従来例に比して、周波数ループのハング検出回路、位相ループのハング検出回路を追加し、制御回路を制御回路2に変更している。図20は、本実施の形態5における動作を示すフローチャートである。以下、本実施の形態5について図面を参照しながら説明する。
○周波数ループハング検出回路(図21、図22、図23)
周波数ループハング検出回路1は、ハングと判定する期間(Tfloop_hang)、周波数ロック信号(FLOCK、L:アンロック、H:ロック)がHにならなければ、ハングと判定する回路である。周波数ロック信号とリファレンスクロックとを入力し、一定時間、周波数ロック信号がロック状態を示す信号とならないときに周波数ループFLがハングアップしていると判定し、周波数ループハング信号FHANGを生成する。図21は、周波数ループハング検出回路の一例を示すブロック図である。図示しないCPU等の制御回路から起動時に所定の値N1をプリセットされる時間を判断するためのリファレンスクロック(REFCLK、周波数既知)の変化を計数するカウンタN1を有する。また、周波数ロック信号FLOCK(FLOCK、L:アンロック、H:ロック)と周波数ループハング検出回路のリセット信号RESET_FHANG(RESET、Lリセット)とからカウンタN1を初期化あるいは所定の値N1をプリセットさせる信号Rを生成するロジック部を有する。さらに、カウンタN1の出力を制御信号として受け、電源電圧を入力データとして受け、周波数ループハング信号FHANG(FHANG、L:ハングでない、H:ハング検出)を出力する信号生成回路を有する。この信号生成回路は、Dフリップフロップでもかまわない。
図22は、周波数ループハング検出回路の動作タイミングチャートを示す図である。信号RESET_FHANGと信号FLOCKとが解除状態に遷移すると信号Rが解除され、カウンタでのカウント動作が開始する。FLOCKの解除が終了する所定期間の間のカウント数が所定値N1より小さい場合は、ハングアップは発生していないので正常動作がされたことになる。すなわち、RESETが解除(L→H)されてからFLOCKがHになるまでの期間のカウンタのカウント数がN1より小さいため、カウンタ出力(OUT)はLのまま、よって、FHANGもLのままとなる。
図23は、正常動作ではないハングアップを生じた場合の動作タイミングチャートを示す図である。この場合、信号FLOCKが所定時間経過までに解除が終了しないため、カウンタN1のカウントが所定値N1より大きくなりハングアップしていることを検出する。したがって、周波数ループハング検出回路からの信号FHANGはハングアップしていることを示す状態信号が出力される。すなわち、RESETが解除(L→H)されてからFLOCKがHになる前にカウンタのカウント数がN1に到達すると、カウンタ出力(OUT)がHとなる。OUTの立上りエッジでD−FFがHを取り込んでFHANGがHとなり、RESETがLになるまで保持される。
○位相ループハング検出回路(図24、図25、図26)
位相ループハング検出回路3の入力信号は、時間を判断するためのリファレンスクロック(REFCLK、周波数既知)と、位相ロック信号(PLOCK、L:アンロック、H:ロック)とリセット(RESET、Lリセット)である。位相ループハング検出回路3の出力信号は、位相ループハング信号(PHANG、L:ハングでない、H:ハング検出)。位相ループハング検出回路3は、時間を判断するためのカウンタと、カウンタの出力を保持するためのD−FFと、カウンタのRESET信号を生成するロジック回路から成る。Tfloop_hangは、カウンタのカウント数N2で設定する。N2は起動時にCPUによって設定される。位相ループハング検出回路3は、ハングアップと判定する所定時間(Tfloop_hang)、位相ロック信号(PLOCK、L:アンロック、H:ロック)がロックとならないときにハングアップしていると判定し、位相ループハング信号PHANGを生成する判定回路である。位相ループハング検出回路3の構成は、周波数ループハング検出回路1と同じ構成でも良いが、周波数ハング検出回路1での周波数ロック信号FLOCKに換えて位相ロック信号PLOCKを入力させる構成とする。なお、カウンタN2は、図示しないCPU等の制御回路から所定の値N2をプリセットされる。
図24は、位相ループハング検出回路3の構成を示す一例であり、信号FLOCKに換えて信号PLOCKに置き換えた構成である。図25および図26に位相ループハング検出回路3の動作タイミングチャートを示す。
図25では、RESETが解除(L→H)されてからFLOCKがHになるまでの期間のカウンタのカウント数がN2より小さいため、カウンタ出力(OUT)はLのまま、よって、PHANGもLのままとなる。
一方、図26では、RESETが解除(L→H)されてからFLOCKがHになる前にカウンタのカウント数がN2に到達すると、カウンタ出力(OUT)がHとなる。OUTの立上りエッジでD−FFがHを取り込んでPHANGがHとなり、RESETがLになるまで保持される。この他の動作は、周波数ループハング検出回路1と同じ考え方で理解できるため、繰り返しの説明をせず省略する。
なお、N1とN2は、電源投入時等に設定され、同じ値が設定されても良いし、相関を持たせた異なる値、相関を持たないランダムな値に設定することも可能である。
○制御回路2(図27,図28、図29参照)
制御回路2は、周波数ループハング信号(FHANG、L:ハングでない、H:ハング)、位相ループハング信号(PHANG、L:ハングでない、H:ハング)、リファレンスクロック(REFCLK)を備え、入力信号は、Power ON信号(PO、L:PowerOff、H:PowerOn)、外部リセット信号(RESET、L:リセット,H:リセット解除)である。また出力信号は、内部リセット信号(RESETL、L:リセット、H:リセット解除)、周波数ハング検知回路のリセット信号(RESET_FHANG、L:リセット、H:リセット解除)、位相ハング検知回路のリセット信号(RESET_FHANG、L:リセット、H:リセット解除)である。制御回路2は、内部リセット信号として、PowerCut信号がLの期間、または、外部リセット信号がLの期間、または、周波数ハング信号がHになってからリファレンスクロックをN3回カウントする期間、または、周波数ハング信号がHになってからリファレンスクロックをN3回カウントする期間、の幅を持つLパルスを生成する。
また、周波数ハング検知回路のリセット信号として、PowerCut信号がLの期間、または、外部リセット信号がLの期間、または、周波数ハング信号がHになったときに内部リセットを解除してから時間T1後に時間T2の幅を持つLパルスを生成する。また、位相ハング検知回路のリセット信号として、PowerCut信号がLの期間、または、外部リセット信号がLの期間、または、位相ハング信号がHになったときに内部リセットを解除してから時間T3後に時間T4の幅を持つLパルスを生成する。つまり、周波数ハング、位相ハングが発生したとき、一定期間内部リセットを実施する。ただし、一定期間内部リセットを生成する回路は、内部リセット中に動作している必要があるため内部リセット信号をリセット信号に使えない。専用のリセット信号が必要となる。また、一定期間内部リセットを生成する回路にはハング検出回路の出力を用いているため、ハング検出回路のリセット信号にも内部リセット信号を使えず、専用のリセット信号が必要となる。
図27は、制御回路2の実施例のブロック図であり、周波数ハング回復信号生成部、位相ハング回復信号生成部、内部リセット信号生成部、とからなる。従来の制御回路は、PowerON信号と外部リセット信号とをAND処理するAND回路を用いていた。
○周波数ハング回復信号生成部
入力信号は、時間を判断するためのリファレンスクロックと、周波数ループハング信号と、外部リセット信号である。出力信号は、周波数ハング検知回路のリセット信号と周波数ハング回復信号(L:内部リセットしない、H:内部リセットをする)である。周波数ハング回復信号生成部は、時間を判断するためのカウンタと、カウンタの出力を保持するためのD−FFと、周波数ハング回復信号が解除(H−>L)されてから時間T1後に周波数ハング検知回路と制御回路2の周波数ハング回復信号生成部をリセットする信号(周波数ハング検知回路のリセット信号)を生成するための遅延線A1、遅延線A2を含むロジック回路から成る。カウンタのカウント数N3はCPUから設定される。
○位相ハング回復信号生成部
入力信号は、時間を判断するためのリファレンスクロックと、位相ループハング信号と、外部リセット信号である。出力信号は、位相ハング検知回路のリセット信号と位相ハング回復信号(L:内部リセットしない、H:内部リセットをする)である。位相ハング回復信号生成部は、時間を判断するためのカウンタと、カウンタの出力を保持するためのD−FFと、位相ハング回復信号が解除(H−>L)されてから時間T3後に周波数ハング検知回路と制御回路2の周波数ハング回復信号生成部をリセットする信号(位相ハング検知回路のリセット信号)を生成するための遅延線A3、遅延線A4を含むロジック回路から成る。カウンタのカウント数N4はCPUから設定される。
○内部リセット信号生成部
入力信号は、PowerCut信号と、外部リセット信号と、周波数ハング回復信号と、位相ハング回復信号である。出力信号は、内部リセット信号である。内部リセット信号生成部は、2つのロジックゲートから成る。
図28は、制御回路2の実施例のタイミングチャート(周波数ハング検出時)である。
周波数ハングが検知され(FHANGがL→H)、周波数ハング回復信号生成部のカウンタのリセット、D−FFのセットが解除され(R_F=L−>H)、カウンタがリファレンスクロック数のカウントを開始する。また、周波数ハング回復信号がHとなり、内部リセット信号がLを出力する。カウント数がN3回に到達するとOUT_FがL→Hとなり、D_FFがグランド電位を保持し(Q_F:H→L)、周波数ハング回復信号がLとなり、内部リセット信号がHとなる。この結果、内部リセット信号は、REFCLKをN3回カウントする期間のLパルスとなる。周波数ハング回復信号の立下りエッジから期間T1後に周波数ハング検知回路のリセット信号をLにし、周波数ハング検知回路をリセットする。その結果、FHANGはLにリセットされる。また、周波数ハング検知回路のリセット信号を用いて、周波数ハング回復信号生成部もリセットする。
その後、期間T2後に周波数ハング検知回路のリセット信号をHに戻す。この結果、周波数ハング検知回路のリセット信号は、期間T2のLパルスとなる。周波数ハング検知回路とを内部リセットと分離するのは、周波数ハング検知回路をリセットすると周波数ハング信号がLになり内部リセット信号をHに戻してしまうことを防ぎ、REFCLKをN3回カウントする期間のLパルスを持つ内部リセット信号を生成するためである。周波数ハング回復信号生成部のリセットとを内部リセットと分離するのは、周波数ハング回復信号生成部をリセットすることでカウンタが止まることを防ぎ、REFCLKをN3回カウントする期間のLパルスを持つ内部リセット信号を生成するためである。
図29は、制御回路2の実施例のタイミングチャート(位相ハング検出時)である。
位相ハングが検知され(PHANGがL→H)、位相ハング回復信号生成部のカウンタのリセット、D−FFのセットが解除され(R_P:L−>H)、カウンタがリファレンスクロック数のカウントを開始する。また、位相ハング回復信号がHとなり、内部リセット信号がLを出力する。
カウント数がN4回に到達するとOUT_PがL→Hとなり、D_FFがグランド電位を保持し(Q_P:H→L)、位相ハング回復信号がLとなり、内部リセット信号がHとなる。この結果、内部リセット信号は、REFCLKをN4回カウントする期間のLパルスとなる。
位相ハング回復信号の立下りエッジから期間T3後に位相ハング検知回路のリセット信号をLにし、位相ハング検知回路をリセットする。その結果、PHANGはLにリセットされる。また、位相ハング検知回路のリセット信号を用いて、位相ハング回復信号生成部もリセットする。
その後、期間T4後に位相ハング検知回路のリセット信号をHに戻す。この結果、位相ハング検知回路のリセット信号は、期間T4のLパルスとなる。
位相ハング検知回路とを内部リセットと分離するのは、位相ハング検知回路をリセットすると位相ハング信号がLになり内部リセット信号をHに戻してしまうことを防ぎ、REFCLKをN4回カウントする期間のLパルスを持つ内部リセット信号を生成するためである。
位相ハング回復信号生成部のリセットとを内部リセットと分離するのは、位相ハング回復信号生成部をリセットすることでカウンタが止まることを防ぎ、REFCLKをN4回カウントする期間のLパルスを持つ内部リセット信号を生成するためである。
実施の形態5によれば、ハング状態を早期に解消されロック時間が短縮される。また、通常の利用形態では、ロックに制約時間が課される場合が多く、制約時間内にロックを試みるリトライ回数が増えるため、制約時間内にロックする確率が高まる効果がある。
<実施の形態6>
図30は、本実施の形態6を示す、ブロック図である。実施の形態5とは、制御回路2_2、および周波数ロック検出器106_2とを異なる回路で構成した点、位相ループハング検出器のリセット生成回路4を追加した点とが異なる。図31は、実施の形態6における動作を示す、動作フフローチャートの図である。以下、実施の形態5との重複をしないように説明を行う。
図32は、周波数ロック検出器106_2を示すブロック図である。周波数ロック検出器106_2は、周波数ロック検出器とANDゲートとからなる。
周波数ロック検出器106_2は、入力信号として、電圧制御発振器の出力クロック、リファレンスクロック、内部リセット信号(RESETL、L:リセット、H:リセット解除)、位相ループハング検出回路のリセット信号(L:リセット、H:リセット解除)を入力し、出力信号として、周波数ロック信号(FLOCKL、L:アンロック、H:ロック)を出力する。周波数ロック検出器106_2は、周波数ロック検出器のリセット信号として、内部リセット信号と位相ループハング検出回路のリセット信号のANDを入力する回路である。位相ループハング検出回路のリセット信号がリセットのとき、周波数ロック検出器がリセットされ周波数ロック信号がHとなるため、ループ選択回路は周波数ループを選択する。
図33は、位相ループハング検出器のリセット生成回路4のブロック図である。位相ループハング検出器のリセット生成回路4は、遅延線A21と遅延線A22を含むロジック回路で構成される。位相ループハング検出器のリセット生成回路4は、入力信号として、位相ループハング信号(PHANG、L:ハングでない、H:ハング)を入力し、出力信号として、位相ループハング検出器のリセット信号(RESET_PHANG、L:リセット、H:リセット解除)を出力する。位相ループハング検出器のリセット生成回路4は、位相ループハング信号の立上がりエッジの時間T21後から時間T21+T22の期間のLパルスを生成するエッジ検出回路で構成した。
図34は、制御回路2_2を示すブロック図である。図35は、制御回路2_2の動作を示す動作タイミングチャートの図である。
●制御回路2_2は、入力信号として、PowerON信号PO(L:PowerOff、H:PowerOn)、外部リセット信号RESET(L:リセット,H:リセット解除)、周波数ループハング信号FHANG(L:ハングでない、H:ハング)、リファレンスクロックREFCLKを入力する。また出力信号として、内部リセット信号RESETL(L:リセット、H:リセット解除)、周波数ハング検知回路のリセット信号RESET_FHANG(L:リセット、H:リセット解除)を出力する。
●制御回路2_2は、内部リセット信号として、PowerCut信号がLの期間、または、外部リセット信号がLの期間、または、周波数ハング信号がHになってからリファレンスクロックをN10回カウントする期間、または、周波数ハング信号がHになってからリファレンスクロックをN10回カウントする期間、の幅を持つLパルスを生成し、出力する。
また、周波数ハング検知回路のリセット信号として、PowerCut信号がLの期間、または、外部リセット信号がLの期間、または、周波数ハング信号がHになったときに内部リセットを解除してから時間T11後に時間T12の幅を持つLパルスを生成し、出力する。
●図34は、制御回路2_2の実施例のブロック図である。
制御回路2_2は、周波数ハング回復信号生成部と内部リセット信号生成部からなる。
従来の制御回路では、PowerON信号と外部リセット信号とをAND処理するAND回路を用いていた。
○周波数ハング回復信号生成部
入力信号は、時間を判断するためのリファレンスクロックと、周波数ループハング信号と、外部リセット信号である。出力信号は、周波数ハング検知回路のリセット信号と周波数ハング回復信号(L:内部リセットしない、H:内部リセットをする)である。
周波数ハング回復信号生成部は、時間を判断するためのカウンタと、カウンタの出力を保持するためのD−FFと、周波数ハング回復信号が解除(H−>L)されてから時間T11後に周波数ハング検知回路と制御回路5の周波数ハング回復信号生成部をリセットする信号(周波数ハング検知回路のリセット信号)を生成するための遅延線A11、遅延線A12を含むロジック回路から成る。カウンタのカウント数N10はCPUから設定される。
○内部リセット信号生成部
入力信号は、PowerCut信号と、外部リセット信号と、周波数ハング回復信号とである。出力信号は、内部リセット信号である。内部リセット信号生成部は、2つのロジックゲートから成る。
●図35は、制御回路2_2の実施例のタイミングチャートである。
周波数ハングが検知され(FHANGがL→H)、周波数ハング回復信号生成部のカウンタのリセット、D−FFのセットが解除され(R_F:L−>H)、カウンタがリファレンスクロック数のカウントを開始する。また、周波数ハング回復信号がHとなり、内部リセット信号がLを出力する。
カウント数がN10回に到達するとOUT_FがL→Hとなり、D_FFがグランド電位を保持し(Q_F:H→L)、周波数ハング回復信号がLとなり、内部リセット信号がHとなる。この結果、内部リセット信号は、REFCLKをN3回カウントする期間のLパルスとなる。
周波数ハング回復信号の立下りエッジから期間T1後に周波数ハング検知回路のリセット信号をLにし、周波数ハング検知回路をリセットする。その結果、FHANGはLにリセットされる。また、周波数ハング検知回路のリセット信号を用いて、周波数ハング回復信号生成部もリセットする。
その後、期間T12後に周波数ハング検知回路のリセット信号をHに戻す。この結果、周波数ハング検知回路のリセット信号は、期間T12のLパルスとなる。
周波数ハング検知回路と内部リセットとを分離するのは、周波数ハング検知回路をリセットすると周波数ハング信号がLになり内部リセット信号をHに戻してしまうことを防ぎ、REFCLKをN10回カウントする期間のLパルスを持つ内部リセット信号を生成するためである。
周波数ハング回復信号生成部のリセットとを内部リセットと分離するのは、周波数ハング回復信号生成部をリセットすることでカウンタが止まることを防ぎ、REFCLKをN10回カウントする期間のLパルスを持つ内部リセット信号を生成するためである。
実施例1では、周波数ループ、位相ループでハングを検出した場合に周波数ループ、位相ループを初期化しているのに対して、実施例2では、位相ループでハングを検出した場合には初期化をせずに周波数ループから再度ロック動作を開始する(F604)。したがって、F602に示す初期化フローをしないため、実施例1と比較し、さらにロック時間が短縮され、さらに制約時間内にロックする確率が高まる。
<実施の形態7>
図36は、実施の形態7におけるPLLのブロック図を示す図である。先に実施の形態で示した周波数ループの部分を抜き出したもの、すなわち、PLLにも応用することができると理解いただきたい。図37は、PLLの動作を示す、動作フローチャートの図である。
実施の形態7では、周波数ロックがされていないアンロック状態において、周波数の引き込み、すなわち、周波数を変更してロックさせようとしている状態であるのか、ロックが外れて所望の周波数をはるかに越えてしまいロックする安定方向に動作が収束しない状態になっていないかを、判定する構成とした。
すなわち、周波数ループハング検出回路の出力信号である周波数ループハング信号を制御回路5への周波数ループハング信号の入力ノードに接続し、制御回路5の出力信号である周波数ハング検知回路のリセット信号RESET_FHANGを周波数ハング検出回路へフィードバックすることでPLLのロックが高速に行われる。
1 PFD、2 CP、3 LPF、4 VCO、5 プロセスモニタ回路、6 プリチャージ回路、7 加速用CP、8 オア回路、9 インバータ、10 PMOSトランジスタ、11 NMOSトランジスタ、12a,12c,12d,20 フリップフロップ、12b シフトレジスタ、13a,13b,21a,21b カウンタ、14 CMOSリングオシレータ、15,22a,22b 比較回路、16 パルス生成回路、17 選択回路、18a,18b,23a,23b,23c,23d アンド回路、19 周波数測定回路、24 オア回路、25,27 抵抗、26 コンデンサ、104,105,106 VCO入力電圧、200,201,202,203,204,300,301,302,303,304 タイミングチャート内のタイミング。