JP2021097306A - クロック再生回路、波形観測装置、クロック再生方法及び波形観測方法 - Google Patents

Abstract

【課題】既知の伝送レートを有する信号の入力に対するロック時間を短縮し、波形観測時間も短くすることが可能なクロック再生回路、波形観測装置、クロック再生方法及び波形観測方法を提供する。【解決手段】サンプリングオシロスコープ１に備わるクロックリカバリー回路３は、ＰＬＬ回路部３ｅがロックするように、クロック信号の位相を制御電圧に応じてシフトさせることでクロック信号を入力信号に同期させるものであり、伝送レートに対応して、入力信号が該伝送レートを有するときのＰＬＬ回路部３ｅのロック時電圧を格納する位相補正制御テーブル６ａと、入力信号に関連付けて伝送レートを入力する伝送レート入力手段９と、入力信号に伝送レートが関連付けられている場合、該伝送レートに対応して格納されているロック時電圧を用いて位相シフト制御を実行する位相補正制御部５ｅと、を有する。【選択図】図２

Description

本発明は、入力信号から該入力信号の波形観測に用いるクロック信号を再生する機能を有するクロック再生回路、波形観測装置、クロック再生方法及び波形観測方法に関する。

例えば、光トランシーバや光インターフェースなどの光デバイス（若しくは、光モジュール）の検査段階で使用する測定系として、図７に示すように、サンプリングオシロスコープ６０を用いたシステム構成が知られている。

図７において、被試験対象物（Device Under Test：ＤＵＴ）７０は、例えば光トランシーバであり、評価ボード７０Ａに装着（接続）して用いられる。図７に示すシステム構成において、信号発生装置（Pulse Pattern Generator：ＰＰＧ）６５は、ＤＵＴ７０に対してデータ信号を送出するとともに、サンプリングオシロスコープ６０に対してクロック信号を送出する。ＤＵＴ７０は、ＰＰＧ６５からのデータ信号を入力し、そのデータ信号を光信号でサンプリングオシロスコープ６０へ出力する。サンプリングオシロスコープ６０は、ＰＰＧ６５から入力するクロック信号に基づきトリガ生成部６２でトリガ信号を生成し、該トリガ信号に応じたサンプリングタイミングでサンプラー６１がデータ信号をサンプリングして波形観測を行うようになっている。

上記システム構成において、ＤＵＴ７０が送出するデータ信号がＰＰＧ６５のクロック信号と同期しないものがある。具体的な例を挙げると、これまでは１００ＧＨｚまではＰＰＧ６５（ホスト側）とＤＵＴ７０（受信側）が同期していたものが、近年、４００ＧＨｚ（ＰＡＭ４信号）を扱う状況に至ってホスト側と受信側とが同期しない事態が生じ、クロックリカバリーが必要になっていた。

クロックリカバリー機能を有する従来のクロック再生装置としては、位相比較器が入力信号と再生クロック信号の位相差を検出すると、分解能が異なる２つの補正値のいずれかによりディジタル制御発振器で発振される再生クロックの位相をシフトさせることで、再生クロック信号の位相を入力信号の位相に合わせる閉ループ制御技術が特許文献１に提案されている（段落０００８〜００１１、図１参照）。

特開平１１−２０５２９８号公報

ところで、光デバイスの検査段階（図７参照）においては、それぞれ伝送レートの規格が異なる信号を受け渡す多種類の光デバイスが波形観測対象（ＤＵＴ７０）として用いられるのが一般的である。

このため、サンプリングオシロスコープ６０と併用するクロックリカバリー回路についても、伝送レートが異なるＤＵＴ７０を繋ぎかえて（交換して）、該ＤＵＴ７０からの入力信号の伝送レートに対応するクロック信号を再生できることが望まれている。

また、光デバイスの生産現場では、生産性向上の観点から、サンプリングオシロスコープ６０による光デバイス１個当たりの波形観測時間をできる限り短縮することが求められている。

上述した要求に対し、特許文献１に記載の従来のクロック再生回路は、既知の伝送レートの信号を入力してそのレートに対応した周波数のクロック信号を再生することが前提であって、伝送レートが異なるＤＵＴ７０を交換して、交換後のＤＵＴ７０が個々に出力するそれぞれ異なる伝送レートの信号を選択的に入力し、その都度、その信号の伝送レートに対応した周波数を有するクロック信号を再生することはできなかった。

一方で、規格レートが不明な信号（任意の規格レートを有する信号）を入力し、該入力信号の規格レートに合致する周波数を有するクロック信号の再生を可能にする従来のクロック再生回路としては、例えば、入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器と、入力信号とクロック信号との位相差信号を検出し、該位相差信号に応じた電圧をＶＣＯに入力する位相比較器とを有するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）を備え、ＰＬＬがロック状態となるまで、所定の電圧範囲内から網羅的に制御電圧（位相補正値）を順次設定し、該設定された位相補正値に基づいて、位相比較器に入力するクロック信号の位相を順次シフトさせる動作を繰り返してクロック信号を入力信号に同期させるものがあった。

しかしながら、この従来のクロック再生回路では、任意の伝送レートを有する信号は勿論、伝送レートが既知の信号であっても、その信号が入力された際には、毎回、同様の変動パターンで制御電圧の掃引制御を繰り返し実施する必要があり、ＰＬＬのロック時間が長くならざるを得なかった。

このため従来のクロック再生回路は、入力信号を出力する光デバイスなどの被測定対象物の１個当たりの波形観測に時間がかかり、結果として、被測定対象物の生産スループットが低下せざるを得なかった。

本発明は、このような従来の課題を解決するためになされたものであって、既知の伝送レートを有する信号の入力に対するロック時間を短縮し、波形観測時間も短くすることが可能なクロック再生回路、波形観測装置、クロック再生方法及び波形観測方法を提供することを目的とする。

上記課題を解決するために、本発明の請求項１に係るクロック再生回路は、入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に出力する位相比較手段（３ｃ）とを有するＰＬＬ回路部（３ｅ）を備え、前記ＰＬＬ回路部がロックするように、前記位相比較手段に入力する前記クロック信号の位相シフト制御を行って前記クロック信号を前記入力信号に同期させるクロック再生回路であって、伝送レートに対応して、前記入力信号が該伝送レートを有するときの前記ＰＬＬ回路部のロック時電圧を格納する格納手段（６ａ）と、前記入力信号に関連付けて伝送レートを入力する伝送レート入力手段（９）と、前記入力信号に前記伝送レートが関連付けられている場合、該伝送レートに対応して前記格納手段に格納されている前記ロック時電圧を用いて前記位相シフト制御を実行する位相補正制御手段（５ｅ）と、を有する。

この構成により、本発明の請求項１に係るクロック再生回路は、伝送レートの規格に沿った入力信号からクロック信号を再生するときに、ユーザによって入力信号に関連付けられた伝送レートに対応するロック時電圧を格納手段から読み出して位相比較手段に入力するクロック信号の位相シフトを開始させることで、位相シフトに用いる制御電圧を網羅的に走査する方法と比較して、ＰＬＬ回路部のロックまでの速度の向上が見込める。

また、本発明の請求項２に係るクロック再生回路において、前記格納手段は、前記伝送レートに対応して該伝送レートの規格をさらに格納し、前記伝送レート入力手段は、前記規格の選択を受付けて、該選択された規格に対応する前記伝送レートを入力する構成としてもよい。

この構成により、本発明の請求項２に係るクロック再生回路は、ユーザが規格を選択するだけで伝送レートの入力が行え、ユーザの操作性を高めることができる。

また、本発明の請求項３に係るクロック再生回路において、前記格納手段は、同一の前記伝送レートに対応して、異なる複数の前記ロック時電圧が格納される構成であってもよい。この構成により、請求項３に係るクロック再生回路は、例えば、複数の任意の伝送レートの信号を選択的に出力することが可能な誤り率測定装置等の機器からの被測定信号の入力時のロック時間短縮に有用なものとなる。

また、本発明の請求項４に係るクロック再生回路において、前記入力信号は、ＰＲＢＳパターンを有するＮＲＺ信号、及びＰＡＭ信号であり、前記格納手段は、前記ＮＲＺ信号、及び前記ＰＡＭ信号の伝送レートに対応する前記ロック時電圧を格納している構成とすることもできる。

この構成により、請求項４に係るクロック再生回路は、伝送レートを入力させたうえで、ＰＲＢＳパターンを有するＮＲＺ信号、及びＰＡＭ信号を入力信号として受け付けることで、該入力信号に対するロック時間を短縮することができる。

また、本発明の請求項５に係るクロック再生回路において、前記格納手段は、少なくとも１００ＧｂＥ、２００ＧｂＥ、４００ＧｂＥの各伝送レート、若しくは２５．５Ｇｂａｕｄ〜２８．２Ｇｂａｕｄの伝送レート範囲内における任意の伝送レートにそれぞれ対応する前記ロック時電圧を格納している構成であってもよい。

この構成により、請求項５に係るクロック再生回路は、１００ＧｂＥ、２００ＧｂＥ、４００ＧｂＥの各伝送レート、２５．５Ｇｂａｕｄ〜２８．２Ｇｂａｕｄ内の任意の伝送レートを有する入力信号に対するロック時間を短縮することが可能となる。

また、本発明の請求項６に係るクロック再生回路は、前記電圧制御発振器が出力する前記クロック信号の数を計数し、該計数値が、前記入力信号に関連付けて入力されている前記規格に対応する期待値クロック数となったときに、前記ＰＬＬ回路部がロックしたものと判定するロック判定手段（５ｅ１）をさらに有する構成とすることができる。

この構成により、請求項６に係るクロック再生回路は、ＰＬＬ回路部３ｅのロックを短時間かつ正確に検出することができ、ロック後の波形観測へと迅速に移行できる。

また、本発明の請求項７に係る波形観測装置は、入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に出力する位相比較手段（３ｃ）とを有するＰＬＬ回路部（３ｅ）を備え、前記ＰＬＬ回路部がロックするように、前記位相比較手段に入力する前記クロック信号の位相シフト制御を行って前記クロック信号を前記入力信号に同期させるクロック再生回路（３）を含み、被測定対象物（５０）が出力する被測定信号を前記入力信号として前記クロック再生回路により再生される前記クロック信号に基づいて前記被測定信号の波形観測を行う波形観測装置であって、前記クロック再生回路は、伝送レートに対応して、前記被測定信号が該伝送レートを有するときの前記ＰＬＬ回路部のロック時電圧を格納する格納手段（６ａ）と、前記被測定信号に関連付けて伝送レートを入力する伝送レート入力手段（９）と、前記入力信号に前記伝送レートが関連付けられている場合、該伝送レートに対応して前記格納手段に格納されている前記ロック時電圧を用いて前記位相シフト制御を実行する位相補正制御手段（５ｅ）と、を有することを特徴とする。

この構成により、本発明の請求項７に係る波形観測装置は、クロック再生回路で伝送レートの規格に沿った被測定信号からクロック信号を再生するときに、ユーザによって被測定信号に関連付けられた（選択的に入力された）伝送レートに対応するロック時電圧を用いることで、位相シフトに用いる制御電圧を網羅的に走査する方法と比較して、ＰＬＬ回路部のロックまでの速度を短縮することができる。これにより、被測定信号を出力する被測定対象物１個当たりの波形観測時間を短縮できる。

また、本発明の請求項８に係るクロック再生方法は、入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に出力する位相比較手段（３ｃ）とを有するＰＬＬ回路部（３ｅ）がロックするように、前記位相比較手段に入力する前記クロック信号の位相シフト制御を行って前記クロック信号を前記入力信号に同期させるクロック再生方法であって、伝送レートに対応して、前記入力信号が該伝送レートを有するときの前記ＰＬＬ回路部のロック時電圧を格納する格納ステップ（Ｓ１）と、前記入力信号に関連付けて伝送レートを入力する伝送レート入力ステップ（Ｓ２）と、前記入力信号に前記伝送レートが関連付けられている場合、該伝送レートに対応して前記格納ステップで格納されている前記ロック時電圧を用いて前記位相シフト制御を実行する位相補正制御ステップ（Ｓ５）と、を含む構成を有している。

この構成により、本発明の請求項８に係るクロック再生方法は、伝送レートの規格に沿った入力信号からクロック信号を再生するときに、ユーザによって入力信号に関連付けられた伝送レートに対応するロック時電圧を格納手段から読み出して位相比較器に入力するクロック信号の位相シフトを開始させることで、位相シフトに用いる制御電圧を網羅的に走査する方法と比較して、ＰＬＬ回路部のロックまでの速度の向上が見込める。

また、本発明の請求項９係る波形観測方法は、入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に出力する位相比較手段（３ｃ）とを有するＰＬＬ回路部（３ｅ）がロックするように、前記位相比較手段に入力する前記クロック信号の位相シフト制御を行って前記クロック信号を前記入力信号に同期させるクロック再生方法を用い、被測定対象物（５０）が出力する被測定信号を前記入力信号として前記クロック再生方法により再生される前記クロック信号に基づいて前記被測定信号の波形観測を行う波形観測方法であって、前記クロック再生方法は、伝送レートに対応して、前記被測定信号が該伝送レートを有するときの前記ＰＬＬ回路部のロック時電圧を格納する格納ステップ（Ｓ１）と、前記被測定信号に関連付けて伝送レートを入力する伝送レート入力ステップ（Ｓ２）と、入力する前記被測定信号に前記伝送レートが関連付けられている場合、該伝送レートに対応して前記格納ステップで格納されている前記ロック時電圧を用いて前記位相シフト制御を実行する位相補正制御ステップ（Ｓ５）と、を含む構成を有している。

この構成により、本発明の請求項８に係る波形観測方法は、伝送レートの規格に沿った被測定信号からクロック信号を再生するときに、ユーザによって入力信号に関連付けられた伝送レートに対応するロック時電圧を用いることで、位相シフトに用いる制御電圧を網羅的に走査する方法と比較して、ＰＬＬ回路部のロックまでの速度を短縮することができる。これにより、被測定信号を出力する被測定対象物１個当たりの波形観測時間を短縮することが可能値となる。

本発明は、既知の伝送レートを有する信号の入力に対するロック時間を短縮し、波形観測時間も短くすることが可能なクロック再生回路、波形観測装置、クロック再生方法及び波形観測方法を提供することができる。

本発明の一実施形態に係るサンプリングオシロスコープの全体構成図である。 本発明の一実施形態に係るサンプリングオシロスコープのクロックリカバリー回路の構成を示すブロック図である。 本発明の一実施形態に係るサンプリングオシロスコープのクロックリカバリー回路での位相補正値の第２の掃引制御によるロック時間短縮効果を説明する図である。 本発明の一実施形態に係るサンプリングオシロスコープの制御部の機能構成を示すブロック図である。 本発明の一実施形態に係るサンプリングオシロスコープに実装される位相補正制御テーブルの一例を示す表図である。 本発明の一実施形態に係るサンプリングオシロスコープのクロック再生処理動作を示すフローチャートである。 光デバイスの波形を観測するための従来のサンプリングオシロスコープの構成を示す図である。

以下、本発明に係るクロック再生回路、波形観測装置、クロック再生方法及び波形観測方法の実施形態について図面を用いて説明する。

まず、本発明の一実施形態に係るサンプリングオシロスコープ１の構成について図１〜図５を参照して説明する。サンプリングオシロスコープ１は、本発明に係る波形観測装置の一例であり、本発明に係るクロック再生回路としてのクロックリカバリー回路３を含む構成を有している。

図１に示すように、本実施形態に係るサンプリングオシロスコープ１は、光電変換器（Ｏ／Ｅ）２、クロックリカバリー回路３、波形観測部４、制御部５、記憶部６、操作部７、表示部８を備えている。

サンプリングオシロスコープ１は、ＤＵＴ５０を接続し、該ＤＵＴ５０が出力するデータ信号を入力し、入力したデータ信号から該データ信号に同期するクロック信号を生成するとともに、生成したクロック信号に基づいてデータ信号の観測を行うものである。

ＤＵＴ５０としては、光信号を受け渡す機能を有する光トランシーバ等の各種光デバイスが用いられる。ＤＵＴ５０は、それぞれの規格が割り振られた複数の伝送レートのうちのいずれかの伝送レート（規格レート：規格が割り振られている伝送レート）を有する光信号を受け渡すことができる多種類のものが用意される。サンプリングオシロスコープ１は、各規格レートの光信号をそれぞれ受け渡すことが可能な多種類のＤＵＴ５０を選択的に接続して、該ＤＵＴ５０が出力する光信号（被測定信号）の観測を行うようになっている。

図１に示すサンプリングオシロスコープ１の構成において、Ｏ／Ｅ２は、例えば光検出器としてのフォトダイオードを備え、ＤＵＴ５０が被測定信号（データ信号）として出力する光信号を電気信号に変換するものである。Ｏ／Ｅ２は、ＤＵＴ５０の仕様が電気信号の入力に基づいて光信号を出力するものである場合に必要なものであって、ＤＵＴ５０が光信号の入力に基づいて電気信号を出力する仕様のものである場合には不要である。

クロックリカバリー（ＣＲ）回路３は、Ｏ／Ｅ２で電気信号に変換されたデータ信号（Ｄａｔａ）を入力し、該データ信号に同期したクロック信号（Ｃｌｏｃｋ）を再生して出力するものである。クロックリカバリー回路３は、例えば、図２に示すように、電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）３ａ、位相シフト回路（Phase Shifter：ＰＳ）３ｂ、位相比較器（Phase Detector：ＰＤ）３ｃ、ローパスフィルタ（Low-pass filter：ＬＰＦ）３ｄを有している。

ＶＣＯ３ａは、入力電圧に応じた発振周波数の信号を出力するものである。本実施形態において、ＶＣＯ３ａは、ＤＵＴ５０から入力するデータ信号の位相と当該ＶＣＯ３ａが出力したクロック信号との位相誤差信号に対応する電圧を、位相比較器３ｃからＬＰＦ３ｄを介して入力し、該入力電圧に応じた発振周波数を有するクロック信号を再出力する。

位相シフト回路３ｂは、外部制御電圧入力用の端子３ｂ１を有し、該端子３ｂ１に対して制御部５から位相補正値として入力される直流制御電圧（ＤＣ入力）に基づいて、ＶＣＯ３ａからのクロック信号の位相をシフトさせ、該位相シフトされたクロック信号を位相比較器３ｃに入力するものである。

位相比較器３ｃは、ＤＵＴ５０からＯ／Ｅ２を介して入力されるデータ信号の位相と、位相シフト回路３ｂから位相シフト後に出力されるクロック信号の位相を比較し、両者の位相誤差信号を出力する。

ＬＰＦ３ｄは、位相比較器３ｃが出力する位相誤差信号を、規定の周波数以下の周波数だけを通し且つ平滑化するように濾波し、ＶＣＯ３ａに対する上記入力電圧として出力する。ＶＣＯ３ａは、ＬＰＦ３ｄからの入力電圧に応じた周波数を有するクロック信号を再出力するようになっている。

このように、クロックリカバリー回路３は、入力電圧に応じた発振周波数を有するクロック信号を出力するＶＣＯ３ａと、入力するデータ信号とＶＣＯ３ａが出力したクロック信号との位相差信号を検出し、該位相差信号に応じた電圧を入力電圧としてＶＣＯ３ａに出力する位相比較器３ｃと、上記位相差信号に応じた電圧を生成するＬＰＦ３ｄと、を有するＰＬＬ回路部３ｅを備えている。そして、このクロックリカバリー回路３では、ＰＬＬ回路部３ｅがロックするように、位相シフト回路３ｂが、位相比較器３ｃに入力するクロック信号の位相を制御電圧（ＤＣ入力値）に応じてシフトさせることにより、クロック信号を入力するデータ信号に同期させるようになっている。

位相シフト回路３ｂでのクロック信号の位相シフトに関する制御は、制御部５によって行われる。この制御において、制御部５は、クロックリカバリー回路３にデータ信号が入力されると、位相シフト回路３ｂに対して端子３ｂ１から入力する位相補正値（ＤＣ入力値）の掃引制御を、ＰＬＬ回路部３ｅのロックが検出されるまで繰り返し実施する。より詳しくは、制御部５は、データ信号が入力されると、例えば、図３に示すように、ＤＣ入力値を、予め設定された掃引電圧範囲Ｖ０〜Ｖ１（例えば、５Ｖ範囲）を、ＰＬＬ回路部３ｅがロックするまで、所定の電圧幅Ｖ１１（例えば、０．１Ｖ）で順次変動させて設定する制御を、毎回、同様のルーチンで繰り返し実施するようになっている。ここでの掃引制御によるＤＣ入力値の順次変動設定は、既存装置で実施される「位相補正値を網羅的に設定する」ことに相当し、本実施形態での以下の説明においては第１の掃引制御ということがある。本実施形態において、第１の掃引制御は、ＤＵＴ５０から入力するデータ信号に関連して規格レートが入力されていない場合、あるいは伝送レートが規格外のデータ信号が入力された場合に実施されるようになっている。

本実施形態ではまた、ＤＣ入力値の掃引制御について、ＤＵＴ５０から入力するデータ信号に関連して規格レートが入力されており、該規格レートに関する位相補正値が後述の位相補正制御テーブル６ａに格納されている場合は、上述した網羅的な設定によらず、位相補正制御テーブル６ａを用い、当該規格レートに対応する位相補正値（入力ＤＣ値）を位相シフト回路３ｂにダイレクトに設定する機能を有している。この掃引制御を、以下では、第２の掃引制御ということがある。ここで、規格レートに対応するＤＣ入力値（位相補正値）は、その規格レートを有するデータ信号が入力されたときに、データ信号とクロック信号の位相差がない状態、つまり、ＰＬＬ回路部３ｅのロック状態を確立し得る制御電圧値に相当する。

第２の掃引制御を実現すべく、サンプリングオシロスコープ１の記憶部６には位相補正制御テーブル６ａ（図５参照）が格納されている。位相補正制御テーブル６ａの詳しい構成については後で詳述する。

波形観測部４は、Ｏ／Ｅ２が出力するデータ信号と、クロックリカバリー回路３が出力するクロック信号（ＰＬＬ回路部３ｅのロック時に出力される）を入力とし、該クロック信号に基づきデータ信号を観測する信号処理機能を有する。

本実施形態において、波形観測部４は、トリガ生成部４１、サンプラー４２、信号波形処理部４３を有している。トリガ生成部４１は、クロックリカバリー回路３が出力するクロック信号に基づき、サンプラー４２が動作するサンプリングタイミングとして用いられるストローブ信号を生成する。サンプラー４２は、トリガ生成部４１にて生成されるストローブ信号をサンプリングタイミングとして例えば数百ｋＨｚでスイッチング動作し、Ｏ／Ｅ２にて電気信号に変換された被測定信号（入力データ信号）をサンプリングする。信号波形処理部４３は、サンプラー４２からのサンプルデータに基づいて入力データ信号の波形を検出する処理を行う。

制御部５は、クロックリカバリー回路３でのクロック再生処理に係る動作制御、波形観測部４におけるデータ信号のサンプリング処理に係る動作制御等、サンプリングオシロスコープ１全体の動作を制御するものである。

制御部５は、図４に示すように、ＣＰＵ５ａ、外部インターフェース（Ｉ／Ｆ）部５ｆを備えている。ＣＰＵ５ａは、例えば、記憶部６に記憶されているプログラムを実行することで設定制御部５ｂ、測定制御部５ｃ、表示制御部５ｄ、位相補正制御部５ｅ、などの各機能部を実現する。

設定制御部５ｂは、ＤＵＴ５０の測定（波形観測）のためのシミュレーション・パラメータの設定等の各種の設定処理を行うものである。

測定制御部５ｃは、信号波形処理部４３でのサンプルデータに基づく被測定信号の波形の検出処理等、被測定信号の測定（観測）に係る各部の制御を行う。

表示制御部５ｄは、信号波形処理部４３での被測定信号の波形の検出処理に基づいて、被測定信号の波形を表示部８に表示させるための表示制御を行う。表示制御部５ｄはまた、所望の伝送レートを選択的に入力するために用いる入力画面を表示部８に表示させる制御を行う。

位相補正制御部５ｅは、位相シフト回路３ｂに対して端子３ｂ１を通してＤＣ入力値を設定し、ＶＣＯ３ａから出力されるクロック信号の位相を、該設定された入力ＤＣ値に基づいて位相シフトさせる制御を行うものである。この位相シフトの制御に係る制御電圧（ＤＣ入力値）の掃引に関して、位相補正制御部５ｅは、上述したように、第１の掃引制御、及び第２の制御を適用可能な構成となっている。位相補正制御部５ｅには、ＰＬＬ回路部３ｅがロックしたことを判定するロック判定部５ｅ１が設けられる。

外部Ｉ／Ｆ部５ｆは、ネットワーク１０を介して外部機器にアクセスする際のインターフェース機能を有し、本実施形態では、サンプリングオシロスコープ１と外部の制御装置１１（図１参照）間でネットワーク１０を介して信号を送受する際のインターフェース機能も提供している。

本実施形態において、サンプリングオシロスコープ１は、自装置の制御部５による制御による動作の他、ネットワーク１０を介して外部の制御装置１１からの指令で動作するシステム構成とすることもできる。この場合のシステム動作は、制御装置１１の制御部（図示せず）に制御部５と同等の機能部を設けた構成とすることで実現可能である。

記憶部６は、ＣＰＵ５ａが設定制御部５ｂ、測定制御部５ｃ、表示制御部５ｄ、位相補正制御部５ｅなどの各機能部を実現するために必要なプログラムに加えて、位相補正制御部５ｅがクロック再生処理時にＤＣ入力値の掃引制御（第２の掃引制御）を行う際に用いる位相補正制御テーブル６ａを記憶している。

位相補正制御テーブル６ａは、例えば、図５に示すように、ＤＵＴ５０が出力可能な被測定信号の伝送レートの規格Ａ１、Ａ２、Ａ３、Ａ４、・・・にそれぞれ対応付けて、伝送レートＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、・・・と、位相補正値Ｖ２１、Ｖ２２、Ｖ２３、Ｖ２４、・・・とが格納されたデータ内容を有している。ここで位相補正値（ＤＣ入力値）Ｖ２１、Ｖ２２、Ｖ２３、Ｖ２４、・・・は、それぞれ、例えば、０．１Ｖ（ボルト）、０．２Ｖ、０．３Ｖ、０．４Ｖ、・・・となっている。

位相補正制御テーブル６ａにおいて、規格Ａ１、Ａ２、Ａ３、Ａ４、・・・が割り振られる信号種別としては、それぞれ異なる信号パターンを有するＮＲＺ（Non Return to Zero）信号、ＰＡＭ（パルス振幅変調：Pulse-Amplitude Modulation）４及びＰＡＭ８等がある。上記信号パターンについては、ＮＲＺ信号の評価用としては、例えば、ＰＲＢＳ７（パターン長：２⁷ −１）、ＰＲＢＳ９（パターン長：２⁹ −１）、ＰＲＢＳ１０（パターン長：２¹⁰−１）、ＰＲＢＳ１１（パターン長：２¹¹−１）、ＰＲＢＳ１５（パターン長：２¹⁵−１）、ＰＲＢＳ２０（パターン長：２²⁰−１）等の擬似ランダム（ＰＲＢＳ（Pseudo Random Binary Sequence：ＰＲＢＳ）パターンが挙げられる。また、ＰＡＭ評価用としては、ＰＲＢＳ１３Ｑ、ＰＲＱＳ１０、ＳＳＰＲ等のパターンがある。

また、位相補正制御テーブル６ａにおいて、上記各規格に対応する伝送レートＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、・・・としては、例えば、イーサネット（登録商標）の規格である１００ＧｂＥ（Gigabit Ethernet：ギガビットイーサネット）、２００ＧＢｅ、４００ＧＢｅなどが挙げられる。また、他の規格レートとしては、例えば、２５．５Ｇｂａｕｄ〜２８．２Ｇｂａｕｄの伝送レート範囲内の任意の伝送レートが挙げられる。

また、位相補正制御テーブル６ａにおいて、位相補正値Ｖ２１、Ｖ２２、Ｖ２３、Ｖ２４、・・・は、上述した各規格レートのデータ信号が入力されたときに、該データ信号とＶＣＯ３ａから出力されるクロック信号の位相差がなくなるとき、つまり、ＰＬＬ回路部３ｅのロック時のＤＣ入力値（ロック時電圧）に相当する。これらロック時電圧は、実際の波形観測に倣って事前に実施される模擬測定試験により取得することができる。すなわち、模擬測定試験においては、クロックリカバリー回路３に各規格レートの模擬データ信号を順番に入力しつつ、規格レートごとにＤＣ入力値に関する第１の掃引制御を実施し、それぞれ、ＰＬＬ回路部３ｅがロックしたときのＤＣ入力値を取得する。そして、取得したＤＣ入力値を保存しておき、後述するテーブル設定モードにおいて、保存しておいたＤＣ入力値を各規格に対応付けて登録することで位相補正制御テーブル６ａ（図５参照）を設定（生成）することができる。

なお、位相補正制御テーブル６ａは、同一の規格レートに対して、１以上のロック時電圧（位相補正値）が登録されるデータ内容ものであってもよい。このような形式の位相補正制御テーブル６ａは、ＤＵＴ５０として、例えば、複数の任意の伝送レートの信号を出力することが可能な誤り率測定装置や移動無線通信装置等の機器を用い、該機器から選択的に出力される信号の波形観測を行う場合におけるロック時間短縮に有用である。

このように、位相補正制御テーブル６ａは、クロックリカバリー回路３に対してＤＵＴ５０から入力するデータ信号（ＮＲＺ信号、ＰＡＭ４信号、ＰＡＭ８信号等）の規格ごとに、当該規格のデータ信号（被測定信号）が入力されたときのロック時電圧を登録したものである。上述した第１の掃引制御に係る電圧範囲をＶ０〜Ｖ１とした場合（図３参照）、位相補正制御テーブル６ａに登録されているロック時電圧Ｖ２１、Ｖ２２、Ｖ２３、Ｖ２４、・・・は、当該Ｖ０〜Ｖ１の電圧範囲内の電圧値である。

操作部７は、例えばスイッチやボタンなどの操作パネルで構成される。操作パネルはタッチパネル機能を有するものであってもよい。操作部７は、ＤＵＴ５０の波形観測前に実施されるクロック再生処理の開始や停止の指示、その後におけるＤＵＴ５０の波形観測の開始や停止の指示、表示部８に所望の表示を行うために必要な各種情報の設定を含め、ＤＵＴ５０の波形測定に必要な各種設定を選択的に実行可能な構成となっている。本実施形態において、操作部７は、表示部８での上述した入力画面の表示中、該入力画面に表示される複数の規格の中から所望の規格を選択するための選択操作を受付け、該選択操作により選択された規格に対応する伝送レートを入力することが可能な構成となっている。このように、操作部７は、表示部８及び表示制御部５ｄとともに、伝送レート入力手段９（図４参照）を構成している。

表示部８は、液晶パネルなどの表示器で構成され、クロック再生処理を含むＤＵＴ５０の波形測定に係る種々の情報を表示するものである。本実施形態において、表示部８は、表示制御部５ｄの制御により上述した伝送レート入力手段９を構成する入力画面を表示するようになっている。

次に、上述した構成を有するサンプリングオシロスコープ１の動作について説明する。このサンプリングオシロスコープ１は、テーブル設定モード、位相補正制御モード、及び波形観測モードを有する。テーブル設定モードでは、表示制御部５ｄにより、被測定信号の規格及び伝送レートを設定するためのＵＩ画面が表示部８に表示され、該ＵＩ画面上で、例えば、操作部７での入力操作等により、上述した模擬測定試験で取得し保持しておいたＤＣ入力値を使って位相補正制御テーブル６ａの設定を行うことができる。

位相補正制御モードではまず、ＤＵＴ５０から波形観測を行うデータ信号（被測定信号）を入力する前に、表示制御部５ｄにより、被測定信号の伝送レートを入力するための入力画面を表示部８に表示される。ユーザは、操作部７での所定の選択操作によって、該入力画面上の所望の規格を選択することで、該選択された規格に対応する伝送レートを被測定信号に関連付けて入力することができる。

また、位相補正制御モードでは、上述した規格レートの選択後、ユーザが例えば操作部７において位相補正開始操作を行うことで、波形観測対象のＤＵＴ５０からのデータ信号（被測定信号）の入力に合わせて、入力された伝送レートに対応して位相補正制御テーブル６ａに格納されているロック時電圧を用いた上述の第２の掃引制御が開始される。

この第２の掃引制御により、クロックリカバリー回路３では、入力するデータ信号に同期（シンボル同期）したクロック信号を短時間で再生することができ、ロック時間を短縮することが可能になる。シンボル同期は、サンプリングオシロスコープ１において、ＤＵＴ５０から入力するデータ信号を、波形観測部４の信号波形処理部４３での信号処理を経て、アイパターンの最も開いた瞬間の波形を表示部８に表示可能な同期状態である。

位相補正制御モードでのクロック信号の再生時間が短縮されるのに合わせて、位相補正制御モードの後、波形観測モードへの迅速な移行が可能になる。波形観測モードでは、波形観測部４で、ＤＵＴ５０から入力するデータ信号を該データ信号に同期するクロック信号を用いて信号処理し、該処理後の信号の波形を表示部８に表示する処理が行われる。

以下、本実施形態に係るサンプリングオシロスコープ１のクロック再生処理動作について、図６に示すフローチャートを参照して説明する。このクロック再生処理においてはまず、テーブル設定モードを設定し、設定制御部５ｂは、操作部７からの操作入力に応じて、ＤＣ入力値の掃引制御に用いる位相補正制御テーブル６ａを上述した方法で設定する（ステップＳ１）。

その後、位相補正制御モードが設定されると、位相補正制御部５ｅは、伝送レート入力手段９による伝送レートの入力、及び操作部７からの位相補正制御開始操作を受け付ける処理を行う（ステップＳ２）。

伝送レートの入力が受け付けられ、さらに位相補正制御開始操作が受け付けられると、位相補正制御部５ｅは、ＤＵＴ５０からの入力信号（被測定信号）の取込み（ステップＳ３）を開始する。

引き続き、位相補正制御部５ｅは、入力信号に対して伝送レートが関連付けられているか否かをチェックする。具体的に、位相補正制御部５ｅは、ステップＳ２で入力された伝送レートが位相補正制御テーブル６ａに格納されている規格レートか否かを判定する（ステップＳ４）。

ここで、入力された伝送レートが規格レートであると判定された場合（ステップＳ４でＹＥＳ）、位相補正制御部５ｅは、その入力されている規格レートに対応して位相補正制御テーブル６ａに格納されている位相補正値（ロック時電圧）を読み出して位相シフト回路３ｂに設定し、上述した第２の掃引制御を実施する（ステップＳ５）。

第２の掃引制御において、位相補正制御部５ｅは、ＤＣ入力値として設定されたロック時電圧を基点に、ＶＣＯ３ａから出力されるクロック信号の位相をシフトさせて位相シフト回路３ｂに入力させるように位相シフト回路３ｂを制御する。ステップＳ５での第２の掃引制御の実施後、位相補正制御部５ｅは、ステップＳ７へ移行する。

これに対し、入力された伝送レートが規格レートではないと（入力信号が任意の伝送レートである）判定された場合（ステップＳ４でＮＯ）、位相補正制御部５ｅは、上述した第１の掃引制御を実施する（ステップＳ６）。

この第１の掃引制御において、位相補正制御部５ｅは、位相シフト回路３ｂに対して上述した電圧範囲Ｖ０〜Ｖ１内の電圧幅Ｖ１１の各位相補正値を網羅的に順次設定する掃引制御を実施し、ＶＣＯ３ａから出力されるクロック信号の位相を順次設定された位相補正値に基づきシフトさせて位相比較器３ｃに入力させるようにシフト回路３ｂを制御する。ステップＳ６での第１の掃引制御の実施後、位相補正制御部５ｅは、ステップＳ７へ移行する。

ステップＳ７において、位相補正制御部５ｅは、ステップＳ５での第２の掃引制御、若しくは、ステップＳ６での第１の掃引制御によってＰＬＬ回路部３ｅがロックしたか否かを判定するロック確認の処理を行う。

ロックしたか否かの判定を可能にすべく、記憶部６には、位相補正制御テーブル６ａの他、位相補正制御テーブル６ａに登録されている伝送レート（規格レート）にそれぞれ対応するクロック信号の数（所定期間内の数）が期待値として事前に記憶されている。期待値は、データ信号の伝送レートによって変わる。

ステップＳ６において、位相補正制御部５ｅのロック判定部５ｅ１は、ＶＣＯ３ａから出力されるクロック信号をロック確認用クロック信号として取込んで計数し、所定期間内におけるロック確認用クロック信号の計数値が期待値に一致した場合にはロックが確立したと判定し、不一致の場合にはロックが確立していないと判定する。

上記ロック確認用クロック信号の計数値に基づきＰＬＬ回路部３ｅがロックしていないと判定された場合（ステップＳ７でＮＯ）、位相補正制御部５ｅは、当該ロック確認処理を続行する。

この間、ＰＬＬ回路部３ｅがロックしたと判定された場合（ステップＳ７でＹＥＳ）、位相補正制御部５ｅは、位相シフト回路３ｂの位相補正値をロックが確認されたときの値に固定し（ステップＳ８）、このときのＶＣＯ３ａの出力をステップＳ２で入力されたデータ信号に同期したクロック信号としてクロックリカバリー回路３から出力させる制御を行う（ステップＳ８）。

ステップＳ７でロックが確認された後、サンプリングオシロスコープ１では、ユーザの波形観測モード設定操作により波形観測モードに移行し、波形観測部４において、クロックリカバリー回路３から供給されるクロック信号を用いて、クロックリカバリー回路３の前段で分岐されたデータ信号の波形観測処理（ステップＳ１１）を実行可能となる。

図６に示す一連のクロック再生処理によれば、ＤＵＴ５０から入力されるデータ信号（被測定信号）に関連付けて伝送レートが入力されていない場合、ステップＳ６において、第１の掃引制御が実施される。第１の掃引制御では、例えば、図３に示すように、ＤＣ入力値を、例えば電圧範囲Ｖ０〜Ｖ１内で、電圧幅Ｖ１１ごとに変動させて網羅的に設定する制御が行われるため、ロック時電圧値が見つかるまでの時間（例えば、ｔ１）が長くかかる傾向にある。

これに対して、ＤＵＴ５０から入力される被測定信号に関連付けて伝送レートが入力されている場合には、ステップＳ５において第２の掃引制御が実施される。第２の掃引制御では、選択された伝送レートに対応するロック時電圧が位相補正制御テーブル６ａから位相シフト回路３ｂにダイレクトに設定されるため、第１の掃引制御に係るＤＣ入力値の網羅的な設定制御が不要となる。

ここで例えば、模擬測定試験により取得されている、ある規格の被測定信号を入力したときのＰＬＬ回路部３ｅのロック時電圧が例えば図３におけるＶ２１であるものとしたとき、この被測定信号をＤＵＴ５０から入力した際の図６に示すクロックリカバリー再生処理においては、ステップＳ５で、位相補正制御テーブル６ａから当該ロック時電圧Ｖ２１が位相シフト回路３ｂにダイレクトに設定される。このとき、ＰＬＬ回路部３ｅがロックするまでの時間ｔ２は、理想的には０（零）となり、第１の掃引制御によってロック時電圧値が見つかるまでの時間（例えば、ｔ１）と比べて大幅に短縮されることとなる。

なお、上記実施形態では、位相補正制御テーブル６ａの構成を図５に示すデータ構造とすることで、規格を入力（選択）することで被測定信号の伝送レートを入力する例を挙げているが、本発明は、これに限らず、被測定信号の伝送レートを直接入力する構成としてもよい。

また、上記実施形態では、入力された規格または伝送レートに応じて当該規格または伝送レートに対応付けて格納されている位相補正値を設定する制御機能をサンプリングオシロスコープ１の制御部５に設けた構成例を挙げているが、これに限らず、当該制御機能を外部の制御装置１１に実装し、該制御装置１１からネットワーク１０を介してサンプリングオシロスコープ１の位相補正制御を実施させる構成としてもよい。

また、上記実施形態では、サンプリングオシロスコープ１がクロックリカバリー回路３を含む構成を例示しているが、クロックリカバリー回路３をサンプリングオシロスコープ１の外部に配置した構成であってもよい。

また、上記実施形態では、主として光デバイスからの信号を処理する場合の例を主体に説明してきたが、本発明は、誤り率測定装置など、被測定信号を送出可能な種々のデバイスあるいはモジュールからの信号を入力し、該入力信号からのクロック再生処理並びに波形観測処理を行えるものである。

上述したように、本実施形態に係るクロックリカバリー回路３は、入力電圧に応じた発振周波数を有するクロック信号を出力するＶＣＯ３ａと、入力信号とクロック信号との位相差信号に応じた電圧を入力電圧としてＶＣＯ３ａに出力する位相比較器３ｃとを有するＰＬＬ回路部３ｅを備え、ＰＬＬ回路部３ｅがロックするように、位相比較器３ｃに入力するクロック信号の位相をシフトさせる制御を行ってクロック信号を入力信号に同期させるものであって、伝送レートに対応して、入力信号が該伝送レートを有するときのＰＬＬ回路部３ｅのロック時電圧（位相補正値）を格納する位相補正制御テーブル６ａと、入力信号に関連付けて伝送レートを入力する伝送レート入力手段９と、入力信号に伝送レートが関連付けられている場合、該伝送レートに対応して位相補正制御テーブル６ａに格納されているロック時電圧を用いて位相比較器３ｃに入力するクロック信号の位相シフト制御を実行する位相補正制御部５ｅと、を有している。

この構成により、本実施形態に係るクロックリカバリー回路３は、伝送レートの規格に沿った（伝送レートが関連付けられている）入力信号からクロック信号を再生するときに、ユーザによって入力信号に関連付けられた、つまり、選択的に入力された伝送レートに対応するロック時電圧を位相補正制御テーブル６ａから読み出して位相比較器３ｃに入力するクロック信号の位相シフトを開始させることで、位相シフトに用いる制御電圧を網羅的に走査する方法と比較して、ＰＬＬ回路部３ｅのロックまでの速度の向上が見込める。また、この構成によれば、位相シフトに用いる制御電圧に関する情報の記憶容量を抑制し、回路構成のコスト低減を図ることができる。

また、本実施形態に係るクロックリカバリー回路３において、位相補正制御テーブル６ａは、伝送レートに対応して該伝送レートの規格をさらに格納し、伝送レート入力手段９は、規格の選択を受付けて、該選択された規格に対応する伝送レートを入力する構成である。この構成により、本実施形態に係るクロックリカバリー回路３は、ユーザが規格を選択するだけで伝送レートの入力が行え、ユーザの操作性を高めることができる。

また、本実施形態に係るクロックリカバリー回路３において、位相補正制御テーブル６ａは、同一の伝送レートに対応して、異なる複数のロック時電圧が格納される構成としてもよい。この構成により、クロックリカバリー回路３では、例えば、複数の任意の伝送レートの信号を選択的に出力することが可能な誤り率測定装置等の機器からの被測定信号の入力時のロック時間短縮に有用なものとなる。

また、本実施形態に係るクロックリカバリー回路３において、入力信号は、ＰＲＢＳパターンを有するＮＲＺ信号、及びＰＡＭ信号であり、位相補正制御テーブル６ａは、ＮＲＺ信号、及びＰＡＭ信号の伝送レートに対応するロック時電圧を格納している構成を有する。

この構成により、本実施形態に係るクロックリカバリー回路３は、伝送レートを入力させたうえで、ＰＲＢＳパターンを有するＮＲＺ信号、及びＰＡＭ信号を入力信号として受け付けることで、該入力信号に対するロック時間を短縮することができる。

また、本実施形態に係るクロックリカバリー回路３において、位相補正制御テーブル６ａは、少なくとも１００ＧｂＥ、２００ＧｂＥ、４００ＧｂＥの各伝送レート、若しくは２５．５Ｇｂａｕｄ〜２８．２Ｇｂａｕｄの伝送レート範囲内における任意の伝送レートにそれぞれ対応するロック時電圧を格納している。

この構成により、本実施形態に係るクロックリカバリー回路３は、１００ＧｂＥ、２００ＧｂＥ、４００ＧｂＥの各伝送レート、２５．５Ｇｂａｕｄ〜２８．２Ｇｂａｕｄ内の任意の伝送レートを有する入力信号に対するロック時間を短縮することが可能となる。

また、本実施形態に係るクロックリカバリー回路３において、制御部５及び位相補正制御部５ｅは、ＶＣＯ３ａが出力するクロック信号の数を計数し、該計数値が、入力信号に関連付けて入力されている伝送レート（規格）に対応する期待値クロック数となったときに、ＰＬＬ回路部３ｅがロックしたものと判定するロック判定部５ｅ１を有している。この構成により、本実施形態に係るクロックリカバリー回路３は、ＰＬＬ回路部３ｅのロックを短時間かつ正確に検出することができ、ロック後の波形観測へ迅速に移行できる。

また、本実施形態に係るサンプリングオシロスコープ１は、上述した構成のクロックリカバリー回路３を含み、ＤＵＴ５０が出力する被測定信号を入力信号としてクロックリカバリー回路３により再生されるクロック信号に基づいてＤＵＴ５０の波形観測を行うものであって、クロックリカバリー回路３は、伝送レートに対応して、ＤＵＴ５０が該伝送レートを有するときのＰＬＬ回路部３ｅのロック時電圧を格納する位相補正制御テーブル６ａと、ＤＵＴ５０に関連付けて伝送レートを入力する伝送レート入力手段９と、入力信号に伝送レートが関連付けられている場合、該伝送レートに対応して位相補正制御テーブル６ａに格納されているロック時電圧を用いて位相シフト制御を実行する位相補正制御部５ｅと、を有する構成である。

この構成により、本実施形態に係るサンプリングオシロスコープ１は、クロックリカバリー回路３において、伝送レートの規格に沿った（伝送レートが関連付けられている）被測定信号からクロック信号を再生するときに、ユーザによって入力信号に関連付けられた、つまり、選択的に入力された伝送レートに対応するロック時電圧を用いることで、位相シフトに用いる制御電圧を網羅的に走査する方法と比較して、ＰＬＬ回路部３ｅのロックまでの速度を短縮することができる。これにより、被測定信号を出力するＤＵＴ５０の１個当たりの波形観測時間を短縮し、該ＤＵＴ５０の生産スループットを向上させることが可能となる。また、この構成によれば、位相シフトに用いる制御電圧に関する情報の記憶容量を抑制し、回路構成のコスト低減を図ることができる。

また、本実施形態に係るクロック再生方法は、入力電圧に応じた発振周波数を有するクロック信号を出力するＶＣＯ３ａと、入力信号とクロック信号との位相差信号に応じた電圧を入力電圧としてＶＣＯ３ａに出力する位相比較器３ｃとを有するＰＬＬ回路部３ｅがロックするように、位相比較器３ｃに入力するクロック信号の位相シフト制御を行ってクロック信号を入力信号に同期させるクロック再生方法であって、伝送レートに対応して、入力信号が該伝送レートを有するときのＰＬＬ回路部３ｅのロック時電圧を格納する格納ステップ（Ｓ１）と、入力信号に関連付けて伝送レートを入力する伝送レート入力ステップ（Ｓ２）と、入力信号に伝送レートが関連付けられている場合、該伝送レートに対応して格納ステップで格納されているロック時電圧を用いて位相シフト制御を実行する位相補正制御ステップ（Ｓ５）と、を含む構成である。

この構成により、本実施形態に係るクロック再生方法は、伝送レートの規格に沿った入力信号からクロック信号を再生するときに、選択された伝送レートに対応するロック時電圧を位相補正制御テーブル６ａから読み出して位相比較器３ｃに入力するクロック信号の位相シフトを開始させることで、位相シフトに用いる制御電圧を網羅的に走査する方法と比較して、ＰＬＬ回路部３ｅのロックまでの速度の向上が見込める。

また、本実施形態に係る波形観測方法は、入力電圧に応じた発振周波数を有するクロック信号を出力するＶＣＯ３ａと、入力信号と前記クロック信号との位相差信号に応じた電圧を入力電圧としてＶＣＯ３ａに出力する位相比較器３ｃとを有するＰＬＬ回路部３ｅがロックするように、位相比較器３ｃに入力するクロック信号の位相シフト制御を行ってクロック信号を入力信号に同期させるクロック再生方法を用い、ＤＵＴ５０が出力する被測定信号を入力信号として上記クロック再生方法により再生されるクロック信号に基づいて被測定信号の波形観測を行う方法であって、クロック再生方法は、伝送レートに対応して、被測定信号が該伝送レートを有するときのＰＬＬ回路部３ｅのロック時電圧を格納する格納ステップ（Ｓ１）と、被測定信号に関連付けて伝送レートを入力する伝送レート入力ステップ（Ｓ２）と、入力する被測定信号に伝送レートが関連付けられている場合、該伝送レートに入力された伝送レートに対応して格納ステップで格納されているロック時電圧を用いて位相シフト制御を実行する位相補正制御ステップ（Ｓ５）と、を含む構成を有している。

この構成により、本実施形態に係る波形観測方法は、伝送レートの規格に沿った被測定信号からクロック信号を再生するときに、選択された伝送レートに対応するロック時電圧を用いることで、位相シフトに用いる制御電圧を網羅的に走査する方法と比較して、ＰＬＬ回路部３ｅのロックまでの速度を短縮することができる。これにより、被測定信号を出力するＤＵＴ５０の１個当たりの波形観測時間を短縮し、該ＤＵＴ５０の生産スループットを向上させることが可能となる。また、この構成によれば、位相シフトに用いる制御電圧に関する情報の記憶容量を抑制し、回路構成のコスト低減を図ることができる。

以上のように、本発明に係るクロック再生回路、波形観測装置、クロック再生方法、及び波形観測方法は、既知の伝送レートを有する信号の入力に対するロック時間を短縮し、波形観測時間も短くすることが可能であるという効果を奏し、被測定対象物から波形観測用の信号のみを入力し、該入力信号からクロック信号を再生して当該入力信号の波形観測を行うために用いるクロック再生回路、波形観測装置、クロック再生方法及び波形観測方法全般に有用である。

１ サンプリングオシロスコープ（波形観測装置）
３ クロックリカバリー回路（クロック再生回路）
３ａ 電圧制御発振器（ＶＣＯ）
３ｂ 位相シフト回路
３ｃ 位相比較器（Phase Detector：ＰＤ）（位相比較手段）
３ｅ ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路部
５ 制御部
５ｅ 位相補正制御部（位相補正制御手段）
５ｅ１ ロック判定部（ロック判定手段）
６ａ 位相補正制御テーブル（格納手段）
９ 伝送レート入力手段
５０ 被測定対象物（ＤＵＴ）

Claims (9)

1. 入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に出力する位相比較手段（３ｃ）とを有するＰＬＬ回路部（３ｅ）を備え、前記ＰＬＬ回路部がロックするように、前記位相比較手段に入力する前記クロック信号の位相シフト制御を行って前記クロック信号を前記入力信号に同期させるクロック再生回路であって、
   伝送レートに対応して、前記入力信号が該伝送レートを有するときの前記ＰＬＬ回路部のロック時電圧を格納する格納手段（６ａ）と、
   前記入力信号に関連付けて伝送レートを入力する伝送レート入力手段（９）と、
   前記入力信号に前記伝送レートが関連付けられている場合、該伝送レートに対応して前記格納手段に格納されている前記ロック時電圧を用いて前記位相シフト制御を実行する位相補正制御手段（５ｅ）と、
   を有することを特徴とするクロック再生回路。
2. 前記格納手段は、前記伝送レートに対応して該伝送レートの規格をさらに格納し、
   前記伝送レート入力手段は、前記規格の選択を受付けて、該選択された規格に対応する前記伝送レートを入力することを特徴とする請求項１に記載のクロック再生回路。
3. 前記格納手段は、同一の前記伝送レートに対応して、異なる複数の前記ロック時電圧が格納されていることを特徴とする請求項１または２に記載のクロック再生回路。
4. 前記入力信号は、ＰＲＢＳパターンを有するＮＲＺ信号、及びＰＡＭ信号であり、
   前記格納手段は、前記ＮＲＺ信号、及び前記ＰＡＭ信号の伝送レートに対応する前記ロック時電圧を格納していることを特徴とする請求項１ないし３のいずれか１項に記載のクロック再生回路。
5. 前記格納手段は、少なくとも１００ＧｂＥ、２００ＧｂＥ、４００ＧｂＥの各伝送レート、若しくは２５．５Ｇｂａｕｄ〜２８．２Ｇｂａｕｄの伝送レート範囲内における任意の伝送レートにそれぞれ対応する前記ロック時電圧を格納していることを特徴とする請求項１ないし４のいずれか１項に記載のクロック再生回路。
6. 前記電圧制御発振器が出力する前記クロック信号の数を計数し、該計数値が、前記入力信号に関連付けて入力されている前記規格に対応する期待値クロック数となったときに、前記ＰＬＬ回路部がロックしたものと判定するロック判定手段（５ｅ１）をさらに有することを特徴とする請求項１ないし４のいずれか１項に記載のクロック再生回路。
7. 入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に出力する位相比較手段（３ｃ）とを有するＰＬＬ回路部（３ｅ）を備え、前記ＰＬＬ回路部がロックするように、前記位相比較手段に入力する前記クロック信号の位相シフト制御を行って前記クロック信号を前記入力信号に同期させるクロック再生回路（３）を含み、被測定対象物（５０）が出力する被測定信号を前記入力信号として前記クロック再生回路により再生される前記クロック信号に基づいて前記被測定信号の波形観測を行う波形観測装置であって、
   前記クロック再生回路は、
   伝送レートに対応して、前記被測定信号が該伝送レートを有するときの前記ＰＬＬ回路部のロック時電圧を格納する格納手段（６ａ）と、
   前記被測定信号に関連付けて伝送レートを入力する伝送レート入力手段（９）と、
   前記入力信号に前記伝送レートが関連付けられている場合、該伝送レートに対応して前記格納手段に格納されている前記ロック時電圧を用いて前記位相シフト制御を実行する位相補正制御手段（５ｅ）と、
   を有することを特徴とする波形観測装置。
8. 入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に出力する位相比較手段（３ｃ）とを有するＰＬＬ回路部（３ｅ）がロックするように、前記位相比較手段に入力する前記クロック信号の位相シフト制御を行って前記クロック信号を前記入力信号に同期させるクロック再生方法であって、
   伝送レートに対応して、前記入力信号が該伝送レートを有するときの前記ＰＬＬ回路部のロック時電圧を格納する格納ステップ（Ｓ１）と、
   前記入力信号に関連付けて伝送レートを入力する伝送レート入力ステップ（Ｓ２）と、
   前記入力信号に前記伝送レートが関連付けられている場合、該伝送レートに対応して前記格納ステップで格納されている前記ロック時電圧を用いて前記位相シフト制御を実行する位相補正制御ステップ（Ｓ５）と、
   を含むことを特徴とするクロック再生方法。
9. 入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に出力する位相比較手段（３ｃ）とを有するＰＬＬ回路部（３ｅ）がロックするように、前記位相比較手段に入力する前記クロック信号の位相シフト制御を行って前記クロック信号を前記入力信号に同期させるクロック再生方法を用い、被測定対象物（５０）が出力する被測定信号を前記入力信号として前記クロック再生方法により再生される前記クロック信号に基づいて前記被測定信号の波形観測を行う波形観測方法であって、
   前記クロック再生方法は、
   伝送レートに対応して、前記被測定信号が該伝送レートを有するときの前記ＰＬＬ回路部のロック時電圧を格納する格納ステップ（Ｓ１）と、
   前記被測定信号に関連付けて伝送レートを入力する伝送レート入力ステップ（Ｓ２）と、
   入力する前記被測定信号に前記伝送レートが関連付けられている場合、該伝送レートに対応して前記格納ステップで格納されている前記ロック時電圧を用いて前記位相シフト制御を実行する位相補正制御ステップ（Ｓ５）と、
   を含むことを特徴とする波形観測方法。

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