KR100190149B1 - 위상 동기 루프를 위한 에라 억압회로 및 그 방법 - Google Patents

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Abstract

위상 동기 루프(PLL)를 위한 에라 억압(suppressing) 회로(301) 및 방법.
본 발명의 실시예에 따라, PLL(300)에서의 천이 상태(trasient condition), 예를 들면 대역폭 전환이 검출된다. PLL(300)은 천이 상태 검출에 응답하여 소정 시간 구간(509) 동안 개방(open)된다. 이 시간 구간 경과후, 기준 주파수 신호(115)의 위상과 출력 주파수 신호(116 또는 117)의 위상이 동기된다. PLL(300)은 기준 주파수 신호(115)의 위상과 출력 주파수 신호(116 또는 117)의 위상이 동기되는 것에 응답하여 폐쇄(close)된다. 본 발명은 천이 상태에 의해서 발생된 위상 및 주파수 에라를 PLL(300)이 수정하는데 걸리는 시간 길이를 효과적으로 감소시키며, 여러 형태의 PLL에 동작 가능하다.

Description

[발명의 명칭]
위상 동기 루프를 위한 에라 억압 회로 및 그 방법
[발명의 분야]
본 발명은 일반적으로 무선 통신 송수신기에 관한 것으로, 특히, 무선 통신 송수신기의 위상 동기 루프를 위한 에라 억압(suppressing) 회로 및 그 방법에 관한 것이다.
[발명의 배경]
제1도는 종래의 무선 통신 송수신기(100))이하 송수신기라 함)에 대한 일예를 블록도로 도시한 것이다. 송수신기(100)는 이동 또는 휴대용 가입자 유니트가 무선 통신 시스템(도시 없음)에서 예를 들면 무선 주파수(RF) 채널들을 통해 기지국(도시 없음)과 통신할 수 있도록 하기 위한 것이다. 이어서 기지국은 지상 통신선(도시 없음) 전화 시스템 및 다른 가입자 유니트들과의 통신을 제공한다. 송수신기(100))를 갖는 가입자 유니트의 한 예가 셀룰라 무선 전화이다.
제1도의 송수신기(100))는 일반적으로 안테나(101), 듀플렉스(duplex) 필터(102), 수신기(103), 송신기(105), 기준 주파수 신호원(107), 수신(Rx) 위상 동기 루프(PLL) 주파수 합성기(108), 송신(Tx) PLL 주파수 합성기(109), 프로세서(110), 정보원(106), 및 정보 싱크(sink)(104)를 포함한다.
송수신기(100))의 블록들간 상호 접속 및 그 동작에 대해서 설명하면 다음과 같다. 기지국으로부터의 RF 신호(119)를 안테나(101)를 통해 수신하고 듀플렉스 필터(101)로 필터링하여 라인(111)에 RF 수신 신호를 출력한다. 듀플렉스 필터(102)는 라인(111)의 RF 수신 신호와 라인(113)의 RF 송신 신호를 분리하는 주파수 선택도를 제공한다. 수신기(103)는 라인(111)의 RF 수신 신호를 수신하도록 결합되며, 정보 싱크(104) 쪽으로 수신 베이스밴드 신호를 라인(112)에 출력하도록 동작한다. 기준 주파수 신호원(107)은 라인(115)에 기준 주파수 신호를 제공한다. Rx PLL 주파수 합성기(108)는 라인(115)의 기준 주파수 신호와 데이타 버스(118) 상의 정보를 수신하도록 결합되며, 라인(116)에 수신 동조 신호를 출력하여 특정 RF 채널에 수신기를 동조시키도록 동작한다. 마찬가지로, Tx PLL 주파수 합성기(109)는 라인(115)의 기준 주파수 신호와 데이타 버스(118) 상의 정보를 수신하도록 결합되며, 라인(117)에 송수신기 동조 신호를 출력하여 특정 RF 채널에 송신기를 동조시키도록 동작한다. 프로세서(110)는 데이타 버스(118)를 통해 Rx PLL 주파수 합성기(108), Tx PLL 주파수 합성기(109), 수신기(103), 및 송신기(105)의 동작을 제어한다. 정보원(106)은 라인(114)에 베이스밴드 송신 신호를 출력한다. 송신기(105)는 라인(114)의 베이스밴드 송신 신호를 수신하도록 결합되며, 라인(113)에 RF 송신 신호를 출력하도록 동작된다. 듀플렉스 필터(102)는 라인(113)의 RF 송신 신호를 필터링하여 RF 신호(120)로서 안테나(101)로 방사시킨다.
셀룰라 무선 전화 시스템의 RF 채널들은 예를 들면 기지국과 가입자 유니트들간에 정보를 송신 및 수신(이하 송수신이라 함)하기 위한 다수의 음성 채널 및 신호 전송(signaling) 채널을 포함한다. 음성 채널은 음성 정보를 송수신하기 위해서 할당된 것이다. 신호 전송 채널은 제어 채널이라고도 하는 것으로서, 데이터 및 신호 전송 정보를 송수신하기 위해 할당된 것이다. 이들 신호 전송 채널들을 통해서 가입자 유니트들은 셀룰라 무선 전화 시스템에 억세스할 수 있으며, 유니트들에 음성 채널이 할당되어 지상 통신선 전화 시스템으로 통신할 수가 있다. 신호 전송 채널들로 광대역 데이터를 송수신할 수 있는 셀룰라 무선 전화 시스템들에 있어서,신호 전송 채널들의 주파수 간격은 음성 채널들의 주파수 간격의 배수가 될 수 있다.
몇몇의 셀룰라 무선 전화 시스템 중에서 송수신기(100)와 기지국은 이들 사이의 정보를 신호 전송 채널로 간헐적으로 송수신한다. 이러한 시스템 중에서는 인터리브(interleaved) 데이터 신호 전송 방법으로 간헐적인 정보를 동기화시키는 한예가 있다. 이러한 형태의 시스템에서는 송수신기(100)가 신호 전송 채널에 동조되는 전체 시간 동안 이 송수신기(100)에 계속하여 완전한 전원 공급이 지속되므로 정보를 수신하지 않는 동안에도 필요없이 송수신기의 밧데리를 소모시키게 된다. 그러므로, 송수신기가 정보를 송수신하고 있지 않을 때에는 송수신기(100)의 일부에 전원 공급을 차단하여 밧데리의 수명을 연장시킬 수 있다. 더욱이, 동일 정보의 반복이 더 이상 필요하지 않을 만큼 신호의 질이 충분히 양호할 때 송수신기(100)의 일부에 전원 공급을 차단하여 밧데리의 수명을 연장시킬 수 있다. 수신 동작 중의 송수신기(100)에 대하여 간헐적으로 전원을 온 및 오프, 즉 인에이블링 및 디스에이 블링하는 것을 불연속 수신(DRK) 동작 모드라 부른다. DRX 동작 모드에서, 송수 신기(100)의 일부를 신속하게 인에이블링 및 디스에이블링하는 것은 밧데리 수명을 연장시키는 것이다.
제2도는 제1도의 송수신기(100)에서 사용하기 위한 종래의 위상 동기 루프 (PLL) 주파수 합성기에 대한 블록도를 일예로서 도시한 것이다. 제2도의 PLL 주파수 합성기의 전반적인 구조는 Rx PLL 주파수 합성기(108) 및 Tx PLL 주파수 합성기(109)에 대해서 이들 구조는 동일 구조이다.
제2도에서 PLL 주파수 합성기(108 또는 109)는 설명할 목적으로 본다면 일반적으로 기준 분주기(201)와 PLL(212)를 포함한다. PLL(212)은 일반적으로 위상 검출기(202), 루프 필터(203), 전압 제어 발진기(204), 및 루프 분주기(205)를 포함한다. 기준 분주기(201)는 라인(115)의 기준 주파수 신호를 수신한다.
PLL 주파수 합성기(108 또는 109)의 블록들간 상호 접속에 대해 설명하면 다음과 같다. 기준 분주기(201)는 라인(115) 및 데이터 버스(118)의 기준 신호를 수신하도록 결합되며, 분주된 기준 주파수 신호를 라인(206)에 출력하도록 동작한다. 위상 검출기(202)는 라인(206)의 분주 기준 주파수 신호와 라인(209)의 피드백 신호를 수신하도록 결합되며, 위상 에라 신호를 라인(207)에 출력하도록 동작한다. 루프 필터(203)는 위상 에라 신호(207)를 수신하도록 결합되며, 필터된 신호를 라인(208)에 출력하도록 동작한다. 전압 제어 발진기(204)는 라인(208)의 필터 신호를 수신하도록 결합되며, 출력 주파수 신호를 라인(116 또는 117)에 출력하도록 동작한다. 루프 분주기(205)는 라인(116 또는 117)의 출력 주파수 신호를 수신하도록 결합되며,피드백 신호를 라인(209)에 출력하도록 동작한다. 루프 분주기(205)와 기준 분주기(201)는 데이터 버스(118)의 프로그래밍 정보를 수신하도록 결합된다.
제2도의 PLL 주파수 합성기(108 또는 109)의 동작은 다음과 같다. PLL(212)은 라인(115)의 기준 주파수 신호에 동기된 출력 주파수 신호를 라인(116)에 출력하는 회로이다. 라인(116 또는 117)의 출력 주파수 신호는 이 신호의 주파수가 라인(115)의 기준 주파수 신호의 주파수와 소정의 주파수 관계를 가질때 라인(115)의 기준 주파수 신호에 동기 또는 록(locked)된다. 록된 상태에서, PLL(212)은 통상, 라인(115)의 기준 주파수 신호와 라인(116 또는 117)의 출력 주파수 신호간의 일정한 위상차를 제공한다. 일정한 위상차는 제로값을 포함하는 어떤 소망하는 값을 취할수 있다. 이러한 신호들의 소망하는 위상차에서 편차가 생기게 되면, 즉 예를 들어 라인(115)의 기준 주파수 신호의 주파수나 데이터 버스(118)를 통하는 PLL의 프로그래머블 파라미터들의 편차에 기인하여 라인(207)에서 위상 에라가 생기게 되면, PLL은 라인(116 또는 117)의 출력 주파수 신호의 주파수를 조정하여 라인(207)의 위상 에라가 일정한 위상차 값이 되도록 위상 에라를 몰고 간다.
PLL 주파수 합성기(108 또는 109)는 라인(115)의 기준 주파수 신호의 주파수와 라인(116 또는 117)의 출력 주파수 신호의 주파수와의 소정의 관계에 기초하여 적어도 두 개의 카테고리 중 한 카테고리에 속하는 것으로 분류될 수 있다. 제1 카테고리는 라인(116 또는 117)의 출력 주파수 신호와 라인(115)의 기준 주파수 신호간 관계가 정수인 정수 분주 PLL 주파수 합성기로서 분류될 수 있다. 제2 카테고리는 라인(116 또는 117)의 출력 주파수 신호와 라인(115)의 기준 주파수 신호간 관계가 정수와 분수로 구성되는 유리수, 즉 비정수인 분수(fractional) 분주 PLL 주파수 합성기로서 분류될 수 있다.
PLL은 루프 대역폭에 의해서 특징화된다. 응용에 따라서는 어떤 조건, 예를 들면 라인(115)의 기준 주파수 신호의 주파수가 변화될때, 또는 데이터 버스(118)를 통하는 PLL의 프로그래머블 파라미터들이 변화되는 경우와 같은 조건에서는 PLL의 루프 대역폭을 변화시키는 것이 바람직하다. 적당하게 루프 대역폭을 변화시키면 효과적으로 록 타임을 더욱 짧게하며, 잡음에 대해 개선되며, 의사(spurious) 신호들을 낮출 수 있게 된다.
PLL이 PLL 내에서 위상 및/또는 주파수 에라를 발생시키는 천이 상태(transient condition)를 겪을 때 PLL 주파수 합성기 내에 문제가 존재한다. 이러한 천이 상태는 예를 들면 VCO에서 부하 임피던스 변화나 광대역과 협대역폭간 루프 대역폭의 변화에 기인할 수 있다. 위상 검출기는 위상에 응답하며, 주파수에는 직접적으로 응답하지 않기 때문에, 천이 상태 발생후 짧은 순간 동안 오류 주파수 표시 신호가 존재할 수 있다. PLL의 결과적인 동작은 순간적으조 VCO를 이의 소망 하는 주파수로부터 더 벗어나게 몰고 갈 수 있다.
종래 기술에서 제공하는 하나의 해결책은 이러한 상황에서 정확한 위상 및 주파수 표시 신호를 제공하는 주파수 스티어링(steering) 검출기의 기본 동작에 의존 하는 것이었다. 그러나, 이러한 해결책에서는 천이 상태에 의해서 발생된 위상 및 주파수 에라를 PLL이 수정하는데 걸리는 시간 길이가 문제가 된다.
종래 기술에서 제공하는 또 다른 해결책은 위상 검출기의 입력들이 반드시 동일 주파수에 있을 필요는 없을지라도, 강제적으로 이들 입력들이 동일 위상에 있게 함으로써 위상 검출기 입력의 매 싸이클마다 PLL을 강제적으로 오류 록 상태에 있게 하는 것이었다. 그러나, 이 해결책에서의 문제점은 많은 기준 주파수 주기들에 대해서 정확한 위상 누적의 결과가 출력 주파수가 되는 분수 분주 PLL 주파수 합성기에 있어서, 누적된 위상 정보를 잃어버리게 한다는 것이다. 그러므로, 이 해결책은 분수 분주 PLL 주파수 합성기에서는 사용될 수 없다.
따라서, 여러 가지 형태의 PLL에 동작할 수 있고, 천이 상태에 의해서 발생된 위상 및 주파수 에라를 PLL이 수정하는데 걸리는 시간 길이 문제를 극복하는 위상 동기 루프를 위한 에라 억압 회로 및 그 방법이 필요한 것이다.
[도면의 간단한 설명]
제1도는 종래의 무선 통신 송수신기에 대한 블록도이다.
제2도는 제1도의 무선 통신 송수신기에서 사용하기 위한 종래의 위상 동기 루프 주파수 합성기에 대한 블록도이다.
제3도는 본 발명에 따라 무선 통신 송수신기에서 사용하기 위한 신규한 위상 동기 루프(PLL)에 대한 블록도이다.
제4도는 본 발명에 따른 제3도의 PLL에 있어서 시간에 대한 출력 주파수 신호의 그래프를 도시한 것이다.
제5도는 본 발명에 따른 제3도의 PLL에서 위상 또는 주파수 에라 억압 회로에서의 디지털 신호들을 예시한 타이밍도이다.
제6도는 본 발명에 따라 제3도의 PLL의 위상 또는 주파수 에라을 억압하기 위한 단계들을 설명하는 흐름도이다.
제7도는 본 발명에 따라 제3도의 PLL에서 위상 또는 주파수 에라 억압 회로의 회로 구현을 도시한 것이다.
[양호한 실시예의 설명]
본 발명에 따르면, 전술한 필요성은 위상 동기 루프(PLL)를 위간 에라 억압 회로 및 그 방법에 의해서 실질적으로 충족된다. 본 발명의 일 실시예에 따라, PLL의 천이 상태가 검출된다. PLL은 천이 상태 검출에 응답하여 소정 시간 구간 동안 개방(open)된다. 기준 주파수 신호의 위상과 출력 주파수 신호의 위상은 그 시간 구간 경과후에 동기된다. PLL은 기준 주파수 신호의 위상과 출력 주파수 신호의 위상이 동기되는 것에 응답하여 폐쇄(close)된다. 본 발명은 천이 상태에 의해서 발생된 위상 및 주파수 에라를 PLL이 수정하는데 걸리는 시간 길이를 효과적으로 줄이며, 여러 형태의 PLL에 동작될 수 있다.
본 발명에 대해 제3도 내지 제7도를 참조하여 보다 상세히 설명한다. 제3도는 본 발명에 따른 위상 동기 루프(300)의 블록도를 도시한 것이다. 제3도의 PLL(300)은 신규한 장치(301) 및 이에 대해 대응하는 방법을 제외하고는 종래 기술에 따른 PLL(212)과 실제적으로 동일 방식으로 동작하며 실제적으로 이와 동일한 구조를 갖고 있다. 그러므로, 본 발명의 실시예에서는 제1도의 송수신기(100)에서 RX PLL 주파수 합성기(108)이나 Rx PLL 주파수 합성기(109)에서 사용하는 종래의 PLL(212)을 신규한 PLL(300)로 대치한다. PLL 설계 및 응용에서 통상의 지식을 가진자는 무선 통신 분야 내외에서 신규한 PLL(300)을 다른 식으로 적용할 수 있다.
신규한 PLL 회로(300)는 일반적으로 위상 검출기(202), 루프 필터(203), 전압제어 발진기(VCO, 204), 루프 분주기(205), 및 위상 또는 주파수 에라 억압 회로(301)를 포함한다. 개개의 위상 검출기(202), 루프 필터(203), 전압 제어 발진기(204), 루프 분주기(205)는 이 분야에서 잘 알려진 것들이며, 따라서 본 발명의 이해를 돕기 위한 사항을 제외하고는 더 이상 설명하지 않는다. 신규한 본 발명에 따른 위상 또는 주파수 에라 억압 회로(301)에 대해서 제3도 내지 제6도를 참조하여 이하 설명한다.
신규한 위상 또는 주파수 에라 억압 회로(301)를 제외하고 신규한 PLL(300)은 예를 들면 모톨롤라 MC145170 PLL 주파수 합성기와 모톨롤라 MC1648 천압 제어 발진기를 사용하여 구현될 수 있다. 루프 필터(203)는 예를 들면 잘 알려진 필터 설계 기술에 따라 표준 저항기와 캐패시터를 사용하여 구현될 수 있다.
신규한 PLL(300)은 다음과 같이 동작한다. 신규한 PLL(300)은 기준 주파수 신호(115)에 응답하여 출력 주파수 신호(116 또는 117)를 발생한다. 출력 주파수 신호(116 또는 117) 및 기준 주파수 신호(115)는 주파수와 위상에 의해서 각각 특징화 된다. 출력 주파수 신호(116 또는 117)의 주파수는 분주되어 피드백 신호(209)를 생성한다. PLL(300)은 천이 상태에 응답으로 출력 주파수 신호(116 또는 117)에서 위상 또는 주파수 에라를 발생할 수 있다.
발생된 위상 또는 주파수 에라는 기준 주파수 신호의 위상과 출력 주파수 신호의 위상간의 차를 나타내는 것이다 위상 에라 또는 주파수는 PLL(300)의 천이 상태에 의해서 발생될 수 있다.
천이 상태는 VCO에서의 부하 임피던스 변화 또는 광대역과 협대역간 루프 대역폭에서의 변화일 수 있다.
신규한 PLL(300)을 형성하는 신규한 위상 또는 주파수 에라 억압 회로(301)와 종래의 PLL 루프(212)간의 상호 접속은 다음과 같다. 신규한 위상 또는 주파수 에라 억압 회로(301)는 라인(206)의 기준 주파수 신호 표시 신호, 라인(209)의 피드백 신호, 라인(302)의 천이 상태 표시 신호, 및 라인(116 또는 117)의 출력 주파수 신호를 수신하도록 결합된다 신규한 위상 또는 주파수 에라 억압 회로(301)는 라인(309)에 동기화된 피드백 신호를 출력하며, 라인(304)에 게이트 동기화된 피드백 신호를 출력하며, 라인(303)에 기준 주파수 신호의 게이트된 표시 신호를 출력한다.
신규한 위상 또는 주파수 에라 억압 회로(301)는 신호 검출기(305), 시간 지연 회로(306), 동기화 회로(307), 논리 회로(308), 제1 게이트 회로(311), 및 제2 게이트 회로(310)를 더 포함한다. 개개의 신호 검출기(305), 시간 지연 회로(306), 논리 회로(308), 제1 게이트 회로(311), 및 제2 게이트 회로(310)는 이 분야에서 잘 알려진 것이며, 따라서 본 발명을 이해하는데 필요한 것을 제외하고는 부가적인 설명을 하지 않는다. 신호 검출기(305), 시간 지연 회로(306), 동기화 회로(307), 논리 회로(308), 제1 게이트 회로(311), 및 제2 게이트 회로(310)의 조합은 본 발명의 신규한 구성 요소들이며, 이하 상세히 설명한다.
신호 검출기(305), 시간 지연 회로(306), 동기화 회로(307), 논리 회로(308), 제1 게이트 회로(311), 및 제2 게이트 회로(310)는 예를 들면 표준 논리 소자들을 사용 하여 구현될 수 있다. 이러한 논리 소자들은 예를 들면 공지된 논리 설계 기술에 따른 모토롤라 MC74HCOO와 같은 NAND 게이트들, 모토롤라 MC74HC02와 같은 NOR 게이트들, 및 모토롤라 MC74HC74와 같은 D형 플립플롭을 포함할 수 있다. 제7도는 본 발명에 따라 제3도의 PLL(300)에서 위상 또는 주파수 에라 억압 회로(301)의 회로 구현을 도시한 것이다.
신규한 위상 또는 주파수 에라 억압 회로(301)의 블록들 간의 상호 연결은 다음과 같다. 신호 검출기(305)는 라인(302)의 천이 상태 표시 신호, 라인(206)의 기준 주파수 신호 표시 신호, 라인(209)의 피드백 신호, 및 라인(315)의 리세트 신호를 수신하도록 결합되며, 라인(313)에 제어 신호를 출력하도록 동작한다. 시간 지연 회로(306)는 라인(302)의 천이 상태 표시 신호, 라인(206)의 기준 주파수 신호 표시 신호, 및 라인(313)의 제어 신호를 수신하도록 결합되며, 라인(312)에 타이밍 신호를 출력하도록 동작한다. 동기화 회로는 라인(302)의 천이 상태 표시 신호, 라인(116 또는 117)의 출력 주파수 신호, 라인(313)의 제어 신호, 및 라인(312)의 타이밍 신호를 수신하도록 결합되며, 라인(315)에 리세트 신호와 라인(314)에 동기화 신호를 출력하도록 동작한다. 논리 회로(308)는 라인(314)의 동기화 신호와 라인(209)의 피드백 신호를 수신하도록 결합되며, 라인(319)에 동기화된 피드백 신호를 출력하도록 동작한다. 제1 게이트 회로(311)는 라인(313)의 제어 신호에 응답하여 라인(303)에 기준 주파수 신호의 표시 신호를 전송하도록 동작한다. 제2 게이트 회로(310)는 라인(313)의 제어 신호에 응답하여 동기화된 피드백 신호를 라인(304)제 전송하도록 동작한다.
신규한 위상 또는 주파수 에라 억압 회로(301)의 동작은 다음과 같다. 본 발명에 따라서, 신호 검출기(301) 및 이에 대한 관련된 방법에 의해서 천이 상태가 검출된다. PLL(300)은 제1 및 제2 게이트 회로(311 및 310) 각각에 의해서 소정 시간 구간 동안 개방된다. 시간 지연 회로(306) 및 이에 대한 관련 방법은 신호 검출기(305)에 의해서 검출 천이 상태에 응답하여 그 시간 구간을 결정한다. 동기화 회로(307) 및 이의 관련 방법은 시간 지연 회로(306)에 의해 결정된 시간 구간 경과후에 기준 주파수 신호(206) 표시 신호의 위상과 출력 주파수 신호(209)의 위상을 동기시킨다. 제1 및 제2 게이트, 회로(311 및 310) 각각 및 이들의 관련 방법은 신호 검출기(305)에 의해서 발생된 제어 신호(313)에 응답하여 PLL(300)을 폐쇄한다. 제어 신호(313)는 기준 주파수 신호(206) 표시 신호의 위상과 출력 주파수 신호(209)위상과의 동기화 완료를 표시한다.
신규한 위상 또는 주파수 에라 억압 회로(301)의 목적은 천이 상태가 발생하여 일시적으로 교란된 출력 주파수를 측정함으로써 비롯된 오류 주파수 에라 독취를 최소화 또는 제거하는 것이다. 일시적인 교란은 예를 들면 루프 필터 대역폭 스위칭 동작 시 루프 필터 내의 스위치에 의해서 발생된 스위칭 전류에 기인한 것일 수 있다. 천이 상태를 검출한 후, PLL의 루프는 교란된 출력 주파수(115 또는 117)가 정착(settle)되는 시간 구간 동안 개방된다. 시간 지연 회로(306)는 루프가 개방된 상태에 머무르는 시간 길이를 효과적으로 결정한다. 동기화 회로(307)는 루프가 폐쇄된 후에, 천이 상태에서 비롯된 남아있는 주파수 에라가 PLL 동작에 의해서 쉽게 수정될 수 있도록 위상 에라를 효과적으로 감소시킨다.
PLL(300)의 위상 또는 주파수 에라 억압 회로(301)는 분수 분주 PLL 주파수 합성기를 포함하는 여러 가지 형태의 PLL 주파수 합성기에 사용될 수 있다. 종래의 방법으로는 위상 정보가 손실되기 때문에 분수 분주 PLL 주파수 합성기에 적용 할 수 없다. 그러나, 본 발명에서는 PLL(300)의 위상이 시간 구간 경과 후에 동기화되기 때문에, PLL(300)은 효과적으로 위상 정보를 유지할 수 있다.
본 발명의 범위 내에서, 신규한 위상 또는 주파수 에라 억압 회로(301)와 종래의 PLL(212)간의 상호 연결에 대한 변형예를 본 발명에 따라 구현할 수 있다. 변형으로서, 시간 지연 회로(306)는 기준 주파수 신호의 표시 신호(206) 대신에 기준 주파수 신호(115)를 수신하도록 결합될 수 있다. 변형예로서, 상이한 구성의 시간 지연 회로(306)에 있어서는 이 접속이 제거될 수 있다. 동기화 회로(307)는 다른 방식의 동기화 회로로 대치될 수도 있다. 천이 상태 표시 신호(302)는 공지의 설계 기술에 따라서 PLL(300)의 다른 구성 요소들에 결합될 수도 있다.
제3도의 PLL(300)은 이 분야에서 잘 알려진 차지 펌프(charge pump) 및 프리스케일러(prescaler)(이들 모두 도시 없음)도 포함할 수가 있다. 프리스케일러는 라인(116 또는 117)의 피드백 경로 중에 VCO(204)와 루프 분주기(205) 사이에서 사용될 것이며, 이는 루프 분주기(205)가 VCO(204)로부터 더 높은 입력 주파수들을 받아들일 수 있도록 하기 위한 것이다. 차지 펌즈는 위상 검출기(202)의 출력에서 사용되어 PLL(308)에 높은 DC 루프 이득을 제공할 것이다.
본 발명의 실시예에 따라서, PLL의 루프를 개방 및 폐쇄하는 단계들은 PLL(300)의 위상 검출기(202)를 디스에이블링 및 인에이블링하는 단계를 각각 더 포함한다. 본 발명은 루프(203)의 입력이나 출력에서 위상 에라를 일으키는 스위치의 필요성을 효과적으로 제서한다.
본 발명의 실시예에 따라서, 시간 구간이 선정된다. 선정된 시간 구간은 PLL(300)의 설계 조건들과, 천이 상태에 의해서 PLL(300)에 도입되는 위상 및 주파수 에라의 예상 레벨에 의존한다.
변형예로서, 시간 구간은 천이 상태에 응답하여 출력 주파수 신호에서 발생 되는 위상 또는 주파수 에라의 존재 기간에 대해 응답할 수도 있다. 이것은 천이 상태 발생 후 출력 주파수 신호(116 또는 117)의 위상 또는 주파수의 변화율(rate)을 표시하는 회로에 의해서 달성될 수 있다.
제4도는 본 발명에 따른 제3도의 PLL(300)의 출력 주파수 신호(116 또는 117)의 그래프를 도시한 것이다. 제4도에서, 출력 주파수 신호(116 또는 117)의 주파수는 종축 상에 나타냈으며 시간은 횡축에 나타내었다. 실선은 본 발명의 실시예에 따른 천이 상태하에서의 PLL(300)의 출력 주파수 신호(116 또는 117)를 나타내는 것이다. 점선은 동일한 천이 상태하에서 종래의 PLL(212)의 출력 주파수 신호(116 또는 117)를 나타낸다. 천이 상태는 출력 주파수(116 또는 117)가 저주파수 fo에서 고주파수 f1으로 수렴하는 시간 구간 동안에 발생한다. 출력 주파수(116 또는 117)가 고주파수에서 저주파수로 수렴할 때에도 마찬가지 천이 상태들이 발생한다.
PLL(300)은 예로서 4개의 대역폭 상태를 갖는다.
본 발명의 바람직한 실시예에서, 실선으로 도시된 바와 같이, PLL(300)은 시간 tO전의 제1 대역폭 상태에서 동작한다. PLL(300)은 시간 to와 t1 사이의 제4 대역폭 상태에서, 시간 t1와 t2 사이의 제3 대역폭 상태에서, 시간 t2와 t3 사이의 제2 대역폭 상태에서, 그리고 시간 t3이후의 제1 대역폭 상태에서 동작한다. 천이 상태는 시간 to, t1, t2, 및 t3에서 신호 검출기(305)에 의해서 검출된다. 신규한 위상 또는 주파수 에라 억압 회로(301)는 시간 to, t1, t2, 및 t3에서의 천이 상태에 의해 발생된 위상 또는 주파수 에라를 억압하도록 동작한다. 출력 주파수 신호(116 또는 117)는 시간 t4에서 제2 주파수 f1으로 수렴한다.
동일한 천이 상태하에서의 종래 PLL(212)의 출력 주파수(116 또는 117)의 주파수는 제4도에서 점선으로 도시된 바와 같다. PLL(212) 역시 시간 to와 t5사이의 제4 대역폭 상태에서, 시간 t5와 t6 사이의 제3 대역폭 상태에서, 시간 t6와 t7 사이의 제2 대역폭 상태에서, 그리고 시간 t7이후의 제1 대역폭 상태에서 동작한다. 신규한 위상 또는 주파수 에라 억압 회로(301)가 없다면, to, t5, t6, 및 t7에서의 천이 상태들은 출력 주파수 신호(116 또는 117)에 더 큰 교란을 발생시킨다. 종래 PLL(212)의 출력 주파수 신호(116 또는 117)는 시간 t8까지도 제2 주파수 f1으로 수렴하지 않는다. t4와 t8간 시간차는 본 발명의 신규한 PLL(300)과 종래 PLL(300)간의 록 시간차가 된다. 그러므로, 본 발명은 PLL(300)이 제1 대역폭 상태에서 다른 대역폭 상태로 스위치할 때 PLL(300)에 대해 효과적으로 사용된다.
제5도는 본 발명의 실시예에 따른 제3도의 PLL(300)에서의 위상 또는 주파수 에라 억압 회로(301)의 디지털 신호들을 도시한 타이밍도이다. 타이밍도는 천이 상태 표시 신호(302), 기준 주파수 신호 표시 신호(206), 기준 주파수 신호(303)의 게이트된 표시 신호, 피드백 신호(209), 동기화된 피드백 신호(309), 게이트된 동기 피드백 신호(304), 및 타이밍 신호(312)를 도시한 것이다.
천이 상태 표시 신호(302)는 상승 엣지(501)와 하강 엣지(507)를 갖는다. 기준 주파수 신호 표시 신호(206)는 상승 엣지(504)를 갖는다. 동기화된 피드백 신호 (309)는 상승 엣지(502)와 하강 엣지(506)을 갖는다. 타이밍 신호(312)는 상승 엣지(503)와 하강 엣지(505)를 갖는다.
기준 주파수 신호 표시 신호(206)는 시간 구간(508)을 갖는다. PLL(300)의 루프는 시간 구간(509) 동안 개방된다. 동기된 피드백 신호(309)가 하이일때, 루프 분주기(205)는 디스에이블된다. 천이 상태 표시 신호(302)가 하이일때, 출력 주파수 신호(116 또는 117)에서의 위상 또는 주파수 에라가 발생된다.
시간 t0에서, 천이 상태 표시 신호는 로우 상태이며, 따라서 PLL(300)은 노말모드로 동작한다.
시간 t1에서, 천이 상태는 상승 엣지(501)에 의해서 표시된다. 신호 검출기(305)는 제1 및 제2 게이트 회로(311 및 310) 각각을 개방하여 PLL(300)의 루프를 개방시킨다. 신호 검출기(305)는 또한 동기화 회로(307)를 대기시키고, 시간 지연 회로(306)를 가동시킨다. 상승 엣지(503)는 시간 지연 구간의 시작점을 나타낸다. 시간 지연 회로(306)는 루프가 개방 상태에 머무르는 시간 구간(509)을 결정한다. 상승 엣지(502)는 동기화를 위해서 루프 분주기(205)를 리셋트 및 준비시킨다. 루프는 하강 엣지(505)로 될 때까지 개방된 상태로 있게 된다.
시간 t2에서 그리고 시간 t3전에, 천이 상태 표시 신호는 하강 엣지(507)에 대응하여 끝난다. 본 발명의 실시예에서, 시간 지연 길이는 기준 주파수 신호 표시 신호(206)에 응답한다. 그러므로, 하강 엣지(505)로 표시된 시간 지연 구간의 끝은 시간 t3에서 상승 엣지(504)에 응답한다.
시간 t3에서, 기준 주파수 신호 표시 신호(206)의 위상과 피드백 신호(209)의 위상이 동기된다. 하강 엣지(506)는 상승 엣지(504)에 대하여 동기되며, 루프 분주기(205)를 인에이블한다. 천이 상태 표시 신호(302)가 시간 t1과 t2 사이에서 하이 상태일때 루프 분주기(205)를 디스에이블링함으로써, PLL은 위상 또는 주파수 에라가 천이 상태에 의해 발생되는 동안 위상 또는 주파수에 반응하지 않을 것이다. 더욱이, 동기된 피드백 신호(304)를 시간 t3에서 기준 주파수 신호(206) 표시 신호에 동기시킴에 따라서 천이 상태에 의해 발생된 위상 에라는 동기화 과정에 의해 자동적으로 수정될 것이며, 위상 에라는 시간 t4에서 전혀 나타나지 않게 될 것이다.
시간 t4에서, 주파수 에라가 시간 t1파 t2동안의 천이 상태에 의해 발생된다면, 루프는 노말 PLL 동작에 따라서 주파수 에라에 대해 수정하기 시작할 것이다.
제6도는 본 발명에 따라 제3도의 PLL(300)을 위한 위상 또는 주파수 에라 억압 단계를 설명하는 흐름도를 도시한 것이다. 흐름도는 스텝 601에서 시작한다.
스텝 602에서, 천이 상태는 신호 검출기(305)에 의해서 검출된다.
스텝 603에서, 신호 검출기(305)는 제1 및 제2 게이트 회로(311 및 310) 각각을 개방하고, 동기화 회로(307)를 대기시키며, 신호 검출기(305)에 의해서 검출된 천이 상태에 응답하여 시간 지연 회로(306)를 기동시킨다. 루프가 개방된 상태로 남아있는 시간 구간은 시간 지연 회로(306)에 의해서 제어된다.
스텝 604에서, 동기화 회로(307)는 시간 지연 회로(306)에 의해서 결정된 소정의 시간 구간 경과후, 기준 주파수 신호(206) 표시 신호의 위상과 출력 주파수 신 호(209)의 위상을 동기화시킨다.
스텝 605에서, PLL(300)의 루프는 신호 검출기(305)에 의해서 발생된 제어 신호(313)에 응답하여, 제1 및 제2 게이트 회로(311 및 310) 각각의 폐쇄에 의해서 폐쇄된다. 제어 신호(313)는 기준 주파수 신호 표시 신호(206)의 위상과 출력 주파수 신호(116 또는 117)의 위상과의 동기화에 응답한다.
흐름도는 스텝 606에서 종료한다.
따라서, 본 발명은 위상 동기 루프를 위한 에라 억압 회로 및 이를 위한 방법을 제공한다. 본 발명은 일시적으로 교란된 출력 주파수 신호(116 또는 117)에 대한 오류 주파수 에라 측정을 효과적으로 최소화 또는 제거한다. PLL(300)의 루프는 소정 시간 구간 동안 개방되어 교란된 출력 주파수 신호(116 또는 117)가 정착될수 있도록 하고 있다. 소정의 시간 경과후, 기준 주파수 신호(206) 표시 신호의 위상과 피드백 신호(209)의 위상은 PLL(300)의 루프를 폐쇄하기 전에 루프 위상 에라를 감소시키도록 동기된다. 천이 상태에 기인한 임의의 잔여(residual) 주파수 에라는 루프가 폐쇄된 후 PLL 동작에 의해서 신속하게 수정된다. 발명은 여러 형태의 PLL에 동작 가능하며, 천이 상태에 의해서 발생된 위상 및 주파수 에라를 PLL이 수정하는데 걸리는 시간 길이의 문제를 극복한다.
본 발명에 대해서 예시된 실시예를 참조로 설명하였으나, 이들 특정의 실시 예에 본 발명이 한정되는 것은 아니다. 이 분야에 숙련된 자들은 변형 및 수정이 첨부된 청구 범위에 설정된 발명의 정신 및 범위에 벗어남이 없이 실시될 수 있음을 알 것이다.

Claims (6)

  1. 기준 주파수 신호에 응답하여 출력 주파수 신호 -상기 출력 주파수 신호 및 상기 기준 주파수 신호 각각은 위상과 주파수 특성을 가짐- 를 발생시키는 위상 동기 루프 (PLL)에서, 상기 PLL은 루프 대역폭을 갖고, 상기 PLL의 루프 대역폭의 변화에 응답하여 상기 출력 주파수 신호에서 위상 또는 주파수 에라를 발생시키기 쉬운, 경우, 상기 PLL의 루프 대역폭의 변화에 응답하여 상기 출력 주파수 신호에서 발생된 상기 위상 또는 상기 주파수 에라를 억압(suppressing)하는 방법에 있어서, 상기 출력 주파수 신호를 선정된 주파수에 로크(lock)시키라는 요구 신호를 수신하는 단계, 상기 수신하는 단계에 응답하여 상기 PLL의루프 대역폭을 제1 루프 대역폭으로 조정하는 단계, 상기 PLL의 루프 대역폭을 상기 제1 대역폭으로 조정하는 단계에 응답하여 상기 출력 주파수 신호를 실질적으로 상기 선정된 주파수에 로크시키는 단계, 상기 로크시키는 단계에 응답하여 상기 PLL의 루프 대역폭을 상기 제1 루프 대역폭보다 좁은 제2 루프 대역폭으로 조정하는 단계, 상기 로크시키는 단계 및 상기 PLL의 루프 대역폭을 상기 제2 루프 대역폭으로 조정하는 단계 중 어느 한 단계에 응답하여 소정 시간 구간 동안 상기 PLL의 루프를 개방(opening)하여 상기 출력 주파수 신호에서의 상기 주파수 에라가 적절한 레벨에 도달할 수 있게 하는 단계, 상기 시간 구간 경과 후에 상기 기준 주파수 신호의 위상과 상기 출력 주파수 신호의 위상을 동기시켜서 출력 주파수 신호에서의 상기 위상 에라를 실질적으로 제거하는 단계, 및 상기 기준 주파수 신호의 위상과 상기 출력 주파수 신호의 위상이 동기되는것에 응답하여 상기 PLL을 폐쇄(closing)하는 단계를 포함하며, 상기 PLL이 개방되기 전에 상기 출력 주파수 신호의 상기 선정된 주파수는 상기 PLL이 폐쇄된 후의 상기 출력 주파수 신호의 상기 선정된 주파수와 실질적으로 동일한 주파수인 것을 특징으로 하는 위상 또는 주파수 에라 억압 방법.
  2. 제1항에 있어서, 상기 수신하는 단계는, 상기 출력 주파수 신호의 주파수를 제1주파수 채널과 제2 주파수 채널 사이에 변화시키라는 요구 신호를 수신하는 단계를 포함하는 것을 특징으로 하는 위상 또는 주파수 에라 억압 방법.
  3. 제1항에 있어서, 상기 개방하는 단계 및 폐쇄하는 단계는 상기 PLL의 위상 검출기를 각각 디스에이블링 및 인에이블링하는 단계들을 더 포함하는 것을 특징으로 하는 위상 또는 주파수 에라 억압 방법.
  4. 제1항에 있어서, 상기 시간 구간은 선정(predetermined)되는 것을 특징으로 하는 위상 또는 주파수 에라 억압 방법.
  5. 제1항에 있어서, 상기 시간 구간은 상기 출력 주파수 신호에서 상기 위상 또는 상기 주파수 에라가 발생되는 동안의 시간 기간에 응답하는 것을 특징으로 하는 위상 또는 주파수 에라 억압 방법.
  6. 기준 주파수 신호에 응답하여 출력 주파수 신호 -상기 출력 주파수 신호 및 상기 기준 주파수 신호 각각은 위상과 주파수 특성을 가지고, 상기 출력 주파수 신호는 분주도어 피드백 신호를 생성함- 를 발생시키는 위상 동기 루프 (PLL)에서, 상기 PLL은 상기 PLL은 상기 PLL의 루프 대역폭의 변화시키는 지시(indication)에 응답하여 상기 출력 주파수 신호에서 위상 또는 주파수 에라를 발생시키기 쉬운 경우, 상기 PLL의 루프 대역폭을 변화시키는 상기 지시에 응답하여 상기 출력 주파수 신호에서 발생된 상기 위상 또는 상기 주파수 에라를 억압하는 장치에 있어서, 상기 PLL의 루프 대역폭을 변화시키는 상기 지시의 표시 신호(indication), 상기 기준 주파수 신호의 표시 신호, 상기 피드백 신호, 및 리세트 신호를 수신하도록 결합되어, 제어 신호를 출력하도록 동작하는 신호검출기, 상기 PLL의 루프 대역폭을 변화시키는 상기 지시의 표시 신호, 상기 기준 주파수 신호의 표시 신호, 및 상기 제어 신호를 수신하도록 결합되어, 타이밍 신호를 출력하도록 동작하는 시간 지연 회로, 상기 PLL의 루프 대역폭을 변화시키는 상기 지시의 표시 신호, 상기 출력 주파수 신호, 상기 제어 신호, 및 상기 타이밍 신호를 수신하도록 결합되어, 상기 리세트 신호 및 동기화 신호를 출력하도록 동작하는 동기화 회로, 상기 동기화 신호 및 상기 피드백 신호를 수신하도록 결합되어, 동기화된 피드백 신호를 출력하도록 동작하는 논리 회로, 상기 제어 시호에 응답하여 상기 기준 주파수 신호의 표시 신호를 전송하도록 동작하는 제1 게이트 회로, 및 상기 제어 신호에 응답하여 상기 동기화된 피드백 신호를 전송하도록 동작하는 제2 게이트 회로를 포함하는 것을 특징으로 하는 위상 또는 주파수 에라 억압 장치.
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