FR2712440A1 - Circuit de suppression d'erreur et procédé correspondant pour une boucle à verrouillage de phase. - Google Patents

Circuit de suppression d'erreur et procédé correspondant pour une boucle à verrouillage de phase. Download PDF

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Abstract

Circuit de suppression d'erreur (301) et procédé correspondant pour une boucle à verrouillage de phase (PLL) (300). Selon un mode de réalisation de la présente invention, une condition transitoire, par exemple, un commutateur de bande passante, est détectée dans la PLL (300). La PLL (300) est ouverte pendant une période de temps (509), en réponse à la détection de la condition transitoire. La phase d'un signal à fréquence de référence (115) et la phase d'un signal à fréquence de sortie (116 ou 117) sont synchronisées après un intervalle de la période de temps (509). La PLL (300) est fermée en réponse à la phase du signal à fréquence de référence (115) et à la phase du signal à fréquence de sortie (116 ou 117) synchronisées. La présente invention réduit avantageusement le temps mis par la PLL (300) pour corriger la déviation de fréquence et le déphasage généré(e) par la condition transitoire, et peut fonctionner avec différents types de PLL.

Description

CIRCUIT DE SUPPRESSION D'ERREUR ET PROCEDE
CORRESPONDANT POUR UNE BOUCLE A VERROUILLAGE DE PHASE
Domaine de l'invention
La présente invention porte généralement sur des émetteurs-récepteurs de radiocommunications et, plus particulièrement, sur un circuit de suppression d'erreur et un procédé correspondant pour une boucle à verrouillage de phase dans un émetteur-récepteur de radiocommunications.
Arrière-plan technologique de l'invention
La figure 1 illustre, par exemple, un schéma simplifié d'un émetteur-récepteur de radiocommunications classique 100 (désigné ci-après "émetteur-récepteur"). L'émetteur-récepteur 100 permet à une unité d'abonné portative ou mobile de communiquer avec une station de base (non représentée), par exemple, sur des canaux haute fréquence (HF) dans un système de radiocommunications (non représenté). La station de base entre ensuite en communication avec un système téléphonique à ligne terrestre (non représenté) et avec d'autres unités d'abonnés. Un radiotéléphone cellulaire constitue un exemple d'unité d'abonné comportant 1 'émetteur-récepteur 100.
L'émetteur-récepteur 100 de la figure 1 comprend, en général, une antenne 101, un filtre duplex 102, un récepteur 103, un émetteur 105, une source de signal à fréquence de référence 107, un synthétiseur de fréquences à boucle à verrouillage de phase de réception (Rx) (PLL) 108, un synthétiseur de fréquences
PLL d'émission (Tx) 109, un processeur 110, une source d'informations 106, et un terminal récepteur d'informations 104.
L'interconnexion des blocs de l'émetteur-récepteur 100 et le fonctionnement de celui-ci s'effectuent de la manière suivante. L'antenne 101 reçoit un signal HF 119 de la station de base, qui va être filtré par le filtre duplex 102, pour produire un signal de réception HF sur la ligne 111. Le filtre duplex 102 réalise la sélectivité de fréquences pour séparer le signal de réception HF sur la ligne 111 et le signal d'émission
HF sur la ligne 113. Le récepteur 103 est couplé pour recevoir le signal de réception HF sur la ligne 111 et entre en fonction pour produire un signal à bande de base de réception sur la ligne 112 pour le terminal récepteur d'informations 104. La source de signal à fréquence de référence 107 fournit un signal à fréquence de référence sur la ligne 115. Le synthétiseur de fréquences PLL de réception 108 est couplé pour recevoir le signal à fréquence de référence sur la ligne 115 et les informations sur un bus de données 118, et entre en fonction pour produire un signal d'accord récepteur sur la ligne 116 pour accorder le récepteur 103 sur un canal HF particulier.
De même, le synthétiseur de fréquences PLL d'émission 109 est couplé pour recevoir le signal à fréquence de référence sur la ligne 115 et les informations sur le bus de données 118, et entre en fonction pour produire un signal d'accord émetteur sur la ligne 117 pour accorder l'émetteur 105 sur un canal HF particulier. Le processeur 110 contrôle le fonctionnement du synthétiseur de fréquences PLL de réception 108, du synthétiseur de fréquences PLL d'émission 109, du récepteur 103, et de l'émetteur 105 par le bus de données 118. La source d'informations 106 produit un signal d'émission à bande de base sur la ligne 114.
L'émetteur 105 est couplé pour recevoir le signal d'émission à bande de base sur la ligne 114, et entre en fonction pour produire le signal d'émission HF sur la ligne 113. Le filtre duplex 102 filtre le signal d'émission HF sur la ligne 113 pour être rayonné par l'antenne 101 comme signal HF 120.
Les canaux HF d'un système de radiotéléphonie cellulaire comprennent, par exemple, des canaux de signalisation et vocaux pour 1 'émission et la réception (dénommées ci-après "émission-réception") d'informations entre la station de base et les unités d'abonnés. Les canaux vocaux sont affectés à l'émission-réception d'informations vocales. Les canaux de signalisation, également appelés canaux de contrôle, sont affectés à 1 ' émission-réception de données et à la signalisation d'informations. C'est par l'intermédiaire de ces canaux de signalisation que les unités d'abonnés ont accès au système de radiotéléphonie cellulaire et sont affectées à un canal vocal pour communiquer ultérieurement avec le système téléphonique à ligne terrestre. Dans les systèmes radiotéléphoniques cellulaires capables d'émettre et de recevoir des données à large bande sur les canaux de signalisation, l'intervalle de fréquence des canaux de signalisation peut être un multiple de l'intervalle de fréquence des canaux vocaux.
Dans certains systèmes radiotéléphoniques cellulaires, l'émetteur-récepteur 100 et la station de base s'échangent par intermittence des informations sur le canal de signalisation. Un tel système, par exemple, peut intégrer un procédé de signalisation de données imbriquées pour synchroniser les informations intermittentes. Dans ce type de système, laisser l'émetteur-récepteur 100 alimenté pendant le temps d'accord de l'émetteur-récepteur 100 sur le canal de signalisation, fait intervenir inutilement la batterie de l'émetteur-récepteur pendant les moments où les informations ne sont pas reçues. Par conséquent, des parties de l'émetteur-récepteur 100 peuvent être mises hors service pour prolonger la durée de vie de la batterie lorsque l'émetteur-récepteur n'émet ni ne reçoit d'informations. Des parties de l'émetteurrécepteur 100 peuvent être, de plus, mises hors service pour prolonger la durée de vie de la batterie lorsque la qualité du signal est assez bonne, évitant ainsi une nouvelle répétition des mêmes informations. La mise en service / hors service intermittente, à savoir, l'activation et la désactivation, de l'émetteurrécepteur 100 pendant l'opération de réception, est appelée mode de fonctionnement à réception discontinue (DRX). En mode de fonctionnement DRX, l'activation et la désactivation rapides des parties de l'émetteurrécepteur 100 augmentent la durée de vie de la batterie.
La figure 2 illustre, par exemple, un schéma simplifié d'un synthétiseur de fréquences à boucle à verrouillage de phase (PLL) classique utilisable dans l'émetteur-récepteur 100 de la figure 1. La structure générale du synthétiseur de fréquences PLL de la figure 2 est identique au synthétiseur de fréquences PLL de réception 108 et au synthétiseur de fréquences PLL d'émission 109.
Le synthétiseur de fréquences PLL 108 ou 109 de la figure 2 comprend, généralement, un diviseur de référence 201, aux fins d'explication, et une PLL 212.
La PLL 212 comprend généralement un détecteur de phase 202, un filtre de boucle 203, un oscillateur contrôlé en tension 204, et un diviseur de boucle 205. Le diviseur de référence 201 reçoit un signal à fréquence de référence sur la ligne 115.
L'interconnexion des blocs du synthétiseur de fréquences PLL 108 ou 109 est décrite ci-dessous. Le diviseur de référence 201 est couplé pour recevoir le signal de référence sur la ligne 115 et le bus de données 118, et entre en fonction pour produire un signal à fréquence de référence divisée sur la ligne 206. Le détecteur de phase 202 est couplé pour recevoir un signal à fréquence de référence divisée sur la ligne 206 et un signal de réaction sur la ligne 209, et entre en fonction pour produire un signal de déphasage sur la ligne 207. Le filtre de boucle 203 est couplé pour recevoir le signal de déphasage 207, et entre en fonction pour produire un signal filtré sur la ligne 208. L'oscillateur contrôlé en tension 204 est couplé pour recevoir le signal filtré sur la ligne 208, et entre en fonction pour produire un signal à fréquence de sortie sur la ligne 116 ou 117. Le diviseur de boucle 205 est couplé pour recevoir le signal à fréquence de sortie sur la ligne 116 ou 117, et entre en fonction pour produire le signal de réaction sur la ligne 209. Le diviseur de boucle 205 et le diviseur de référence 201 sont couplés pour recevoir des informations de programmation sur le bus de données 118.
Le fonctionnement du synthétiseur de fréquences
PLL 108 ou 109 de la figure 2 est décrit ci-après. La
PLL 212 est un circuit qui produit le signal à fréquence de sortie sur la ligne 116 ou 117 synchronisé avec le signal à fréquence de référence sur la ligne 115. Le signal à fréquence de sortie sur la ligne 116 ou 117 est synchronisé ou "verrouillé" avec le signal à fréquence de référence sur la ligne 115 lorsque la fréquence du signal à fréquence de sortie sur la ligne 116 ou 117 possède une relation de fréquence prédéterminée avec la fréquence du signal à fréquence de référence sur la ligne 115. En conditions verrouillées, la PLL 212 fournit généralement un déphasage constant entre le signal à fréquence de référence sur la ligne 115 et le signal à fréquence de sortie sur la ligne 116 ou 117. Le déphasage constant peut prendre une valeur souhaitée quelconque, zéro compris. Si un écart se produit dans le déphasage souhaité de ces signaux, autrement dit si un déphasage se produit sur la ligne 207, à la suite par exemple d'une variation dans la fréquence du signal à fréquence de référence sur la ligne 115, ou dans les paramètres programmables de la PLL, par le bus de données 118, la
PLL règle la fréquence du signal à fréquence de sortie sur la ligne 116 ou 117 pour porter le déphasage sur la ligne 207 à la valeur du déphasage constant.
Le synthétiseur de fréquences PLL 108 ou 109 peut être classé comme appartenant à l'une au moins des deux catégories basées sur la relation de fréquence prédéterminée de la fréquence du signal de sortie sur la ligne 116 ou 117 et de la fréquence du signal à fréquence de référence sur la ligne 115. La première catégorie est classée comme synthétiseur de fréquences
PLL à "division entière", dans laquelle la relation entre le signal à fréquence de sortie sur la ligne 116 ou 117 et le signal à fréquence de référence sur la ligne 115 est un entier. La deuxième catégorie est classée comme synthétiseur de fréquences PLL à "division fractionnaire", dans laquelle la relation entre le signal à fréquence de sortie sur la ligne 116 ou 117 et le signal à fréquence de référence sur la ligne 115 est un nombre non entier rationnel, comprenant un entier et une fraction.
Les PLL sont caractérisées par une bande passante de boucle. Dans certaines applications, il est souhaitable de faire varier la bande passante de boucle de la PLL, dans les conditions, par exemple, où la fréquence du signal à fréquence de référence sur la ligne 115 change, ou lorsque les paramètres programmables de la PLL, par le bus de données 118, changent. La variation appropriée de la bande passante de boucle permet avantageusement de réduire le temps de verrouillage, le bruit, et les signaux parasites.
Un problème existe dans un synthétiseur de fréquences PLL lorsque la PLL supporte une condition transitoire qui produit un déphasage et/ou une déviation de fréquence dans la PLL. Cette condition transitoire peut être due, par exemple, à un changement d'impédance de charge au VCO, ou à un changement dans la bande passante de boucle entre la partie large et la partie étroite. Puisqu'un détecteur de phase répond à la phase, et non directement à la fréquence, une indication de fréquence fausse peut apparaltre pendant une courte période de temps après la survenue de la condition transitoire. L'action résultante de la PLL peut momentanément piloter le VCO au-delà de sa fréquence désirée.
Une solution offerte par l'état antérieur de la technique consistait à s'appuyer sur le fonctionnement de base du détecteur de phase à pilotage de fréquence pour fournir une indication de fréquence et de phase correcte dans de tels cas. Cependant, un inconvénient de cette solution réside dans le temps mis par la PLL pour corriger la déviation de fréquence et le déphasage générés par la condition transitoire.
Une autre solution proposée par l'état antérieur de la technique résidait dans le forçage de la PLL dans un état de faux verrouillage à chaque cycle des entrées du détecteur de phase, en forçant les entrées du détecteur de phase à être en phase, bien que n'étant pas nécessairement à la même fréquence. Cette solution présente, cependant, un inconvénient, en ce sens que pour un synthétiseur de fréquences PLL à division fractionnaire, dans lequel la fréquence de sortie est le résultat d'une accumulation de phases précises sur plusieurs périodes de fréquences de référence, elle conduirait à une perte des informations des phases accumulées. Une telle solution ne peut donc pas être utilisée avec un synthétiseur de fréquences PLL à division fractionnaire.
En conséquence, il existe un besoin pour un circuit de suppression d'erreur et un procédé correspondant pour une boucle à verrouillage de phase capables de fonctionner avec différents types de PLL, et de pallier l'inconvénient du temps mis par une PLL pour corriger la déviation de fréquence et le déphasage générés par une condition transitoire.
Brève description des dessins
La figure 1 illustre un schéma simplifié d'un émetteur-récepteur de radiocommunications classique.
La figure 2 illustre un schéma simplifié d'un synthétiseur de fréquences à boucle à verrouillage de phase classique utilisable dans l'émetteur-récepteur de radiocommunications de la figure 1.
La figure 3 illustre un schéma simplifié d'une nouvelle boucle à verrouillage de phase (PLL) utilisable dans l'émetteur-récepteur de radiocommunications de la figure 1, suivant la présente invention.
La figure 4 illustre un graphique d'un signal à fréquence de sortie en fonction du temps pour la PLL de la figure 3, suivant la présente invention.
La figure 5 est un chronogramme illustrant des signaux numériques dans un circuit de suppression de déviation de fréquence ou de déphasage dans la PLL de la figure 3, suivant la présente invention.
La figure 6 illustre un organigramme décrivant les étapes de suppression d'une déviation de fréquence ou de déphasage de la PLL de la figure 3, suivant la présente invention.
La figure 7 illustre l'implantation d'un circuit de suppression de déviation de fréquence ou de déphasage dans la PLL de la figure 3, suivant la présente invention.
Description détaillée d'un mode de réalisation préféré
Suivant la présente invention, le besoin évoqué précédemment est essentiellement satisfait par un circuit de suppression d'erreur et par un procédé correspondant pour une boucle à verrouillage de phase (PLL). Selon un mode de réalisation de la présente invention, une condition transitoire est détectée dans la PLL. La PLL est ouverte pendant une période de temps correspondant à la détection de la condition transitoire. La phase d'un signal à fréquence de référence et la phase d'un signal à fréquence de sortie sont synchronisées après un intervalle de la période de temps. La PLL est fermée pour coïncider avec la phase du signal à fréquence de référence et avec la phase du signal à fréquence de sortie synchronisées. La présente invention réduit avantageusement le temps mis par la
PLL pour corriger la déviation de fréquence ou le déphasage générés par la condition transitoire, en étant capable de fonctionner avec différents types de
PLL.
La présente invention peut être décrite plus en détail en référence aux figures 3 à 7, dans lesquelles la figure 3 illustre un schéma simplifié d'une boucle à verrouillage de phase 300 suivant la présente invention. La PLL 300 de la figure 3 présente essentiellement la même structure et fonctionne essentiellement de la même manière que la PLL 112 de l'état antérieur de la technique, à l'exception d'un nouvel appareil 301 et du procédé associé correspondant. Par conséquent, dans le mode de réalisation préféré de la présente invention, la nouvelle PLL 300 est substituée à la PLL 212 de l'état antérieur de la technique pour être utilisée dans le synthétiseur de fréquences PLL RX 108, ou dans le synthétiseur de fréquences PLL Rx 109 de l'émetteurrécepteur 100 de la figure 1. Le spécialiste de la technique peut trouver dans la conception et l'application de la PLL d'autres applications pour la nouvelle PLL 300, à la fois dans le domaine des radiocommunications et en dehors de celui-ci.
Le nouveau circuit PLL 300 comprend généralement un détecteur de phase 202, un filtre de boucle 203, un oscillateur contrôlé en tension (VCO) 204, un diviseur de boucle 205, et un circuit de suppression de déviation de fréquence ou de déphasage 301. Le détecteur de phase 202, le filtre de boucle 203, le VCO 204, et le diviseur de boucle 205 sont généralement connus individuellement dans l'état de l'art; aucun autre développement ne sera donc présenté, sauf pour faciliter la compréhension de la présente invention. Le nouveau circuit de suppression de déviation de fréquence ou de déphasage 301 sera décrit et illustré ci-dessous, en référence aux figures 3 à 6, suivant la présente invention.
La nouvelle PLL 300, à l'exception du nouveau circuit de suppression de déviation de fréquence ou de déphasage 301, peut être mise en oeuvre, par exemple, en utilisant un synthétiseur de fréquences PLL Motorola
MC145170 et un oscillateur contrôlé en tension Motorola MC1648. Le filtre de boucle 205 peut être mis en oeuvre, par exemple, avec des résistances et des condensateurs standards, selon des techniques de fabrication du filtre bien connues.
En général, la nouvelle PLL 300 fonctionne de la manière suivante. La nouvelle PLL 300 génère un signal à fréquence de sortie 116 ou 117, en réponse à un signal à fréquence de référence 115. Le signal à fréquence de sortie 116 ou 117 et le signal à fréquence de référence 115 sont chacun caractérisés par une fréquence et une phase. La fréquence du signal à fréquence de sortie 116 ou 117 est divisée pour produire un signal de réaction 209. La PLL 300 est susceptible de générer une déviation de fréquence ou un déphasage dans le signal à fréquence de sortie 116 ou 117, en réponse à une condition transitoire.
La déviation de fréquence ou le déphasage généré(e) dénote la différence entre la phase du signal à fréquence de référence et la phase du signal à fréquence de sortie. La déviation de fréquence ou le déphasage peut être produit(e) par ia condition transitoire de la PLL 300.
La condition transitoire peut être un changement d'impédance de charge au VCO, ou un changement des parties large et étroite de la bande passante de boucle.
Les interconnexions entre le nouveau circuit de suppression de déviation de fréquence ou de déphasage 301 et la boucle PLL classique 212 pour former la nouvelle PLL 300 se présentent comme suit. Le nouveau circuit de suppression de déviation de fréquence ou de déphasage 301 est couplé pour recevoir une indication du signal à fréquence de référence sur la ligne 206, le signal de réaction sur la ligne 209, l'indication d'une condition transitoire sur la ligne 302, et le signal à fréquence de sortie sur la ligne 116 ou 117. Le nouveau circuit de suppression de déviation de fréquence ou de déphasage 301 produit un signal de réaction synchronisé sur la ligne 309, un signal de réaction synchronisée à déclenchement périodique sur la ligne 304, et une indication de déclenchement du signal à fréquence de référence sur la ligne 303.
Le nouveau circuit de suppression de déviation de fréquence ou de déphasage 301 comprend, de plus, un détecteur de signal 305, un circuit retardateur 306, un circuit de synchronisation 307, un circuit logique 308, un premier circuit porte 311, et un deuxième circuit porte 310. Le détecteur de signal 305, le circuit retardateur 306, le circuit logique 308, le premier circuit porte 311, et le deuxième circuit porte 310 sont bien connus individuellement dans l'état de l'art; aucune description supplémentaire ne sera donc apportée, sauf, si besoin est, pour faciliter la compréhension de la présente invention. La combinaison du détecteur de signal 305, du circuit retardateur 306, du circuit de synchronisation 307, du circuit logique 308, du premier circuit porte 311, et du deuxième circuit porte 310, est considérée comme comportant de nouveaux éléments de la présente invention, lesquels seront décrits ultérieurement plus en détail.
Le détecteur de signal 305, le circuit retardateur 308, le circuit de synchronisation 307, le circuit logique 308, le premier circuit porte 311, et le deuxième circuit porte 310, peuvent être mis en oeuvre en utilisant par exemple des éléments logiques standards. Ces éléments logiques peuvent incorporer, par exemple, des portes NON-ET, telles que celles d'un circuit Motorola MC74HC00, des portes NON-OU, telles que celles d'un circuit Motorola MC74HC02, et des bascules de type D, telles que celles d'un circuit
Motorola MC74HC74, selon des techniques de fabrication logique bien connues. La figure 7 illustre l'implantation d'un circuit de suppression de déviation de fréquence ou de déphasage 301 dans la PLL 300 de la figure 3, suivant la présente invention.
Les interconnexions entre les blocs du nouveau circuit de suppression de déviation de fréquence ou de déphasage 301 se présentent comme suit. Le détecteur de signal 305 est couplé pour recevoir une indication de la condition transitoire sur la ligne 302, une indication du signal à fréquence de référence sur la ligne 206, le signal de réaction sur la ligne 209, et un signal de réenclenchement sur la ligne 315, et entre en fonction pour produire un signal de contrôle sur la ligne 313. Le circuit retardateur 306 est couplé pour recevoir l'indication de la condition transitoire sur la ligne 302, l'indication du signal à fréquence de référence sur la ligne 206, et le signal de contrôle sur la ligne 313, et entre en fonction pour produire un signal d'horloge sur la ligne 312. Le circuit de synchronisation est couplé pour recevoir l'indication de la condition transitoire sur la ligne 302, le signal à fréquence de sortie sur la ligne 116 ou 117, le signal de contrôle sur la ligne 313, et le signal d'horloge sur la ligne 312, et entre en fonction pour produire le signal de réenclenchement sur la ligne 315 et un signal de synchronisation sur la ligne 314. Le circuit logique 308 est couplé pour recevoir le signal de synchronisation sur la ligne 314 et le signal de réaction sur la ligne 209, et entre en fonction pour produire un signal de réaction synchronisé sur la ligne 309. Le premier circuit porte 311 entre en fonction pour transmettre l'indication du signal à fréquence de référence sur la ligne 303, en réponse au signal de contrôle sur la ligne 313. Le deuxième circuit porte 310 entre en fonction pour transmettre le signal de réaction synchronisé sur la ligne 304, en réponse au signal de contrôle sur la ligne 313.
Le nouveau circuit de suppression de déviation de fréquence ou de déphasage 301 fonctionne comme indiqué ci-après. Suivant la présente invention, le détecteur de signal 305 et le procédé associé correspondant détectent une condition transitoire. La PLL 300 est ouverte, respectivement, par les premier et deuxième circuits porte 311 et 310, pendant une certaine période de temps. Le circuit retardateur 306 et le procédé associé correspondant déterminent la période de temps coïncidant avec la condition transitoire détectée par le détecteur de signal 305. Le circuit de synchronisation 307 et le procédé associé correspondant synchronisent la phase de l'indication du signal à fréquence de référence 206 et la phase du signal à fréquence de sortie 209 après un intervalle de la période de temps déterminé par le circuit retardateur 306. Les premier et deuxième circuits porte 311 et 310, respectivement, et le procédé associé correspondant ferment la PLL 300, en réponse au signal de contrôle 313 généré par le détecteur de signal 305. Le signal de contrôle 313 indique la réalisation de la synchronisation de la phase de l'indication du signal à fréquence de référence 206 et de la phase du signal à fréquence de sortie 209.
L'objet du nouveau circuit de suppression de déviation de fréquence ou de déphasage 301 consiste à réduire ou à éliminer la lecture de l'erreur de fréquence fausse résultant de la mesure de fréquence d'une fréquence de sortie momentanément perturbée lorsque la condition transitoire apparaît. La perturbation temporaire peut être causée, par exemple, par le courant de commutation généré par un commutateur dans un filtre de boucle pendant une commutation de bande passante du filtre de boucle. Après détection d'une condition transitoire, la boucle de la PLL est ouverte pendant une certaine période de temps pour permettre le retour à la normale de la fréquence de sortie perturbée 116 ou 117. Le circuit retardateur 306 détermine avantageusement le temps pendant lequel la boucle reste ouverte. Le circuit de synchronisation 307 réduit avantageusement le déphasage, de manière que la déviation de fréquence résiduelle causée par la condition transitoire puisse être rapidement corrigée par le fonctionnement de la PLL après fermeture de la boucle.
Le circuit de suppression de déviation de fréquence ou de déphasage 301 de la PLL 300 peut être utilisé avec différents types de synthétiseurs de fréquences PLL, dont un synthétiseur de fréquences PLL à division fractionnaire. Le procédé de l'état antérieur de la technique ne peut pas fonctionner avec le synthétiseur de fréquences PLL à division fractionnaire, en raison de la perte des informations de phase. Dans la présente invention, cependant, puisque la phase de la PLL 300 est synchronisée après l'intervalle de la période de temps, la PLL 300 peut avantageusement conserver les informations de phase.
D'autres interconnexions entre le nouveau circuit de suppression de déviation de fréquence ou de déphasage 301 et la PLL classique 212 peuvent être mises en oeuvre dans le cadre de la présente invention et suivant celle-ci. Le circuit retardateur 306 peut être couplé, en outre, pour recevoir le signal à fréquence de référence 115, à la place de l'indication du signal à fréquence de référence 206. Cette connexion peut encore être supprimée pour un circuit retardateur 306 présentant une mise en oeuvre différente. Le circuit de synchronisation 307 peut être remplacé, par ailleurs, par un circuit de synchronisation de structure différente. L'indication de la condition transitoire 302 peut être couplée, en outre, avec d'autres éléments de la PLL 300, selon des techniques de fabrication bien connues.
La PLL 300 de la figure 3 peut également comprendre une pompe de charge et un compteur à prédétermination (non représentés), tels qu'ils sont bien connus dans l'état de l'art. Le compteur à présélection pourrait être utilisé entre le VCO 204 et le diviseur de boucle 205 dans la trajectoire de retour sur la ligne 116 ou 117, pour permettre au diviseur de boucle 205 d'accepter des fréquences d'entrée supérieures en provenance du VCO 204. La pompe de charge pourrait être utilisée à la sortie du détecteur de phase 202 pour fournir un gain de boucle CC élevé à la PLL 308.
Selon le mode de réalisation préféré de la présente invention, les étapes d'ouverture et de fermeture de la boucle de la PLL comprennent, de plus, respectivement, la désactivation et la réactivation du détecteur de phase 202 de la PLL 300. La présente invention supprime avantageusement le recours à un commutateur, à l'origine d'un déphasage, à l'entrée ou à la sortie du filtre de boucle 203.
Selon le mode de réalisation préféré de la présente invention, la période de temps est prédéterminée. La période de temps prédéterminée dépend des conditions de conception de la PLL 300 et du niveau de déviation de fréquence et de déphasage prévu introduit dans la PLL 300 par la condition transitoire.
Par ailleurs, la période de temps peut coïncider avec la durée de la déviation de fréquence ou du déphasage généré(e) dans le signal à fréquence de sortie, en réponse à la condition transitoire. Ceci peut être réalisé par un circuit qui indique le rythme de variation de la phase ou de la fréquence du signal à fréquence de sortie 116 ou 117 après l'apparition de la condition transitoire.
La figure 4 représente un graphique d'un signal à fréquence de sortie 116 ou 117 de la PLL 300 de la figure 3, suivant la présente invention. Sur la figure 4, la fréquence du signal à fréquence de sortie 116 ou 117 est tracée sur l'axe vertical et le temps est tracé sur l'axe horizontal. La ligne pleine représentée indique le signal à fréquence de sortie 116 ou 117 de la PLL 300, dans des conditions transitoires, selon le mode de réalisation préféré de la présente invention.
La ligne en pointillé indique le signal à fréquence de sortie 116 ou 117 d'une PLL 212 de l'état antérieur de la technique, dans les mêmes conditions transitoires.
Les conditions transitoires se produisent pendant la période de temps où la fréquence de sortie 116 ou 117 passe d'une basse fréquence, f0, à une haute fréquence, fl. Des conditions transitoires similaires interviennent également lorsque la fréquence de sortie 116 ou 117 passe de la haute fréquence à la basse fréquence. La PLL 300 a, par exemple, quatre états de bande passante.
Selon le mode de réalisation préférée de la présente invention, comme indiqué par la ligne pleine, la PLL 300 fonctionne dans le premier état de bande passante avant le temps tO. La PLL 300 fonctionne dans un quatrième état de bande passante entre les temps to et tl, dans un troisième état de bande passante entre les temps tl et t2, dans un deuxième état de bande passante entre les temps t2 et t3, et dans le premier état de bande passante après le temps t3
La fréquence de la fréquence de sortie 116 ou 117 de la PLL 212 de l'état antérieur de la technique, dans les mêmes conditions transitoires, est représentée par la ligne en pointillé sur la figure 4. La PLL 212 fonctionne également dans un quatrième état de bande passante entre les temps tO et t5, dans un troisième état de bande passante entre les temps t5 et t6, dans un deuxième état de bande passante entre les temps t6 et t7, et dans le premier état de bande passante, après le temps t7. En l'absence du nouveau circuit de suppression de déviation de fréquence ou de déphasage 301, les conditions transitoires aux temps t0, t5, t6, et t7 génèrent une plus grande perturbation sur le signal à fréquence de sortie 116 ou 117. Le signal à fréquence de sortie 116 ou 117 de la PLL 212 de l'état antérieur de la technique ne transite pas vers la deuxième fréquence, fl, jusqu'au temps t8. La différence de temps entre t4 et t8 correspond à la différence de temps de verrouillage entre la nouvelle
PLL 300 de la présente invention et une PLL 212 de l'état antérieur de la technique. Par conséquent, la présente invention est utilisée avantageusement pour la
PLL 300 lorsque la PLL 300 passe d'un état de bande passante à un autre état de bande passar.-e.
La figure 5 est un chronogramme illustrant des signaux numériques dans un circuit de suppression de déviation de fréquence ou de déphasage 301 de la PLL 300 de la figure 3, suivant la présente invention. Le chronogramme représente l'indication de la condition transitoire 302, l'indication du signal à fréquence de référence 206, l'indication de déclenchement du signal à fréquence de référence 303, le signal de réaction 209, le signal de réaction synchronisé 309, le signal de réaction synchronisé à déclenchement périodique 304, et le signal d'horloge 312.
L'indication de la condition transitoire 302 comporte un front montant 501 et un front descendant 507. L'indication du signal à fréquence de référence 206 comporte un front montant 504. Le signal de réaction synchronisé 309 comporte un front montant 502 et un front descendant 506. Le signal d'horloge 312 comporte un front montant 503 et un front descendant 505.
L'indication du signal à fréquence de référence 206 présente une période de temps 508. La boucle de la
PLL 300 est ouverte pendant la période de temps 509.
Lorsque le signal de réaction synchronisé 309 est haut, le diviseur de boucle 205 est désactivé. Lorsque l'indication de la condition transitoire 302 est haute, la déviation de fréquence ou le déphasage du signal à fréquence de sortie 116 ou 117 est généré(e).
Au temps t0, l'indication de la condition transitoire est basse, et la PLL 300 fonctionne en mode normal.
Au temps tl, une condition transitoire est indiquée par le front montant 501. Le détecteur de signal 305 ouvre, respectivement, le premier et le deuxième circuits porte 311 et 310, pour ouvrir la boucle de la PLL 300. Le détecteur de signal 305 prépare également le circuit de synchronisation 307, et active le circuit retardateur 306. Le front montant 503 indique le début de la période de retard. Le circuit retardateur 306 détermine la périoae de temps 509 pendant laquelle la boucle reste ouverte. Le front montant 502 remet à zéro et prépare le diviseur de boucle 205 pour la synchronisation. La boucle doit rester ouverte jusqu'au front descendant 505.
Entre les temps t2 et t3, l'indication de la condition transitoire se termine au droit du front descendant 507. Dans le mode de réalisation préféré de la présente invention, la longueur du retard correspond à l'indication du signal à fréquence de référence 206.
Par conséquent, la fin de la période de retard indiquée par le front descendant 505 correspond au front montant 504 au temps t3.
Au temps t3, la phase de l'indication du signal à fréquence de référence 206 et la phase du signal de réaction 209 sont synchronisées. Le front descendant 506 est synchronisé avec le front montant 504, et active le diviseur de boucle 205. En désactivant le diviseur de boucle 205 lorsque l'indication de la condition transitoire 302 est haute, entre les temps tl et t2, la PLL ne réagira pas à la déviation de fréquence ou au déphasage, bien que la déviation de fréquence ou le déphasage soit généré(e) par la condition transitoire. De plus, en synchronisant le signal de réaction synchronisé 304 avec l'indication du signal à fréquence de référence 206 au temps t3, le déphasage généré par la condition transitoire sera automatiquement corrigé par le processus de synchronisation, et aucun déphasage ne surviendra au temps t4.
Au temps t4, si une déviation de fréquence est générée par la condition transitoire pendant les temps tl et t2, la boucle commencera à corriger la déviation de fréquence selon son fonctionnement PLL normal.
La figure 6 illustre un organigramme qui décrit les étapes de suppression de la déviation de fréquence ou du déphasage pour un PLL 300 de ia figure 3, suivant la présente invention. L'organigramme commence à l'étape 601.
A l'étape 602, une condition transitoire est détectée par le détecteur de signal 305.
A l'étape 603, le détecteur de signal 305 ouvre, respectivement, les premier et deuxième circuits porte 311 et 310, prépare le circuit de synchronisation 307, et active le circuit retardateur 306, en réponse à la condition transitoire détectée par ie détecteur de signal 305. La période de temps pendant laquelle la boucle reste ouverte est contrôlée par le circuit retardateur 306.
A l'étape 604, le circuit de synchronisation 307 synchronise la phase de l'indication du signal à fréquence de référence 206 et la phase du signal à fréquence de sortie 209 après un intervalle de la période de temps prédéterminée déterminée par le circuit retardateur 306.
A l'étape 605, la boucle de la PLL 300 est fermée par la fermeture respective des premier et deuxième circuits porte 311 et 310, en réponse au signal de contrôle 313 généré par le détecteur de signal 305. Le signal de contrôle 313 correspond à la synchronisation de la phase de l'indication du signal à fréquence de référence 206 et de la phase du signal à fréquence de sortie 116 ou 117.
L'organigramme se termine à l'étape 606.
La présente invention fournit ainsi un circuit de suppression d'erreur et un procédé co-respondant pour une boucle à verrouillage de phase. La présente invention réduit ou supprime avantageusement la mesure d'erreur de fréquence fausse d'un signal à fréquence de sortie momentanément perturbé 116 ou 117. La boucle de la PLL 300 est ouverte pendant une certaine période de temps pour permettre le retour à la normale du signal à fréquence de sortie perturbé 116 ou 117. Après un intervalle de la période de temps prédéterminée, la phase de l'indication du signal à fréquence de référence 206 et la phase du signal de réaction 209 sont synchronisées pour réduire le déphasage de boucle avant la fermeture de la boucle de la PLL 300. Toute déviation de fréquence résiduelle causée par la condition transitoire est rapidement corrigée par le fonctionnement de la PLL après la fermeture de la boucle. L'invention peut fonctionner avec différents types de PLL, et pailie l'inconvénient du temps mis par la PLL pour corriger la déviation de fréquence ou le déphasage généré(e) par la condition transitoire.
Bien que la présente invention ait été décrite en référence à des modes de réalisation caractéristiques, elle ne prétend pas se limiter à ces modes de réalisation spécifiques. Le spécialiste ae la technique observera que des variantes et des modifications peuvent être apportées sans sortir de l'esprit et du cadre de l'invention, tel qu'énoncé dans les revendications ci-après.

Claims (7)

Revendications
1. Dans une boucle à verrouillage de phase (PLL) (300) qui génère un signal à fréquence de sortie (116) en réponse à un signal à fréquence de référence (115), le signal à fréquence de sortie (116) et le signal à fréquence de référence (115) sont chacun caractérisés par une phase et une fréquence, la PLL (300) est susceptible de générer une déviation de fréquence ou un déphasage dans le signal à fréquence de sortie (116) en réponse à une condition transitoire, procédé pour supprimer la déviation de fréquence ou le déphasage généré(e) dans le signal à fréquence de sortie (116) en réponse à la condition transitoire, le procédé étant caractérisé par les étapes suivantes:
détection (602) de la condition transitoire;
ouverture (603) de la boucle de la PLL (300) pendant une période de temps (509), en réponse à la condition transitoire détectée;
synchronisation (604) de la phase du signal à fréquence de référence (115) et de la phase du signal à fréquence de sortie (116) après un intervalle de la période de temps (509); et
fermeture (605) de la boucle de la PLI (300), en réponse à la phase du signal à fréquence de référence (115) et à la phase du signal à fréquence de sortie (116) synchronisées.
2. Procédé selon la revendication 1, dans lequel la condition transitoire est une indication pcur changer une bande passante de boucle de la PLL (300).
3. Procédé selon la revendication 1, dans lequel les étapes d'ouverture et de fermeture conprenent, de plus, les étapes respectives de désactivation et de réactivation d'un détecteur de phase (202) de la PLL (300).
4. Procédé selon la revendication 1, dans lequel la période de temps (509) est prédéterminée.
5. Procédé selon la revendication 1, dans lequel la période de temps (509) correspond à la durée de la déviation de fréquence ou du déphasage généré(e) dans le signal à fréquence de sortie (116), en réponse à la condition transitoire.
6. Dans une boucle à verrouillage de phase (PLL) (300) qui génère un signal à fréquence de sortie (116) en réponse à un signal à fréquence de référence (115), le signal à fréquence de sortie (116) et le signal à fréquence de référence (115) sont chacun caractérisés par une phase et une fréquence, le signal à fréquence de sortie (116) est divisé pour produire un signal de réaction (209), la PLL (300) est susceptible de générer une déviation de fréquence ou un déphasage dans le signal à fréquence de sortie (116) en réponse à une condition transitoire, appareil pour supprimer la déviation de fréquence ou le déphasage généré(e) dans le signal à fréquence de sortie (116) en réponse à la condition transitoire, l'appareil étant caractérisé par:
un détecteur de signal (305) couplé pour recevoir une indication de la condition transitoire (302), une indication du signal à fréquence de référence (206), le signal de réaction (209), et un signal de réenclenchement (315), qui entre en fonction pour produire un signal de contrôle (313);
un circuit retardateur (306) couplé pour recevoir l'indication de la condition transitoire (302), l'indication du signal à fréquence de référence (206), et le signal de contrôle (313), qui entre en fonction pour produire un signal d'horloge (312);
un circuit de synchronisation (307) couplé pour recevoir l'indication de la condition transitoire (302), le signal à fréquence de sortie (116), le signal de contrôle (313), et le signal d'horloge (312), qui entre en fonction pour produire le signal de réenclenchement (315) et un signal de synchronisation (314);
un circuit logique (308) couplé pour recevoir le signal de synchronisation (314) et le signal de réaction (209), qui entre en fonction pour produire un signal de réaction synchronisé (309);
un premier circuit porte (311), qui entre en fonction pour transmettre l'indication du signal à fréquence de référence (303) en réponse au signal de contrôle (313); et
un deuxième circuit porte (310), qui entre en fonction pour transmettre le signal de réaction synchronisé (304) en réponse au signal de contrôle (313).
7. Appareil selon la revendication 6, dans lequel la condition transitoire est une indication pour changer un bande passante de boucle de la PLL (300).
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