FR2726724A1 - Dispositif et procede pour le fonctionnement d'un synthetiseur en frequence de boucle a blocage de phase sensible a l'espacement de canal de frequence radio - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 16
- 230000001413 cellular effect Effects 0.000 title description 16
- 238000004891 communication Methods 0.000 description 48
- 230000005540 biological transmission Effects 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000001914 filtration Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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Abstract
Dispositif et procédé pour la mise en oeuvre d'un synthétiseur en fréquence de boucle à blocage de phase selon l'espacement de canal de fréquence radio. Le synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) accorde un émetteur/récepteur de fréquence radio (100) sur un canal de fréquence radio. Un processeur (110) de l'émetteur/récepteur (100) détermine l'espacement de canal des canaux de fréquence radio dans une partie d'une bande de fréquences radio comprenant le canal de fréquence radio et commande le synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) selon l'espacement de canal déterminé. La présente invention assure, de façon avantageuse, au synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) un plus court temps de verrouillage et un plus faible bruit.
Description
DISPOSITIF ET PROCÉDÉ POUR LE FONCTIONNEMENT D'UN
SYNTHÉTISEUR EN FRÉQUENCE DE BOUCLE A BLOCAGE DE PHASE
SENSIBLE À L'ESPACEMENT DE CANAL DE FRÉQUENCE RADIO
La présente invention concerne, de façon globale, les émetteurs/récepteurs de communication radio et, plus particulièrement, un dispositif et un procédé pour le fonctionnement d'un synthétiseur de fréquence de boucle à blocage de phase sensible à l'espacement de canal de fréquence radio dans un émetteur/récepteur de communication radio.
SYNTHÉTISEUR EN FRÉQUENCE DE BOUCLE A BLOCAGE DE PHASE
SENSIBLE À L'ESPACEMENT DE CANAL DE FRÉQUENCE RADIO
La présente invention concerne, de façon globale, les émetteurs/récepteurs de communication radio et, plus particulièrement, un dispositif et un procédé pour le fonctionnement d'un synthétiseur de fréquence de boucle à blocage de phase sensible à l'espacement de canal de fréquence radio dans un émetteur/récepteur de communication radio.
La Figure 1 illustre, à titre d'exemple, un synoptique d'un émetteur/récepteur de communication radio 100 usuel (référencé ci-après comme "émetteur/récepteur").
L'émetteur/récepteur de communication radio 100 permet à une unité mobile ou portable de souscripteur de communiquer avec un poste de base (non illustré) par exemple, sur des canaux de fréquence radio (R.F.) dans un système de communication radio (non illustré) . Le poste de base assure ensuite les communications avec un système téléphonique câblé (non illustré) et d'autres unités de souscripteurs.
Un exemple d'une unité de souscripteur possédant l'émetteur/récepteur de communication radio 100 est un radiotéléphone cellulaire.
L'émetteur/récepteur de communication radio 100 de la
Figure 1 comprend, de façon globale, une antenne 101, un filtre en duplex 102, un récepteur 103, un émetteur 105, une source de signal de fréquence de référence 107, un synthétiseur en fréquence de boucle à blocage de phase (PLL) de réception (Rx) 108, un synthétiseur en fréquence de boucle à blocage de phase (PLL) d'émission (Tx) 109, un processeur 110, une source d'information 106 et un collecteur d'information 104.
Figure 1 comprend, de façon globale, une antenne 101, un filtre en duplex 102, un récepteur 103, un émetteur 105, une source de signal de fréquence de référence 107, un synthétiseur en fréquence de boucle à blocage de phase (PLL) de réception (Rx) 108, un synthétiseur en fréquence de boucle à blocage de phase (PLL) d'émission (Tx) 109, un processeur 110, une source d'information 106 et un collecteur d'information 104.
Le raccordement des blocs de l'émetteur/récepteur de communication radio 100 et leur fonctionnement sont décrits comme suit. L'antenne 101 reçoit un signal R.F. 119 du poste de base pour un filtrage par le filtre en duplex 102 afin de produire un signal R.F. reçu sur la ligne 111. Le filtre en duplex 102 assure une sélectivité en fréquence pour séparer le signal R.F. reçu sur la ligne 111 et le signal R.F. émis sur la ligne 113. Le récepteur 103 est couplé pour recevoir le signal R.F. reçu sur la ligne 111 et pour produire un signal reçu de bande de base sur la ligne 112 pour le collecteur d'information 104. La source de signal de fréquence de référence 107 fournit un signal de fréquence de référence sur la ligne 115.Le synthétiseur en fréquence de boucle à blocage de phase (PLL) de réception (Rx) 108 est couplé pour recevoir le signal de fréquence de référence sur la ligne 115 et une information sur un bus de données 118 et est prévu pour produire un signal d'accord de récepteur sur la ligne 116 pour accorder le récepteur 103 à un canal R.F. particulier. De la même façon, le synthétiseur en fréquence de boucle à blocage de phase (PLL) d'émission (Tx) 109 est couplé pour recevoir le signal de fréquence de référence sur la ligne 115 et une information sur le bus de données 118 et est prévu pour produire un signal d'accord d'émetteur/récepteur sur la ligne 117 pour accorder l'émetteur 105 à un canal R.F.
particulier. Le processeur 110 commande le fonctionnement du synthétiseur en fréquence de boucle à blocage de phase (PLL) de réception (Rx) 108, du synthétiseur en fréquence de boucle à blocage de phase (PLL) d'émission (Tx) 109, du récepteur 103 et de l'émetteur 105 via le bus de données 118. La source d'information 106 produit un signal émis de bande de base sur la ligne 114. L'émetteur 105 est couplé pour recevoir le signal émis de bande de base sur la ligne 114 et est prévu pour produire le signal R.F. émis sur la ligne 113. Le filtre en duplex 102 filtre le signal R.F.
émis sur la ligne 113 pour une émission par l'antenne 101 en tant que signal R.F. 120.
Les canaux R.F. dans un système de radiotéléphone cellulaire comprennent, par exemple, des canaux de voix et de transmission pour émettre et recevoir (référencés ciaprès par une "émission/réception") une information entre le poste de base et les unités de souscripteur. Les canaux de voix reçoivent une information de voix d'émission/réception. Les canaux de transmission, référencés de même comme canaux de commande, reçoivent des données d'émission/réception et une information de transmission. Via ces canaux de transmission, les unités de souscripteur ont accès au système de radiotéléphone cellulaire et reçoivent un canal de voix pour une communication ultérieure avec le système téléphonique câblé.Dans les systèmes de radiotéléphone cellulaire pouvant émettre/recevoir des données de large bande sur les canaux de transmission, l'espacement en fréquence des canaux de transmission est un multiple de l'espacement en fréquence des canaux de voix.
Dans certains systèmes de radiotéléphone cellulaire, l'émetteur/recepteur de communication radio 100 et le poste de base émettent/reçoivent, de façon intermittente, une information sur le canal de transmission. Dans un tel système, un procédé de transmission entrelacée des données synchronise par exemple l'information intermittente. Dans ce type de système le maintien de l'émetteur/récepteur de communication radio 100 à pleine puissance pendant tout le temps de l'accord de l'emetteurlrecepteur de communication radio 100 au canal de transmission tire, de façon inutile, sur la batterie de l'émetteur/récepteur de communication radio 100 pendant les périodes où l'information n'est pas reçue.Par conséquent, des parties de l'émetteur/recepteur de communication radio 100 peuvent être coupées afin de prolonger la durée de vie de la batterie lorsque l'émetteur/récepteur de communication radio 100 n' émet/reçoit pas d'information. De plus, des parties de l'émetteur/récepteur de communication radio 100 peuvent être coupées pour prolonger la durée de vie de la batterie lorsque la qualité du signal est assez bonne pour ne pas nécessiter une répétition ultérieure de la même information. Une alimentation et une coupure intermittentes, c'est-à-dire activant et désactivant l'émetteur/récepteur de communication radio 100 lors de cette opération de réception est appelée un mode de fonctionnement en réception discontinue (DRX).Dans le mode de fonctionnement DRX, une activation et une désactivation rapide des parties de l'émetteur/récepteur de communication radio 100 augmentent les économies de batterie.
La Figure 2 illustre à titre d'exemple un synoptique d'un synthétiseur de fréquence usuelle de boucle à blocage de phase (PLL) pour l'émetteur/récepteur de communication radio 100 de la Figure 1. La structure générale du synthétiseur de fréquence de PLL de la Figure 2 est la même, à la fois, pour le synthétiseur en fréquence de boucle à blocage de phase (PLL) de réception (Rx) 108 et pour le synthétiseur en fréquence de boucle à blocage de phase (PLL) d'émission (Tx) 109.
Le synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 de la Figure 2 comprend, de façon globale, un diviseur de référence 201 à des fins de description et une PLL 212. La PLL 212 comprend, de façon globale, un détecteur de phase 202, un filtre de boucle 203, un oscillateur commandé en tension 204 et un diviseur de boucle 205. Le diviseur de référence 201 reçoit un signal de fréquence de référence sur la ligne 115.
Le raccordement des blocs du synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 de la Figure 2 est décrit ci-dessous. Le diviseur de référence 201 est couple pour recevoir le signal de référence sur la ligne 115 et le bus de données 118 et est prévu pour produire un signal de fréquence de référence divisée sur la ligne 206. Le détecteur de phase 202 est couplé pour recevoir un signal de fréquence de référence divisé sur la ligne 206 et un signal de rétroaction sur la ligne 209 et est prévu pour produire un signal d'erreur de phase sur la ligne 207. Le filtre de boucle 203 est couplé pour recevoir le signal 207 et est prévu pour produire un signal filtré sur la ligne 208. L'oscillateur commandé en tension 204 est couplé pour recevoir le signal filtré sur la ligne 208 et est prévu pour produire un signal de fréquence de sortie sur la ligne 116 ou 117.Le diviseur de boucle 205 est couplé pour recevoir le signal de fréquence de sortie sur la ligne 116 ou 117 et est prévu pour produire le signal de rétroaction sur la ligne 209. Le diviseur de boucle 205 et le diviseur de référence 201 sont couplés pour recevoir une information de programmation sur le bus de données 118.
Le fonctionnement du synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 de la Figure 2 est décrit ci-dessous. La PLL 212 est un circuit produisant le signal de fréquence de sortie sur la ligne 116 ou 117 synchronisé avec le signal de fréquence de référence sur la ligne 115. Le signal de fréquence de sortie sur la ligne 116 ou 117 est synchronisé ou "verrouillé" sur le signal de fréquence de référence sur la ligne 115 lorsque la fréquence du signal de fréquence de sortie sur la ligne 116 ou 117 présente une relation prédéterminée avec celle du signal de fréquence de référence sur la ligne 115. Dans des conditions de verrouillage, la PLL 212 assure, de façon usuelle, une différence de phase constante entre le signal de fréquence de référence sur la ligne 115 et le signal de fréquence de sortie sur la ligne 116 ou 117.La différence de phase constante peut prendre une quelconque valeur désirée incluant une valeur nulle. Si un écart dans la différence de phase désirée de tels signaux se développe, c'est-à-dire si une erreur de phase sur la ligne 207 se développe à cause, par exemple, d'une variation soit de la fréquence du signal de fréquence de référence sur la ligne 115, soit des paramètres programmables de la PLL via le bus de données 118, la PLL règle la fréquence du signal de fréquence de sortie sur la ligne 116 ou 117 pour piloter l'erreur de phase sur la ligne 207 vers la valeur de la différence de phase constante.
Les PLLs sont caractérisées par une largeur de bande de boucle. Pour certaines applications, on cherche à faire varier la largeur de bande de boucle de la PLL dans certaines conditions comme, par exemple, lorsque la fréquence du signal de fréquence de référence sur la ligne 115 varie ou lorsque les paramètres programmables de la PLL varient via le bus de données 118. Une variation adaptée de la largeur de bande de boucle assure, de façon avantageuse, un temps de verrouillage plus court, un bruit amélioré et de plus faibles signaux parasites.
Un problème général concernant la variation de la largeur de bande de boucle de la PLL 212 comprend la détermination de l'instant pour modifier la largeur de bande de boucle. La détermination de l'instant de modification de la largeur de bande de boucle affecte directement le temps requis par la PLL 212 pour atteindre un état désiré de verrouillage. On cherche, en général, à ce que la PLL 212 atteigne rapidement cet état de verrouillage. Si l'état de verrouillage de la PLL 212 n'est pas rapidement atteint, un bruit peut être généré ou une information peut être perdue.
Un problème particulier pour la mise en oeuvre du mode discontinu dans l'emetteur/recepteur de communication radio 100 est le temps de récupération (reverrouillage) nécessaire à la PLL 212 pour rétablir le verrouillage en phase et en fréquence de la fréquence de porteuse, en particulier si la PLL 212 doit effectuer rapidement un cycle entre les modes de validation et d'invalidation de façon à assurer une économie maximale du courant. De plus, dans le mode discontinu, le temps de récupération de la PLL 212 peut être dégradé par la fuite de courant sur le signal filtré sur la ligne 208 provoquant une dérive de la fréquence du oscillateur commandé en tension 204 pendant la partie invalidée du mode discontinu. La PLL 212 n'assure pas la charge sur le filtre de boucle 203 et compense la fuite lors de son invalidation.Plus grande est la dérive, plus la PLL 212 doit compenser sa fréquence ainsi que sa phase lorsqu'elle est revalidée, et plus long est le temps de récupération.
Une solution prévue par l'art antérieur pour réduire le temps de récupération dans le mode discontinu est d'utiliser un schéma de synchronisation lorsque le synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 est revalidé afin de réduire ou d'éliminer la dérive en fréquence ayant survenu lorsque le synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 était invalidé. Un inconvénient de cette solution est que, tout en corrigeant la dérive de phase, le fonctionnement normal de la PLL 212 doit encore corriger la dérive en fréquence survenant à cause de la fuite en temps réel du signal filtré sur la ligne 208.
Un autre problème particulier existe dans l'émetteur/récepteur de communication radio 100 utilisant un synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 qui doit être rapidement accordé entre les canaux d'une bande de fréquences radio. Si le synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 ne présente pas un temps de verrouillage suffisamment court lors d'une variation de la fréquence de sortie, l'émetteur/récepteur de communication radio 100 peut manquer des données de réception ou produire des erreurs dans les données émises.
Une solution prévue par l'art antérieur pour réduire le temps de verrouillage est d'augmenter la largeur de bande de la PLL 212. L'inconvénient de cette solution est qu'elle entraîne des signaux parasites accrus ainsi qu'un bruit sur la sortie du oscillateur commandé en tension 204 à cause du filtrage réduit de la plus grande largeur de bande.
Une autre solution prévue par l'art antérieur pour réduire le temps de verrouillage dans le synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 est d'augmenter la fréquence du signal divisé de fréquence de référence 206 sur la PLL 212 de façon à augmenter la largeur de bande de boucle de la PLL 212. L'inconvénient de cette solution est double. Tout d'abord, cette solution nécessite une grande augmentation de la fréquence du signal divisé de fréquence de référence 206 pour assurer une augmentation significative de la largeur de bande de boucle car la largeur de bande de boucle augmente comme la racine carrée de M où M est l'augmentation de la fréquence du signal divisé de fréquence de référence 206 sur la PLL 212.
Ensuite, la PLL 212 se verrouille sur une fréquence du signal de fréquence de sortie 116 ou 117 qui est proche mais pas exactement sur la fréquence finale désirée. Le signal divisé de fréquence de référence 206 et la largeur de bande de boucle peuvent alors être ramenés à leurs valeurs initiales et la PLL 212 doit se verrouiller sur sa fréquence finale désirée. Par conséquent, deux cycles de verrouillage sont nécessaire et cela introduit un long temps de verrouillage.
Ainsi, on recherche un dispositif et un procédé pour le fonctionnement d'un synthétiseur de fréquence de boucle à blocage de phase sensible à l'espacement de canal de fréquence radio assurant, de façon avantageuse, un plus court temps de verrouillage et un plus faible bruit sur la sortie du synthétiseur de fréquence de PLL.
La Figure 1 illustre un synoptique d'un émetteur/récepteur usuel de communication radio;
la Figure 2 illustre un synoptique d'un synthétiseur usuel en fréquence de boucle à blocage de phase pour l'émetteur/récepteur de communication radio de la Figure 1;
la Figure 3 illustre un synoptique d'un nouveau synthétiseur en fréquence de boucle à blocage de phase pour l'emetteur/recepteur de communication radio de la Figure 1 selon la présente invention;
la Figure 4 illustre un organigramme décrivant les étapes pour le fonctionnement du synthétiseur en fréquence de boucle à blocage de phase de la Figure 3 en mode continu ou discontinu selon la présente invention;;
la Figure 5 illustre un organigramme décrivant les étapes pour la commande de la résolution et de la largeur de bande du nouveau synthétiseur en fréquence de boucle à blocage de phase de la Figure 3 selon la présente invention; et
la Figure 6 illustre un graphe présentant la relation entre le niveau de bande secondaire parasite, le temps de verrouillage, la largeur de bande de boucle et la résolution dans le nouveau synthétiseur en fréquence de boucle à blocage de phase de la Figure 3 selon la présente invention.
la Figure 2 illustre un synoptique d'un synthétiseur usuel en fréquence de boucle à blocage de phase pour l'émetteur/récepteur de communication radio de la Figure 1;
la Figure 3 illustre un synoptique d'un nouveau synthétiseur en fréquence de boucle à blocage de phase pour l'emetteur/recepteur de communication radio de la Figure 1 selon la présente invention;
la Figure 4 illustre un organigramme décrivant les étapes pour le fonctionnement du synthétiseur en fréquence de boucle à blocage de phase de la Figure 3 en mode continu ou discontinu selon la présente invention;;
la Figure 5 illustre un organigramme décrivant les étapes pour la commande de la résolution et de la largeur de bande du nouveau synthétiseur en fréquence de boucle à blocage de phase de la Figure 3 selon la présente invention; et
la Figure 6 illustre un graphe présentant la relation entre le niveau de bande secondaire parasite, le temps de verrouillage, la largeur de bande de boucle et la résolution dans le nouveau synthétiseur en fréquence de boucle à blocage de phase de la Figure 3 selon la présente invention.
Selon la présente invention, le but précédent est pratiquement atteint à l'aide d'un dispositif et d'un procédé pour le fonctionnement d'un synthétiseur en fréquence de boucle à blocage de phase selon l'espacement de canal de fréquence radio. Selon la présente invention, l'espacement de canal des canaux de fréquence radio dans une partie de la bande de fréquences radio comprenant le canal de fréquence radio est déterminé et le synthétiseur en fréquence de PLL est commandé selon l'espacement de canal déterminé. La présente invention assure, de façon avantageuse, un temps de verrouillage plus court et un bruit plus faible sur la sortie du synthétiseur en fréquence de PLL.
La présente invention sera mieux décrite en référence aux Figures 3 à 6 où la Figure 3 illustre, à titre d'exemple, un synoptique d'un nouveau synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 pour l'émetteur/récepteur de communication radio 100 de la
Figure 1. La structure et le fonctionnement global du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 sont les mêmes en utilisation que ceux du synthétiseur en fréquence de boucle à blocage de phase (PLL) de réception (Rx) 108 ou du synthétiseur en fréquence de boucle à blocage de phase (PLL) d'émission (Tx) 109.
Figure 1. La structure et le fonctionnement global du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 sont les mêmes en utilisation que ceux du synthétiseur en fréquence de boucle à blocage de phase (PLL) de réception (Rx) 108 ou du synthétiseur en fréquence de boucle à blocage de phase (PLL) d'émission (Tx) 109.
La structure et le fonctionnement du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 sont globalement similaires au synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 usuel de la
Figure 2 à l'exception de l'addition d'un élément de réglage de largeur de bande de boucle 301 et d'un signal de commande sur la ligne 303. L'élément de réglage de largeur de bande de boucle 301 est programmé à l'aide d'une information sur le bus de données 118 et produit un signal de réglage de largeur de bande de boucle sur la ligne 302 modifiant le filtre de boucle 203 pour produire une variation de la largeur de bande de boucle du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300.Le signal de commande sur la ligne 303 est utilisé pour commander le diviseur de référence 201, le diviseur de boucle 205 et l'oscillateur commandé en tension 204, autorisant un fonctionnement discontinu du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300.
Figure 2 à l'exception de l'addition d'un élément de réglage de largeur de bande de boucle 301 et d'un signal de commande sur la ligne 303. L'élément de réglage de largeur de bande de boucle 301 est programmé à l'aide d'une information sur le bus de données 118 et produit un signal de réglage de largeur de bande de boucle sur la ligne 302 modifiant le filtre de boucle 203 pour produire une variation de la largeur de bande de boucle du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300.Le signal de commande sur la ligne 303 est utilisé pour commander le diviseur de référence 201, le diviseur de boucle 205 et l'oscillateur commandé en tension 204, autorisant un fonctionnement discontinu du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300.
La Figure 3 illustre un seul parmi plusieurs raccordement en option, comme connu dans le domaine de l'art, pouvant être réalisé entre l'élément de réglage de largeur de bande de boucle 301 et le synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 pour commander la largeur de bande de boucle. L'élément de reglage de largeur de bande de boucle 301 peut être couplé en option, par exemple, au détecteur de phase 202 et au oscillateur commandé en tension 204 pour régler la largeur de bande de boucle selon des techniques bien connues de conception. La Figure 3 illustre, de même, une seule parmi plusieurs façons en option, comme connu dans le domaine de l'art, selon laquelle les blocs du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 peuvent être couplés au signal de commande sur la ligne 303 pour assurer un fonctionnement discontinu.Le signal de commande sur la ligne 303 peut être couplé en option, par exemple, au détecteur de phase 202 et à l'élément de réglage de largeur de bande de boucle 301. En option, le signal de commande sur la ligne 303 peut être couplé à un seul élément du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300, par exemple le diviseur de boucle 205.
Le synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 peut être classé comme appartenant à une catégorie parmi au moins deux catégories sur la base de la relation prédéterminée en fréquence de la fréquence du signal de sortie sur la ligne 116 ou 117 avec la fréquence du signal de fréquence de référence sur la ligne 115. La première catégorie est classée comme un synthétiseur en fréquence de PLL à "division entière" où la relation entre le signal de fréquence de sortie sur la ligne 116 ou 117 et le signal de fréquence de référence sur la ligne 115 est un entier. La seconde catégorie est classée comme un synthétiseur en fréquence de PLL à "division par fractions" où la relation entre le signal de fréquence de sortie sur la ligne 116 ou 117 et le signal de fréquence de référence sur la ligne 115 est un nombre rationnel non entier constitué d'un entier et d'une fraction.
Les synthétiseurs en fréquence de PLL sont caractérisés par une certaine résolution. La résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 est définie comme la variation ou étape minimale admissible de la fréquence du signal de fréquence de sortie 116 ou 117. La résolution d'un synthétiseur en fréquence de
PLL à division entière peut être égale mais pas inférieure à la fréquence du signal divisé de fréquence de référence 206. La résolution d'un synthétiseur en fréquence de PLL à division par fractions peut être égale mais pas inférieure à un quotient dont le numérateur est la fréquence du signal divisé de fréquence de référence 206 et dont le dénominateur est celui de la fraction de la valeur du diviseur de boucle 205. La fréquence et le niveau des signaux parasites de bande secondaire sur le signal de fréquence de sortie 116 ou 117 sont, en général, directement liés à la résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109.
PLL à division entière peut être égale mais pas inférieure à la fréquence du signal divisé de fréquence de référence 206. La résolution d'un synthétiseur en fréquence de PLL à division par fractions peut être égale mais pas inférieure à un quotient dont le numérateur est la fréquence du signal divisé de fréquence de référence 206 et dont le dénominateur est celui de la fraction de la valeur du diviseur de boucle 205. La fréquence et le niveau des signaux parasites de bande secondaire sur le signal de fréquence de sortie 116 ou 117 sont, en général, directement liés à la résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109.
La résolution de la mise en oeuvre par division entière du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 peut être ajustée par variation des valeurs du diviseur de référence 201 et du diviseur de boucle 205 à l'aide de leur reprogrammation via le bus de données 118.
Une diminution de la valeur de chaque diviseur diminue la résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 et une augmentation de la valeur de chaque diviseur augmente la résolution.
Dans le mode de mise en oeuvre préféré, la division par fractions est utilisée pour la mise en oeuvre du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300. La résolution de la mise en oeuvre par division par fractions du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 peut être ajustée par variation de la valeur du dénominateur de la fraction de la valeur du diviseur de boucle 205. Une diminution du dénominateur via le bus de données 118 diminue la résolution de la mise en oeuvre par division par fractions du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 et une augmentation du dénominateur augmente la résolution.
Dans le mode de mise en oeuvre préféré, l'emetteur/recepteur de communication radio 100 est un radiotéléphone cellulaire fonctionnant dans une bande de fréquences radio allouée à un type particulier de service cellulaire. Dans le mode de mise en oeuvre préféré, la bande de fréquences radio est utilisée par un système cellulaire usuel, par exemple un Système Téléphonique
Mobile à Bande Étroite Avancé (NAMPS). Dans le système
NAMPS, les canaux Tx d'unité de souscripteur s'étendent entre environ 824 et 849 MHZ et les canaux Rx d'unité de souscripteur s'étendent entre environ 869 et 894 MHz. Une partie de ces canaux Rx de 879,39 et 880,62 MHZ est allouée aux canaux de commande avec un espacement de canal de largeur de 30 kHz.L'espacement de canal est défini comme la différence en fréquence entre deux canaux adjacents de la bande de fréquence radio. Le reste des canaux dans la bande de fréquences radio NAMPS est alloué aux canaux de voix avec un espacement de canal plus étroit de 10 kHz. Par conséquent, l'espacement de canal varie de 30 kHz à 10 kHz sur la bande de fréquences radio NAMPS.
Mobile à Bande Étroite Avancé (NAMPS). Dans le système
NAMPS, les canaux Tx d'unité de souscripteur s'étendent entre environ 824 et 849 MHZ et les canaux Rx d'unité de souscripteur s'étendent entre environ 869 et 894 MHz. Une partie de ces canaux Rx de 879,39 et 880,62 MHZ est allouée aux canaux de commande avec un espacement de canal de largeur de 30 kHz.L'espacement de canal est défini comme la différence en fréquence entre deux canaux adjacents de la bande de fréquence radio. Le reste des canaux dans la bande de fréquences radio NAMPS est alloué aux canaux de voix avec un espacement de canal plus étroit de 10 kHz. Par conséquent, l'espacement de canal varie de 30 kHz à 10 kHz sur la bande de fréquences radio NAMPS.
Un exemple supplémentaire d'une bande de fréquences radio ayant un espacement de canal différent pouvant être mise en oeuvre avec la présente invention est le système cellulaire GSM. Dans le système GSM, les canaux Tx d'unité de souscripteur s'étendent d'environ 890 à 915 MHz et les canaux Rx d'unité de souscripteur s'étendent d'environ 935 à 360 MHz. L'espacement de canal GSM est de 200 kHz. La présente invention peut être utilisée avec un émetteur/récepteur de communication radio 100 pouvant fonctionner dans de multiples systèmes. Par conséquent, l'espacement de canal peut varier même entre les bandes de fréquences radio de chaque système, par exemple entre le
GSM et le NAMPS.
GSM et le NAMPS.
Selon le mode de mise en oeuvre préféré de la présente invention, l'étape de détermination de l'espacement de canal dans une partie de la bande de fréquences radio comprenant le canal de fréquence radio est effectué par le processeur 110. Pour l'émetteur/récepteur de communication radio 100 fonctionnant dans le système cellulaire NAMPS, si le canal de fréquence radio sur lequel est accordé l'emetteur/recepteur de communication radio 100 était une partie de la bande de 879,39 à 880,62 MHz contenant les canaux de commande, l'espacement de canal déterminé serait de 30 kHz. Si le canal de fréquence radio sur lequel l'emetteur/recepteur de communication radio 100 était accordé, était dans la partie restante de la bande contenant les canaux de voix, l'espacement de canal déterminé serait de 10 kHz.
Selon la présente invention, l'étape de détermination de l'espacement de canal dans une partie de la bande de fréquences radio comprenant le canal de fréquence radio est utilisée car elle indique ce que sont les conditions du synthétiseur en fréquence de PLL dans la partie particulière de la bande de fréquences radio du système particulier dans lequel fonctionne l'émetteur/récepteur de communication radio 100.
Selon le mode de mise en oeuvre préféré de la présente invention, l'étape de commande du synthétiseur en fréquence de PLL selon l'espacement de canal déterminé est effectuée par le processeur 110. La détermination peut être simplement effectuée en accédant à un tableau de consultation ou, en option, via un calcul ou un contrôle des données sur le canal de fréquence radio.
Un avantage de la commande du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 selon l'espacement de canal déterminé est que les performances du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 sont commandées selon la configuration du système radio et, plus particulièrement, le canal de fréquence radio sur lequel l'emetteur/recepteur de communication radio 100 est accordé. Le résultat est une amélioration des performances du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 par rapport à celles qui seraient obtenues si le synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 n'était pas commandé selon l'espacement de canal déterminé.
La Figure 4 illustre un organigramme décrivant les étapes de fonctionnement du nouveau synthétiseur en fréquence de PLL de la Figure 3 dans les modes continus ou discontinus selon la présente invention. L'organigramme commence à l'étape 401. A l'étape 403, l'émetteur/récepteur de communication radio 100 détermine l'espacement de canal des canaux de fréquence radio dans une partie de la bande de fréquences radio comprenant le canal de fréquence radio.
A l'étape 402, le processeur 110 commande le synthétiseur en fréquence de PLL selon l'espacement de canal déterminé.
Lorsque l'espacement de canal est déterminé comme étant large à l'étape 403, le synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 fonctionne selon un mode discontinu à l'étape 404; la résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 est réglée sur une valeur large à l'étape 405 et la largeur de bande de boucle du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 est réglée sur une valeur large à l'étape 406.Lorsque l'espacement de canal est déterminé comme étant étroit à l'étape 403, le synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 fonctionne selon un mode continu à l'étape 407; la résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 est réglée sur une valeur étroite à l'étape 408 et la largeur de bande de boucle du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 est réglée sur une valeur étroite à l'étape 409.
Selon la présente invention, l'étape 403 de détermination de l'espacement de canal comme étant étroit, par exemple de 10 kHz plutôt que de 30 kHz dans un système cellulaire NAMPS, indique que l'émetteur/recepteur de communication radio 100 est accordé sur un canal de voix.
Le synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 fonctionne, de façon avantageuse, dans un mode continu et possède la résolution requise pour un fonctionnement de l'emetteur/recepteur de communication radio 100 sur un quelconque des canaux de voix dans la bande de fréquences radio NAMPS.
Selon la présente invention, si l'espacement de canal est déterminé comme étant large à l'étape 403, le synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 peut fonctionner, de façon avantageuse, selon le mode discontinu à l'étape 404 pour augmenter la durée de vie de la batterie. Via les étapes de réglages de la résolution sur une valeur large à l'étape 405 et de réglage de la largeur de bande de boucle sur une valeur large à l'étape 406, le temps de verrouillage du synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 peut être raccourci de façon avantageuse et les résultats sont une bien plus grande extension de la durée de vie de la batterie.
Les avantages de la présente invention seront plus évidents par comparaison du synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 usuel qui n'est pas commandé selon l'espacement de canal de fréquence radio dans un système cellulaire NAMPS. Le synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 usuel serait réglé, de façon permanente, sur une résolution soit de 10 kHz, soit de 30 kHz. Si la résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 usuel était de 10 kHz, le temps de verrouillage sur les canaux de commande serait lent à cause de la largeur de bande étroite de boucle requise pour des niveaux parasites acceptables de bande secondaire dans le signal de fréquence de sortie 116 ou 117.Des données seraient perdues par un émetteur/récepteur de communication radio 100 usuel essayant de fonctionner dans le mode Rx discontinu (DRX). Si un fonctionnement dans le mode DRX était prévu, la durée de vie de batterie de l'émetteur/récepteur de communication radio 100 usuel serait raccourcie. En option, si la résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 usuel était de 30 kHz, l'émetteur/récepteur de communication radio 100 usuel ne pourrait s'accorder que sur chaque troisième canal de voix à cause de la restriction provoquée par la grande résolution et l'émetteur/récepteur de communication radio 100 usuel ne fonctionnerait pas dans le système cellulaire
NAMPS.
NAMPS.
Par opposition à l'art antérieur, le nouveau synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 possède une grande largeur de bande et une grande résolution sur les canaux de commande NAMPS pour une durée de vie de batterie étendue à partir de l'utilisation du mode DRX. Le nouveau synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 possède, de façon avantageuse, une largeur de bande réduite et une résolution étroite sur les canaux de voix NAMPS, ltémetteur/récepteur de communication radio 100 pouvant s'accorder sur chaque canal de voix.Alors, l'addition récente d'un espacement de canal plus étroit des canaux de voix NAMPS, de 10 kHz par rapport à l'espacement de 30 kHz du NAMPS plus ancien, a entrainé le besoin d'amélioration résultant de la commande du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 en fonction de l'espacement de canal de fréquence radio.
La Figure 5 illustre un organigramme décrivant les étapes de commande de la résolution et de la largeur de bande du nouveau synthétiseur en fréquence de PLL de la
Figure 3 selon la présente invention. L'organigramme commence à l'étape 501. A l'étape 502, l'émetteur/récepteur de communication radio 100 détermine l'espacement de canal de canaux de fréquence radio dans une partie de la bande de fréquences radio comprenant le canal de fréquence radio. A l'étape 503, l'émetteur/récepteur de communication radio 100 règle la résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 selon l'espacement de canal déterminé. A l'étape 504, l'émetteur/récepteur de communication radio 100 règle la largeur de bande de boucle du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 selon l'espacement de canal déterminé.
Figure 3 selon la présente invention. L'organigramme commence à l'étape 501. A l'étape 502, l'émetteur/récepteur de communication radio 100 détermine l'espacement de canal de canaux de fréquence radio dans une partie de la bande de fréquences radio comprenant le canal de fréquence radio. A l'étape 503, l'émetteur/récepteur de communication radio 100 règle la résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 selon l'espacement de canal déterminé. A l'étape 504, l'émetteur/récepteur de communication radio 100 règle la largeur de bande de boucle du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 selon l'espacement de canal déterminé.
Par opposition à l'art antérieur, le synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 peut être utilisé dans un émetteur/récepteur de communication radio 100 à plusieurs modes pouvant fonctionner soit dans le système cellulaire GSM, soit dans le système cellulaire
NAMPS, même si les espacements de canal et les conditions du temps de verrouillage sont très différents. Cette nouvelle condition pour un émetteur/récepteur de communication radio 100 pouvant fonctionner selon plusieurs modes est obtenue, de façon avantageuse, par commande du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 selon l'espacement de canal de fréquence radio.
NAMPS, même si les espacements de canal et les conditions du temps de verrouillage sont très différents. Cette nouvelle condition pour un émetteur/récepteur de communication radio 100 pouvant fonctionner selon plusieurs modes est obtenue, de façon avantageuse, par commande du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 selon l'espacement de canal de fréquence radio.
La Figure 6 illustre un graphe présentant la relation entre le niveau de bande secondaire parasite, le temps de verrouillage, la largeur de bande de boucle et la résolution dans le nouveau synthétiseur en fréquence de PLL de la Figure 3 selon la présente invention. La Figure 6 illustre l'avantage en terme de temps de verrouillage résultant d'une variation de la résolution et de largeur de bande du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 de la Figure 3.
L'axe Y de gauche sur la Figure 6 représente le temps de verrouillage et est marqué des temps de verrouillage T1 et T2. L'axe Y de droite représente la largeur de bande de boucle et est marqué des largeurs de bande de boucle BW2 et
BW1. Le temps de verrouillage dans le synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 est inversement proportionnel à la largeur de bande de boucle et par conséquent la ligne 604 est tirée entre la largeur de bande de boucle W2 et le temps de verrouillage correspondant T2. De même, la ligne 605 est tirée entre la largeur de bande de boucle BW1 et le temps de verrouillage correspondant T1. L'axe X représente le niveau de bande secondaire parasite sur la sortie 116 ou 117 du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 en unités de décibels par rapport au niveau de porteuse (dBc).
BW1. Le temps de verrouillage dans le synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 est inversement proportionnel à la largeur de bande de boucle et par conséquent la ligne 604 est tirée entre la largeur de bande de boucle W2 et le temps de verrouillage correspondant T2. De même, la ligne 605 est tirée entre la largeur de bande de boucle BW1 et le temps de verrouillage correspondant T1. L'axe X représente le niveau de bande secondaire parasite sur la sortie 116 ou 117 du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 en unités de décibels par rapport au niveau de porteuse (dBc).
La courbe 601 de la Figure 6 représente une résolution étroite de PLL et donne une approximation entre le niveau de bande secondaire parasite sur la sortie du synthétiseur en fréquence de boucle à blocage de phase (PLL) 108 ou 109 et la largeur de bande de boucle. La courbe 602 représente une grande résolution de PLL et donne une approximation entre le niveau de bande secondaire parasite sur la sortie 116 ou 117 du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 et la largeur de bande de boucle. La courbe 601 et la ligne 604 se coupent au point 606. La courbe 602 et la ligne 605 se coupent au point 607. La ligne 603 est tirée entre le point d'intersection 606 et le point d'intersection 607 et coupe l'axe X à un niveau de bande secondaire parasite de -S dBc.
Le niveau de bande secondaire parasite de -S dBc représente les conditions de parasitage de l'émetteur/récepteur de communication radio 100 telles que dictées par les spécifications ou les conditions du système, par exemple pour une sélectivité alternée de canal. Par conséquent, le temps de verrouillage T2 est le meilleur qui puisse être obtenu à l'aide d'une résolution étroite pour le niveau de bande secondaire parasite -S dBc. Le temps de verrouillage amélioré T1 peut être obtenu sans dégradation des bandes secondaires parasites à partir de -S dBc par commande du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 de façon à produire une large résolution et une largeur de bande de boucle BW1 augmentée sur la base d'une détermination de l'espacement de canal important sur le canal de fréquence radio.
Alors, la présente invention fournit un dispositif et un procédé pour le fonctionnement d'un synthétiseur en fréquence de boucle à blocage de phase selon l'espacement de canal de fréquence radio. La présente invention fournit, de façon avantageuse, un temps de verrouillage plus court et un plus faible bruit à partir du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300. Cet avantage, ainsi que d'autres, est présenté, en général, par un dispositif et un procédé effectuant des étapes de détermination de l'espacement de canal des canaux de fréquence radio dans une partie de la bande de fréquences radio comprenant le canal de fréquence radio et de commande du synthétiseur en fréquence de boucle à blocage de phase (PLL) 300 selon l'espacement de canal déterminé. A l'aide de la présente invention, les problèmes de l'art antérieur concernant la génération du bruit et de bande secondaire parasite et la perte d'information à cause du temps de verrouillage plus long d'un synthétiseur en fréquence de boucle à blocage de phase sont pratiquement résolus.
Tandis que la présente invention a été décrite en référence à ses modes de mise en oeuvre à titre illustratif, il n'est pas prévu que l'invention soit limitée à ces modes de mise en oeuvre spécifiques. L'homme de l'art constatera que des variantes et des modifications peuvent être apportées sans sortir de l'esprit et du cadre de l'invention tels qu'établis dans les revendications annexées.
Claims (6)
1. Procédé pour un émetteur/récepteur de fréquence radio (100) fonctionnant dans une bande de fréquences radio comprenant une pluralité de canaux de fréquence radio où l'espacement de canal est défini comme la différence en fréquence entre deux canaux adjacents de la bande de fréquences radio, l'espacement de canal varie sur la bande de fréquence radio, l'émetteur/récepteur de fréquence radio (100) comprend un synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) servant à accorder l'émetteur/récepteur de fréquence radio (100) sur un canal de fréquence radio dans la bande de fréquences radio et servant à générer un signal de fréquence de sortie (116), le synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) possédant une largeur de bande de boucle réglable, ce procédé pour le fonctionnement du synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) étant caractérisé par les étapes suivantes
- la détermination (403, 502) de l'espacement de canal des canaux de fréquence radio dans une partie de la bande de fréquences radio comprenant le canal de fréquence radio; et
- la commande (402) du synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) selon l'espacement de canal désire.
2. Procédé selon la revendication 1, caractérisé en ce que l'étape de commande (402) comprend, de plus, une étape de mise en fonction du synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) en mode continu (407) et en mode discontinu (404) selon respectivement les premier et second espacements de canal déterminés.
3. Procédé selon la revendication 2, caractérisé en ce que le premier espacement de canal déterminé est inférieur au second espacement de canal déterminé.
4. Procédé selon la revendication 2, caractérisé par les étapes supplémentaires suivantes
- le réglage (405, 408) de la résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) selon le premier et le second espacements de canal déterminés, réglage selon lequel la résolution est définie par une variation minimum admissible de la fréquence du signal de fréquence de sortie (116); et
- le réglage (406, 409) de la largeur de bande de boucle du synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) selon les premier et second espacement de canal déterminés.
5. Procédé selon la revendication 1, caractérisé en ce que l'étape de commande comprend, de plus, les étapes suivantes
- le réglage (503) de la résolution du synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) selon l'espacement de canal déterminé, réglage selon lequel la résolution est définie par une variation minimum admissible de la fréquence du signal de fréquence de sortie (116); et
- le réglage (504) de la largeur de bande de boucle du synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) selon l'espacement de canal déterminé.
6. Dispositif pour la mise en oeuvre du synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) dans un émetteur/récepteur de fréquence radio (100) fonctionnant dans une bande de fréquences radio comprenant une pluralité de canaux de fréquence radio où l'espacement de canal est défini comme la différence en fréquence entre deux canaux adjacents de la bande de fréquences radio, l'espacement de canal varie sur la bande de fréquence radio, l'émetteur/récepteur de fréquence radio (100) comprend un synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) servant à accorder l'émetteur/récepteur de fréquence radio (100) sur un canal de fréquence radio dans la bande de fréquences radio et servant à générer un signal de fréquence de sortie (116), le synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) possédant une largeur de bande de boucle réglable,
dispositif caractérisé par un processeur (110) servant à déterminer l'espacement de canal des canaux de fréquence radio dans une partie de la bande de fréquences radio comprenant le canal de fréquence radio et servant à commander le synthétiseur en fréquence de boucle à blocage de phase (PLL) (300) selon l'espacement de canal déterminé.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9413275A FR2726724B1 (fr) | 1994-11-07 | 1994-11-07 | Dispositif et procede pour le fonctionnement d'un synthetiseur en frequence de boucle a blocage de phase sensible a l'espacement de canal de frequence radio |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9413275A FR2726724B1 (fr) | 1994-11-07 | 1994-11-07 | Dispositif et procede pour le fonctionnement d'un synthetiseur en frequence de boucle a blocage de phase sensible a l'espacement de canal de frequence radio |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2726724A1 true FR2726724A1 (fr) | 1996-05-10 |
| FR2726724B1 FR2726724B1 (fr) | 1997-01-10 |
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ID=9468548
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9413275A Expired - Fee Related FR2726724B1 (fr) | 1994-11-07 | 1994-11-07 | Dispositif et procede pour le fonctionnement d'un synthetiseur en frequence de boucle a blocage de phase sensible a l'espacement de canal de frequence radio |
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| Country | Link |
|---|---|
| FR (1) | FR2726724B1 (fr) |
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- 1994-11-07 FR FR9413275A patent/FR2726724B1/fr not_active Expired - Fee Related
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Non-Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2726724B1 (fr) | 1997-01-10 |
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