DE4498750C2 - Fehlerunterdrückungsschaltung und zugehöriges Verfahren für einen PLL-Kreis - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf einen Funk-Sender-Empfänger und genauer auf eine Feh­ lerunterdrückungsschaltung und ein zugehöriges Verfahren für einen PLL-Kreis in einem Funk-Sender-Empfänger

Fig. 1 zeigt beispielhaft ein Blockschaltbild eines herkömmlichen Funk-Sender-Empfängers 100 (im folgenden mit "Sender-Empfänger" bezeichnet). Der Sender-Empfänger 100 ermöglicht einer mobilen oder tragbaren Teilneh­ mereinheit Verbindung mit einer (nicht gezeigten) Basis­ station aufzunehmen, z. B. über Hochfrequenzkanäle (HF) in einem (nicht gezeigten) Kommmunikationsfunksystem. Die Basisstation ihrerseits stellt Verbindungen mit einem (nicht gezeigten) erdgebundenen Telephonsystem und ande­ ren Teilnehmereinheiten her. Ein Beispiel für eine Teil­ nehmereinheit mit dem Sender-Empfänger 100 ist ein Zel­ len-Funktelephon.

Der Sender-Empfänger 100 der Fig. 1 umfaßt allgemein eine Antenne 101, ein Zweiwegefilter 102, einen Empfänger 103, einen Sender 105, eine Referenzfrequenzsignalquelle 107, einen empfangsseitigen (Rx)-PLL-Frequenzsynthesizer 108, einen sendeseitigen (Tx)-PLL-Frequenzsynthesizer 109, einen Prozessor 110, eine Informationsquelle 106 sowie eine Informationssenke 104.

Im folgenden wird die Verbindung der Blöcke des Sender- Empfängers 100 und deren Funktion beschrieben. Die An­ tenne 101 empfängt von der Basisstation ein HF-Signal 119, das vom Zweiwegefilter 102 gefiltert wird, um auf der Leitung 111 ein HF-Empfangssignal zu erzeugen. Das Zweiwegefilter 102 weist eine Frequenzselektivität auf, um das HF-Empfangssignal auf der Leitung 111 und das HF- Sendesignal auf der Leitung 113 zu trennen. Der Empfänger 103 ist an der Leitung 111 angeschlossen, um das HF- Empfangssignal zu empfangen, und dient zur Erzeugung eines Empfangsbasisgrundsignals auf der Leitung 112 für die Informationssenke 104. Die Referenzfrequenzsignal­ quelle 107 erzeugt ein Referenzfrequenzsignal auf der Leitung 115. Der Rx-PLL-Frequenzsynthesizer 108 empfängt das Referenzfrequenzsignal auf der Leitung 115 und eine Information auf einem Datenbus 118 und dient zur Erzeu­ gung eines Empfängerabstimmsignals auf der Leitung 116, um dem Empfänger 103 auf einen bestimmten HF-Kanal abzu­ stimmen. Ähnlich empfängt der Tx-PLL-Frequenzsynthesizer 109 das Referenzfrequenzsignal auf der Leitung 115 und eine Information auf dem Datenbus 118 und erzeugt ein Senderabstimmsignal auf der Leitung 117, um den Sender 105 auf einen bestimmten HF-Kanal abzustimmen. Der Pro­ zessor 110 steuert über den Datenbus 118 den Betrieb des Rx-PLL-Frequenzsynthesizers 108, des Tx-PLL-Frequenzsyn­ thesizers 109, des Empfängers 103 und des Senders 105. Die Informationsquelle 106 erzeugt auf der Leitung 114 ein Grundbandsendesignal. Der Sender 105 empfängt das Grundbandsendesignal auf der Leitung 114 und erzeugt auf der Leitung 113 das HF-Sendesignal. Das Zweiwegefilter 102 filtert das HF-Sendesignal auf der Leitung 113, um es über die Antenne 101 als HF-Signal 120 abzustrahlen.

Die HF-Kanäle eines Zellen-Funktelephonsystems umfassen z. B. Sprach- und Signalisierungskanäle zum Senden und Empfangen (im folgenden "Übertragen" genannt) von Infor­ mationen zwischen der Basisstation und den Teilnehmerein­ heiten. Die Sprachkanäle sind für das Übertragen von Sprachinformation reserviert. Die Signalisierungskanäle, auch als Steuerkanäle bezeichnet, sind für die Übertra­ gung von Daten und Signalisierungsinformation reserviert. Über diese Signalisierungskanäle erhalten die Teilneh­ mereinheiten Zugriff auf das zelluläre Funktelephonsy­ stem, wobei ihnen für die weitere Kommunikation mit dem erdgebundenen Telephonsystem ein Sprachkanal zugewiesen wird. In Zellen-Funktelephonsystemen, die auf den Signa­ lisierungskanälen Breitbanddaten übertragen können, kann der Frequenzabstand der Signalisierungskanäle ein Mehrfa­ ches des Frequenzabstandes der Sprachkanäle betragen.

In einigen Zellen-Funktelephonsystemen wird auf dem Signalisierungskanal intermittierend zwischen dem Sender- Empfänger 100 und der Basisstation Information übertra­ gen. Ein solches System ist z. B. ein verschachteltes Datensignalisierungsverfahren zur Synchronisierung der intermittierend übertragenen Information. Bei diesem Systemtyp wird dadurch, daß der Sender-Empfänger 100 über die gesamte Zeitspanne, während der der Sender-Empfänger 100 auf den Signalisierungskanal abgestimmt ist, mit voller Leistung betrieben wird, die Batterie des Sender- Empfängers während dieser Zeitspannen, wenn keine Infor­ mation empfangen wird, unnötig entladen. Somit können Teile des Sender-Empfängers 100 abgeschaltet werden, um die Batterielebensdauer zu verlängern, wenn der Sender- Empfänger keine Information überträgt. Ferner können Teile des Sender-Empfängers 100 abgeschaltet werden, um die Batterielebensdauer zu verlängern, wenn die Signal­ qualität gut genug ist, so daß eine weitere Wiederholung der gleichen Information nicht erforderlich ist. Inter­ mittierendes Ein- und Ausschalten, d. h. Freigeben und Sperren des Sender-Empfängers 100 während des Empfangsbe­ triebs wird als diskontinuierlicher Empfangs-Betriebsmo­ dus (DRX) bezeichnet. Im DRX-Betriebsmodus erhöhen schnelles Freigeben und Sperren von Teilen des Sender- Empfängers 100 die Batterielebensdauer.

Fig. 2 zeigt beispielhaft ein Blockschaltbild eines herkömmlichen PLL-Frequenzsynthesizers zur Verwendung im Sender-Empfänger 100 der Fig. 1. Die allgemeine Struktur des PLL-Frequenzsynthesizers der Fig. 2 ist sowohl für den Rx-PLL-Frequenzsynthesizer 108 als auch für den Tx- PLL-Frequenzsynthesizer 109 gleich.

Zur Erläuterung, der PLL-Frequenzsynthesizer 108 oder 109 der Fig. 2 umfaßt allgemein einen Referenzteiler 201 und einen PLL-Kreis 212. Der PLL-Kreis 212 umfaßt allgemein einen Phasendetektor 202, ein Schleifenfilter 203, einen spannungsgesteuerten Oszillator 204 sowie einen Schlei­ fenteiler 205. Der Referenzteiler 201 empfängt auf der Leitung 215 ein Referenzfrequenzsignal.

Im folgenden werden die Verbindungen der Blöcke des PLL- Frequenzsynthesizers 108 oder 109 beschrieben. Der Refe­ renzteiler 201 empfängt das Referenzsignal auf der Lei­ tung 115 und Daten auf dem Bus 118 und erzeugt auf der Leitung 206 ein geteiltes Referenzfrequenzsignal. Der Phasendetektor 202 empfängt auf der Leitung 206 ein geteiltes Referenzfrequenzsignal sowie auf der Leitung 209 ein Rückkopplungssignal und erzeugt auf der Leitung 207 ein Phasenfehlersignal. Das Schleifenfilter 203 empfängt das Phasenfehlersignal 207 und erzeugt ein ge­ filtertes Signal auf der Leitung 208. Der spannungsge­ steuerte Oszillator 204 empfängt das gefilterte Signal auf der Leitung 208 und erzeugt ein Ausgangsfrequenzsi­ gnal auf der Leitung 116 oder 117. Der Schleifenteiler 205 empfängt das Ausgangsfrequenzsignal auf der Leitung 116 oder 117 und erzeugt das Rückkopplungssignal auf der Leitung 209. Der Schleifenteiler 205 und der Referenztei­ ler 201 empfangen Programminformationen auf dem Datenbus 118.

Im folgenden wird die Funktion des PLL-Frequenzsynthesi­ zers 108 oder 109 der Fig. 2 beschrieben. Der PLL-Kreis 212 ist eine Schaltung, die auf der Leitung 116 oder 117 das Ausgangsfrequenzsignal erzeugt, das mit dem Referenz­ frequenzsignal auf der Leitung 115 synchronisiert ist. Das Ausgangsfrequenzsignal auf der Leitung 116 oder 117 ist mit dem Referenzfrequenzsignal auf der Leitung 115 synchronisiert oder "gekoppelt", wobei die Frequenz des Ausgangsfrequenzsignals auf der Leitung 116 oder 117 eine vorgegebene Frequenzbeziehung zur Frequenz des Referenz­ frequenzsignals auf der Leitung 115 aufweist. Im gekop­ pelten Zustand erzeugt der PLL-Kreis 212 typischerweise eine konstante Phasendifferenz zwischen dem Referenzfre­ quenzsignal auf der Leitung 115 und dem Ausgangsfrequenz­ signal auf der Leitung 116 oder 117. Die konstante Pha­ sendifferenz kann jeden gewünschten Wert einschließlich Null annehmen. Sollte sich eine Abweichung der gewünsch­ ten Phasendifferenz dieser Signale entwickeln, d. h., sollte sich z. B. aufgrund einer Veränderung entweder der Frequenz des Referenzfrequenzsignals auf der Leitung 115 oder der über den Datenbus 118 programmierbaren Parameter des PLL-Kreises ein Phasenfehler auf der Leitung 207 entwickeln, stellt der PLL-Kreis die Frequenz des Aus­ gangsfrequenzsignals auf der Leitung 116 oder 117 ein, um den Phasenfehler auf der Leitung 207 auf den Wert der konstanten Phasendifferenz einzustellen.

Der PLL-Frequenzsynthesizer 108 oder 109 kann auf der Grundlage der vorgegebenen Frequenzbeziehung zwischen der Ausgangssignalfrequenz auf der Leitung 116 oder 117 und der Frequenz des Referenzfrequenzsignals auf der Leitung 115 einer von wenigstens zwei Kategorien zugeordnet werden. Die erste Kategorie wird als "Ganzzahldivision- PLL-Frequenzsynthesizer" klassifiziert, bei dem die Beziehung zwischen dem Ausgangsfrequenzsignal auf der Leitung 116 oder 117 und dem Referenzfrequenzsignal auf der Leitung 115 eine ganze Zahl ist. Die zweite Kategorie wird als "Bruchzahldivision-PLL-Frequenzsynthesizer" klassifiziert, bei dem die Beziehung zwischen dem Aus­ gangsfrequenzsignal auf der Leitung 116 oder 117 und dem Referenzfrequenzsignal auf der Leitung 115 eine rationale nichtganze Zahl ist, bestehend aus einer ganzen Zahl und einem Bruch.

PLL-Kreise werden durch eine Schleifenbandbreite charak­ terisiert. Für einige Anwendungen ist es wünschenswert, unter bestimmten Bedingungen, wenn sich z. B. die Fre­ quenz des Referenzfrequenzsignals auf der Leitung 115 verändert oder wenn sich die über den Datenbus 118 pro­ grammierbaren Parameter des PLL-Kreises verändern, die Schleifenbandbreite des PLL-Kreises zu verändern. Ein geeignetes Verändern der Schleifenbandbreite ergibt die Vorteile einer kürzeren Koppelungszeit, verbesserten Rau­ schens und geringerer Störsignale.

Wenn der PLL-Kreis eine Übergangsbedingung durchläuft, entsteht in einem PLL-Frequenzsynthesizer ein Problem, das einen Phasen- und/oder Frequenzfehler im PLL-Kreis erzeugt. Eine solche Übergangsbedingung kann z. B. auf­ grund einer Lastimpedanzveränderung am VCO oder aufgrund einer Veränderung der Schleifenbandbreite zwischen breit und schmal entstehen. Da ein Phasendetektor auf die Phase reagiert und nicht direkt auf die Frequenz, kann für eine kurze Zeitspanne nach dem Auftreten der Übergangsbedin­ gung eine Falschfrequenzanzeige vorkommen. Die resultie­ rende Reaktion des PLL-Kreises kann den VCO kurzzeitig weiter von der gewünschten Frequenz wegsteuern.

Eine vom Stand der Technik vorgeschlagene Lösung besteht darin, auf die Grundfunktion des Frequenzsteuerphasende­ tektors zurückzugreifen, um unter solchen Umständen eine korrekte Phasen- und Frequenzanzeige zu erhalten. Ein Nachteil dieser Lösung besteht jedoch in der Länge dieser Zeitspanne, die der PLL-Kreis benötigt, um den durch die Übergangsbedingung erzeugten Phasen- und Frequenzfehler zu korrigieren.

Eine weitere vom Stand der Technik vorgeschlagene Lösung, besteht darin, den PLL-Kreis bei jedem Zyklus der Phasen­ detektoreingabe in eine Fehlkopplungsbedingung zu zwin­ gen, indem die Eingaben in den Phasendetektor in Phase gezwungen werden, obwohl diese nicht notwendigerweise die gleiche Frequenz besitzen. Ein Nachteil dieser Lösung besteht jedoch darin, daß diese Lösung bei einen Bruchdi­ vision-PLL-Frequenzsynthesizer, bei dem die Ausgangsfre­ quenz das Ergebnis der genauen Phasenakkumulation über viele Referenzfrequenzperioden ist, zu einem Verlust der akkumulierten Phaseninformation führt. Deshalb kann diese Lösung nicht für einen Bruchdivision-PLL-Frequenzsynthe­ sizer verwendet werden.

Aus der US-PS 3,921,095 ist ein PLL-Kreis mit einem VCO bekannt, dessen Ausgangsfrequenz­ signal mit einem Referenzfrequenzsignal verriegelbar ist. Der VCO 11 kann durch Anlegen eines geeigneten Steuersignals A gestartet werden, welches den VCO sperrt, so daß dessen Ausgangssignal nicht ausgegeben wird. Das Signal A wird zudem an einen Sperrschaltkreis 22 angelegt, welcher einem Phasendetektor 17 vorgeschaltet ist, um dessen Eingangssignale zu sperren.

Eine fallende Flanke des Signals A aktiviert den VCO, wodurch dessen Ausgangssignal mit einer definierten Phasenbeziehung erzeugt wird. Die fallende Flanke des Signal A steuert den Sperrschaltkreis 22 derart, daß phasensynchronisierte Eingangssignale 15, 17 an den Phasendetektor 17 angelegt werden. Dadurch erzeugt der Phasendetektor ein Fehlersignal für den VCO, welches anderenfalls zu unerwünschten Schwingungen führen würde (Spalte 4, Zeilen 20-26).

US-PS 5,180,992 und US-PS 4,841,255 beschreiben intermittierend betreibbare PLL-Kreise mit Einrichtungen, welche in einem Energiesparmodus das Anlegen der Eingangssignale an einen Phasendetektor sperren.

Genauer, in US-PS 5,180,992 umfaßt der Schaltkreis eine Halteeinrichtung zum Verhindern der Ausgabe eines frequenzgeteilten Signals von jeweils einem programmier­ baren Zähler 26 und einem Phasendetektor 31, bis ein Teiler 24 in seinen Anfangszustand zurückgesetzt wird und ein frequenzgeteiltes Signal erzeugt (Figur und Patentanspruch 1).

Gemäß US-PS 4,841,255 werden während des intermittierenden Betriebs die Eingangssignale für Frequenzteiler 106, 107 über die Torschaltungen 104, 105 gesperrt bzw. freigegeben im Ansprechen auf Steuersignale der Steuerschaltung 111 (Fig. 1 und Spalte 2, Zeilen 37 bis Spalte 3, Zeile 3, sowie Spalte 4, Zeilen 1-30).

Die US-PS 4,546,329 beschreibt eine spezielle Filteranordnung, die in einem Signalsuchmodus und einem Signalfolgemodus betreibbar ist. Im Signalsuchmodus ist die Bandbreite relativ groß, verglichen mit einer relativ kleinen Bandbreite während des Signalfolgemodus. Das Ausgangssignal eines VCO 112 wird über einen Teiler 108 einer Phasendetektorschaltung 110 zugeführt, welche als zweiten Eingang das geteilte Signal eines Referenzoszillators 102 erhält. Die Filterschal­ tung erhält ein Steuersignal, welches eine Umschaltung der Bandbreite des Filters von 600 Hertz im Signalsuchmodus auf 80 Hertz im Signalfolgemodus reduziert (vgl. Zusammenfassung und die einzige Figur).

Der Erfindung liegt daher die Aufgabe zugrunde, eine Fehlerunterdrückungsschal­ tung und ein zugehöriges Verfahren zu einem PLL-Kreis anzugeben, die in ver­ schiedenen Typen von PLL-Kreisen eingesetzt werden können und den Nachteil der langen Zeitspanne, die ein PLL-Kreis benötigt, um die durch einen Einschwingvor­ gang erzeugten Phasen- und Frequenzfehler zu korrigieren, zu überwinden.

Diese Aufgabe wird durch die Gegenstände der Patentansprüche 1 und 5 gelöst. Bevorzugte Weiterbildungen sind Gegenstand der Unteransprüche.

Fig. 1 zeigt ein Blockschaltbild eines herkömmlichen Funk-Sender-Empfängers.

Fig. 2 zeigt ein Blockschaltbild eines herkömmlichen PLL- Frequenzsynthesizers zur Verwendung im Funk-Sender-Emp­ fänger der Fig. 1.

Fig. 3 zeigt ein Blockschaltbild eines neuartigen PLL- Kreises zur Verwendung im Funk-Sender-Empfänger der Fig. 1 gemäß der vorliegenden Erfindung.

Fig. 4 zeigt eine Ausgangsfrequenzsignal-Zeit-Kennlinie für den PLL-Kreis der Fig. 3 gemäß der vorliegenden Erfindung.

Fig. 5 ist ein Zeitablaufdiagramm, das die digitalen Signale in einer Phasen/Frequenz-Fehlerunterdrückungsein­ heit im PLL-Kreis der Fig. 3 gemäß der vorliegenden Erfindung zeigt.

Fig. 6 zeigt ein Flußdiagramm, das die Schritte zur Unterdrückung eines Phasen- oder Frequenzfehlers des PLL- Kreises der Fig. 3 gemäß der vorliegenden Erfindung beschreibt.

Fig. 7 zeigt eine Schaltungsimplementierung einer Pha­ sen/Frequenzfehler-Unterdrückungsschaltung im PLL-Kreis der Fig. 3 gemäß der vorliegenden Erfindung.

Gemäß der vorliegenden Erfindung wird der obenbeschrie­ bene Bedarf im wesentlichen durch eine Fehlerunterdrüc­ kungsschaltung und ein zugehöriges Verfahren für einen PLL-Kreis gedeckt. Gemäß einer Ausführungsform der vor­ liegenden Erfindung wird eine Übergangsbedingung im PLL- Kreis erfaßt. Der PLL-Kreis wird infolge der Erfassung der Übergangsbedingung für eine kurze Zeitspanne geöff­ net. Der PLL-Kreis wird aufgrund der Synchronisierung der Phase des Referenzfrequenzsignals und der Phase des Ausgangsfrequenzsignals geschlossen. Die vorliegende Er­ findung hat den Vorteil, daß sie die Länge der Zeit­ spanne, die der PLL-Kreis benötigt, um den von der Über­ gangsbedingung erzeugten Phasen- und Frequenzfehler zu korrigieren, verringert und mit verschiedenen Typen von PLL-Kreisen betrieben werden kann.

Die vorliegende Erfindung kann mit Bezug auf die Fig. 3 bis 7 genauer beschrieben werden, in welchen Fig. 3 ein Blockschaltbild eines PLL-Kreises 300 gemäß der vorlie­ genden Erfindung zeigt. Der PLL-Kreis 300 der Fig. 3 besitzt im wesentlichen die gleiche Struktur und funktio­ niert im wesentlichen genauso wie der PLL-Kreis 212 des Standes der Technik, mit der Ausnahme einer neuartigen Vorrichtung 301 und des zugehörigen Verfahrens. Somit wird bei der bevorzugten Ausführungsform der vorliegenden Erfindung für den PLL-Kreis 212 der neuartige PLL-Kreis 300 im Rx-PLL-Frequenzsynthesizer 108 oder im Rx-PLL- Frequenzsynthesizer 109 im Sender-Empfänger 100 der Fig. 1 verwendet. Ein Entwurfs-Fachmann für PLL-Kreise und -anwendungen kann andere Anwendungen für den neuarti­ gen PLL-Kreis 300 sowohl innerhalb als auch außerhalb des Gebiets der Funkkommunikation finden.

Der neuartige PLL-Kreis 300 umfaßt im allgemeinen einen Phasendetektor 202, ein Schleifenfilter 203, einen span­ nungsgesteuerten Oszillator (VCO) 204, einen Schleifen­ teiler 205 sowie eine Phasen/Frequenz-Fehlerunterdrüc­ kungsschaltung 301. Der Phasendetektor 202, das Schlei­ fenfilter 203, der VCO 204 sowie der Schleifenteiler 205 sind für sich jeweils allgemein bekannt; somit wird im folgenden nur dann eine weitere Betrachtung angestellt, wenn es das Verständnis der vorliegenden Erfindung er­ leichtert. Im folgenden wird mit Bezug auf die Fig. 3 bis 6 die neuartige Phasen/Frequenz-Fehlerunterdrückungs­ schaltung 301 gemäß der vorliegenden Erfindung beschrie­ ben.

Der neuartige PLL-Kreis 300 kann mit Ausnahme der neuar­ tigen Phasen/Frequenz-Fehlerunterdrückungsschaltung 301 z. B. unter Verwendung eines Motorola MC145170 PLL-Fre­ quenzsynthesizers und eines Motorola MC1648 spannungsge­ steuerten Oszillators verwirklicht werden. Das Schleifen­ filter 203 kann z. B. mit Standardwiderständen und -kondensatoren nach allgemein bekannten Filterentwurfs­ techniken verwirklicht werden.

Der neuartige PLL-Kreis 300 funktioniert im allgemeinen wie folgt. Der neuartige PLL-Kreis 300 erzeugt als Ant­ wort auf ein Referenzfrequenzsignal 115 ein Ausgangsfre­ quenzsignal 116 oder 117. Das Ausgangsfrequenzsignal 116 oder 117 und das Referenzfrequenzsignal 115 sind jeweils durch Frequenz und Phase charakterisiert. Die Frequenz des Ausgangsfrequenzsignals 116 oder 117 wird geteilt, um ein Rückkopplungssignal 209 zu erzeugen. Der PLL-Kreis 300 neigt dazu, als Antwort auf eine Übergangsbedingung einen Phasen/Frequenz-Fehler im Ausgangsfrequenzsignal 116 oder 117 zu erzeugen.

Der erzeugte Phasen/Frequenz-Fehler zeigt die Differenz zwischen der Phase des Referenzfrequenzsignals und der Phase des Ausgangsfrequenzsignals an. Der Phasenfehler oder Frequenzfehler kann durch die Übergangsbedingung des PLL-Kreises 300 erzeugt werden.

Die Übergangsbedingung kann eine Lastimpedanzänderung am VCO oder eine Veränderung der Schleifenbandbreite zwi­ schen breit und schmal sein.

Die neuartige Phasen/Frequenz-Fehlerunterdrückungsschal­ tung 301 und der herkömmliche PLL-Kreis 212 sind wie folgt miteinander verbunden, um den neuartigen PLL-Kreis 300 zu bilden. Die neuartige Phasen/Frequenz-Fehlerunter­ drückungsschaltung 301 empfängt eine Anzeige des Refe­ renzfrequenzsignals auf der Leitung 206, das Rückkopp­ lungssignal auf der Leitung 209, die Anzeige einer Über­ gangsbedingung auf der Leitung 302 sowie das Ausgangsfre­ quenzsignal auf der Leitung 116 oder 117. Die neuartige Phasen/Frequenz-Fehlerunterdrückungsschaltung 301 erzeugt auf der Leitung 309 ein synchronisiertes Rückkopplungs­ signal, auf der Leitung 304 ein torgesteuertes synchroni­ siertes Rückkopplungssignal sowie auf der Leitung 303 eine torgesteuerte Anzeige des Referenzfrequenzsignals.

Die neuartige Phasen/Frequenz-Fehlerunterdrückungsschal­ tung 301 umfaßt ferner einen Signaldetektor 305, eine Verzögerungsschaltung 306, eine Synchronisationsschaltung 307, eine Logikschaltung 308, eine erste Torschaltung 311 sowie eine zweite Torschaltung 310. Der Signaldetektor 305, die Verzögerungsschaltung 306, die Logikschaltung 308, die erste Torschaltung 311 sowie die zweite Tor­ schaltung 310 sind an sich jeweils im Stand der Technik bekannt, weshalb hier nur dann eine zusätzliche Beschrei­ bung gegeben wird, wenn es das Verständnis der vorliegen­ den Erfindung erleichtert. Die Kombination aus Signalde­ tektor 305, Verzögerungsschaltung 306, Synchronisations­ schaltung 307, Logikschaltung 308, erster Torschaltung 311 sowie zweiter Torschaltung 310 wird als neuartiges Element der vorliegenden Erfindung betrachtet und im folgenden genau beschrieben.

Der Signaldetektor 305, die Verzögerungsschaltung 306, die Synchronisationsschaltung 307, die Logikschaltung 308, die erste Torschaltung 311 und die zweite Torschal­ tung 310 können z. B. unter Verwendung von Standardlogik­ bausteinen verwirklicht werden. Solche Logikbausteine können gemäß allgemein bekannten Logikentwurfstechniken z. B. NAND-Gatter wie Motorola MC74HC00, NOR-Gatter wie Motorola MC74HC02 und D-Flip-Flops wie Motorola MC74HC74 enthalten. Fig. 7 zeigt eine Schaltungsimplementierung einer Phasen/Frequenz-Fehlerunterdrückungsschaltung 301 im PLL-Kreis 300 der Fig. 3 gemäß der vorliegenden Erfin­ dung.

Die Blöcke der neuartigen Phasen/Frequenz-Fehlerunter­ drückungsschaltung 301 sind wie folgt verbunden. Der Signaldetektor 305 empfängt eine Anzeige der Übergangsbe­ dingung auf der Leitung 302, eine Anzeige des Referenz­ frequenzsignals auf der Leitung 206, das Rückkopplungs­ signal auf der Leitung 209 sowie ein Rücksetzsignal auf der Leitung 315 und erzeugt ein Steuersignal auf der Leitung 313. Die Verzögerungsschaltung 306 empfängt die Anzeige der Übergangsbedingung auf der Leitung 302, die Anzeige des Referenzfrequenzsignals auf der Leitung 206 sowie das Steuersignal auf der Leitung 313 und erzeugt ein Zeitablaufsignal auf der Leitung 312. Die Synchroni­ sationsschaltung empfängt die Anzeige der Übergangsbedin­ gung auf der Leitung 302, das Ausgangsfrequenzsignal auf der Leitung 116 oder 117, das Steuersignal auf der Lei­ tung 313 sowie das Zeitablaufsignal auf der Leitung 312 und erzeugt ein Rücksetzsignal auf der Leitung 315 sowie ein Synchronisationssignal auf der Leitung 314. Die Logikschaltung 308 empfängt das Synchronisationssignal auf der Leitung 314 sowie das Rückkopplungssignal auf der Leitung 209 und erzeugt ein synchronisiertes Rückkopp­ lungssignal auf der Leitung 309. Die erste Torschaltung 311 sendet als Antwort auf das Steuersignal auf der Leitung 313 die Anzeige des Referenzfrequenzsignals auf der Leitung 303. Die zweite Torschaltung 310 sendet als Antwort auf das Steuersignal auf der Leitung 313 das synchronisierte Rückkopplungssignal auf der Leitung 304.

Die neuartige Phasen/Frequenz-Fehlerunterdrückungsschal­ tung 301 funktioniert wie folgt. Gemäß der vorliegenden Erfindung erfaßt der Signaldetektor 305 und das zugehö­ rige Verfahren eine Übergangsbedingung. Der PLL-Kreis 300 wird durch die ersten und zweiten Torschaltungen 311 bzw. 310 für eine bestimmte Zeitspanne geöffnet. Die Verzöge­ rungsschaltung 306 und das zugehörige Verfahren legen als Antwort auf die vom Signaldetektor 305 erfaßte Übergangs­ bedingung die Zeitspanne fest. Die Synchronisationsschal­ tung 307 und das zugehörige Verfahren synchronisieren die Phase der Anzeige des Referenzfrequenzsignals 206 und die Phase des Ausgangsfrequenzsignals 209 nach Verstreichen der von der Verzögerungsschaltung 306 festgelegten Zeit­ spanne. Die ersten und zweiten Torschaltungen 311 bzw. 310 und die zugehörigen Verfahren schließen den PLL-Kreis 300 als Antwort auf das vom Signaldetektor 305 erzeugte Steuersignal 313. Das Steuersignal 313 zeigt die Beendi­ gung der Synchronisierung der Phase der Anzeige des Referenzfrequenzsignals 206 und der Phase des Ausgangs­ frequenzsignals 209 an.

Die neuartige Phasen/Frequenz-Fehlerunterdrückungsschal­ tung 301 dient zur Minimierung oder Beseitigung eines falschen Frequenzfehlerergebnisses, die aus der Frequenz­ messung einer vorübergehend gestörten Ausgangsfrequenz resultiert, wenn die Übergangsbedingung eintritt. Die vorübergehende Störung kann z. B. durch den Schaltstrom verursacht werden, der von einem Schalter in einem Schleifenfilter während eines Schleifenfilterbandbreiten- Umschaltvorgangs erzeugt wird. Nach dem Erfassen einer Übergangsbedingung wird der PLL-Kreis für eine bestimmte Zeitspanne geöffnet, um der gestörten Ausgangsfrequenz 116 oder 117 eine Beruhigung zu ermöglichen. Die Verzöge­ rungsschaltung 306 legt vorteilhafterweise die Länge der Zeitspanne fest, während der der Kreis offenzuhalten ist. Die Synchronisationsschaltung 307 verringert vorteilhaft den Phasenfehler, so daß der von der Übergangsbedingung verursachte verbleibende Frequenzfehler nach dem Schlie­ ßen des Kreises durch den PLL-Vorgang schnell korrigiert werden kann.

Die Phasen/Frequenz-Fehlerunterdrückungsschaltung 301 des PLL-Kreises 300 kann mit verschiedenen Typen von PLL- Frequenzsynthesizern einschließlich eines Bruchdivision- PLL-Frequenzsynthesizers verwendet werden. Das Verfahren des Standes der Technik funktioniert beim Bruchdivision- PLL-Frequenzsynthesizer nicht, da die Phaseninformation verloren geht. Da jedoch bei der vorliegenden Erfindung die Phase des PLL-Kreises 300 nach Verstreichen der Zeitspanne synchronisiert wird, kann der PLL-Kreis 300 vorteilhafterweise die Phaseninformation behalten.

Zwischen der neuartigen Phasen/Frequenz-Fehlerunterdrüc­ kungsschaltung 301 und dem herkömmlichen PLL-Kreis 212 können gemäß der vorliegenden Erfindung alternative Verbindungen geschaffen werden, die in den Umfang der vorliegenden Erfindung fallen. Die Verzögerungsschaltung 306 kann alternativ das Referenzfrequenzsignal 115 statt der Anzeige des Referenzfrequenzsignals 206 empfangen. Alternativ kann diese Verbindung für eine Verzögerungs­ schaltung 306 mit anderer Implementierung weggelassen werden. Die Synchronisationsschaltung 307 kann alternativ durch eine Synchronisationsschaltung mit einem anderen Schema ersetzt werden. Die Anzeige der Übergangsbedingung 302 kann alternativ gemäß allgemein bekannter Entwurfs­ techniken anderen Elementen des PLL-Kreises 300 zugeführt werden.

Der PLL-Kreis 300 der Fig. 3 kann ferner eine Ladungs­ pumpe sowie einen Vorteiler (beide nicht gezeigt) umfas­ sen, wie im Stand der Technik bekannt ist. Der Vorteiler wird zwischen dem VCO 204 und dem Schleifenteiler 205 im Rückkopplungspfad der Leitung 116 oder 117 verwendet, damit der Schleifenteiler 205 höhere Eingangsfrequenzen vom VCO 204 verarbeiten kann. Die Ladungspumpe würde am Ausgang des Phasendetektors 202 verwendet, um eine hohe Gleichstrom-Schleifenverstärkung für den PLL-Kreis 300 zu erreichen.

Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung umfassen die Schritte des Öffnens und Schlie­ ßens der Schleife des PLL-Kreises ferner das Sperren bzw. Freigeben des Phasendetektors 202 des PLL-Kreises 300. Die vorliegende Erfindung beseitigt vorteilhafterweise die Notwendigkeit eines Schalters am Eingang oder am Ausgang des Schleifenfilters 203, der Phasenfehler produ­ ziert.

Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung ist die Zeitspanne vorgegeben. Die vorgegebene Zeitspanne hängt von den Entwurfsanforderungen des PLL- Kreises 300 und dem erwarteten Pegel des durch die Über­ gangsbedingung erzeugten Phasen- und Frequenzfehlers im PLL-Kreis 300 ab.

Alternativ kann die Zeitspanne von der Dauer des als Antwort auf die Übergangsbedingung im Ausgangsfrequenzsi­ gnal erzeugten Phasen/Frequenz-Fehlers abhängen. Dies kann durch eine Schaltung erreicht werden, die die Verän­ derungsrate der Phase oder der Frequenz des Ausgangsfre­ quenzsignals 116 oder 117 nach Eintreten der Übergangsbe­ dingung anzeigt.

Fig. 4 zeigt einen Graphen eines Ausgangsfrequenzsignals 116 oder 117 des PLL-Kreises 300 der Fig. 3 gemäß der vorliegenden Erfindung. In Fig. 4 ist die Frequenz des Ausgangsfrequenzsignals 116 oder 117 an der Vertikalachse aufgetragen, während die Zeit an der Horizontalachse aufgetragen ist. Die gezeigte durchgezogene Linie stellt das Ausgangsfrequenzsignal 116 oder 117 des PLL-Kreises 300 unter Übergangsbedingungen gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung dar. Die gepunktete Linie stellt das Ausgangsfrequenzsignal 116 oder 117 eines PLL-Kreises 212 des Standes der Technik unter der gleichen Übergangsbedingung dar. Die Übergangs­ bedingung tritt während der Zeitspanne auf, wenn die Ausgangsfrequenz 116 oder 117 von einer niedrigen Fre­ quenz f0 in eine hohe Frequenz f1 übergeht. Ähnliche Übergangsbedingungen treten auch auf, wenn die Ausgangs­ frequenz 116 oder 117 von der hohen Frequenz zur niedri­ gen Frequenz übergeht. Der PLL-Kreis 300 besitzt z. B. vier Bandbreitenzustände.

Wie durch die durchgezogene Linie gezeigt ist, wird der PLL-Kreis 300 gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung vor dem Zeitpunkt t0 im ersten Bandbreitenzustand betrieben. Zwischen den Zeitpunkten t0 und t1 wird der PLL-Kreis 300 in einem vierten Bandbrei­ tenzustand, zwischen den Zeitpunkten t1 und t2 in einem dritten Bandbreitenzustand; zwischen den Zeitpunkten t2 und t3 in einem zweiten Bandbreitenzustand und nach dem Zeitpunkt t3 im ersten Bandbreitenzustand betrieben. Die Übergangsbedingung wird zu den Zeitpunkten t0, t1, t2 und t3 vom Signaldetektor 305 erfaßt. Die neuartige Pha­ sen/Frequenz-Fehlerunterdrückungsschaltung 301 unter­ drückt den durch die Übergangsbedingung zu den Zeitpunk­ ten t0, t1, t2 und t3 erzeugten Phasen/Frequenz-Fehler. Das Ausgangsfrequenzsignal 116 oder 117 geht zum Zeit­ punkt t4 in die zweite Frequenz f1 über.

Die Frequenz des Ausgangsfrequenzsignals 116 oder 117 des PLL-Kreises 212 des Standes der Technik unter den glei­ chen Übergangsbedingungen ist mit der gepunkteten Linie in Fig. 4 gezeigt. Der PLL-Kreis 212 wird ebenso zwischen den Zeitpunkten t0 und t5 in einem vierten Bandbreitenzu­ stand, zwischen den Zeitpunkten t5 und t6 in einem drit­ ten Bandbreitenzustand; zwischen den Zeitpunkten t6 und t7 in einem zweiten Bandbreitenzustand und nach dem Zeitpunkt t7 im ersten Bandbreitenzustand betrieben. Ohne die neuartige Phasen/Frequenz-Fehlerunterdrückungsschal­ tung 301 erzeugen die Übergangsbedingungen zu den Zeit­ punkten t0, t5, t6 und t7 eine größere Störung des Aus­ gangsfrequenzsignals 116 oder 117. Das Ausgangsfrequenz­ signal 116 oder 117 des PLL-Kreises 212 des Standes der Technik geht nicht vor dem Zeitpunkt t8 in die zweite Frequenz f1 über. Der Zeitunterschied zwischen t4 und t8 ist die Kopplungszeitdifferenz zwischen dem neuartigen PLL-Kreis 300 der vorliegenden Erfindung und einem PLL- Kreis 212 des Standes der Technik. Somit wird die vorlie­ gende Erfindung vorteilhafterweise für den PLL-Kreis 300 verwendet, wenn der PLL-Kreis 300 von einem Bandbreiten­ zustand auf einen weiteren Bandbreitenzustand umschaltet.

Fig. 5 ist ein Zeitablaufdiagramm, das die digitalen Signale in einer Phasen/Frequenz-Fehlerunterdrückungs­ schaltung 301 im PLL-Kreis 300 der Fig. 3 gemäß der vorliegenden Erfindung zeigt. Das Zeitablaufdiagramm zeigt die Anzeige der Übergangsbedingung 302, die Anzeige des Referenzfrequenzsignals 206, die torgesteuerte An­ zeige des Referenzfrequenzsignals 303, das Rückkopplungs­ signal 209, das synchronisierte Rückkopplungssignal 309, das torgesteuerte synchronisierte Rückkopplungssignal 304 und das Zeitablaufsignal 312.

Die Anzeige der Übergangsbedingung 302 besitzt eine steigende Flanke 501 und eine fallende Flanke 507. Die Anzeige des Referenzfrequenzsignals 206 besitzt eine steigende Flanke 504. Das synchronisierte Rückkopplungs­ signal 309 besitzt eine steigende Flanke 502 und eine fallende Flanke 506. Das Zeitablaufsignal 312 besitzt eine steigende Flanke 503 und eine fallende Flanke 505.

Die Anzeige des Referenzfrequenzsignals 206 besitzt eine Periodendauer 508. Die Schleife des PLL-Kreis 300 ist während der Zeitspanne 509 geöffnet. Wenn das synchroni­ sierte Rückkopplungssignal 309 auf Hochpegel ist, ist der Schleifenteiler 205 gesperrt. Wenn die Anzeige der Über­ gangsbedingung 302 auf Hochpegel ist, wird im Ausgangs­ frequenzsignal 116 oder 117 der Phasen/Frequenz-Fehler erzeugt.

Zum Zeitpunkt t0 ist die Anzeige der Übergangsbedingung auf Niedrigpegel, wodurch der PLL-Kreis 300 im normalen Betriebsmodus betrieben wird.

Zum Zeitpunkt t1 wird durch die steigende Flanke 501 eine Übergangsbedingung angezeigt. Der Signaldetektor 305 öffnet die ersten und zweiten Torschaltungen 311 bzw. 310, um die Schleife des PLL-Kreises 300 zu öffnen. Der Signaldetektor 305 bereitet weiter die Synchronisations­ schaltung 307 vor und startet die Verzögerungsschaltung 306. Die steigende Flanke 503 zeigt den Beginn der Verzö­ gerungszeit an. Die Verzögerungsschaltung 306 legt die Zeitspanne 509 fest, für die die Schleife offenbleibt. Die steigende Flanke 502 setzt den Schleifenteiler 205 zurück und bereitet diesen auf die Synchronisation vor. Die Schleife bleibt bis zur fallenden Flanke 505 geöff­ net.

Vor dem Zeitpunkt t3 endet zum Zeitpunkt t2 die Anzeige der Übergangsbedingung mit der fallenden Flanke 507. Bei der bevorzugten Ausführungsform der vorliegenden Erfin­ dung hängt die Länge der Verzögerungszeit von der Anzeige des Referenzfrequenzsignals 206 ab. Deshalb ist das Ende der Verzögerungszeit, das durch die fallende Flanke 505 angezeigt wird, von der steigenden Flanke 504 zum Zeit­ punkt t3 abhängig.

Zum Zeitpunkt t3 werden die Phase der Anzeige des Refe­ renzfrequenzsignals 206 und die Phase des Rückkopplungs­ signals 209 synchronisiert. Die fallende Flanke 506 wird bezüglich der steigenden Flanke 504 synchronisiert und gibt den Schleifenteiler 205 frei. Durch Sperren des Schleifenteilers 205, während die Anzeige der Übergangs­ bedingung 302 zwischen den Zeitpunkten t1 und t2 auf Hochpegel ist, reagiert der PLL-Kreis nicht auf den Phasen/Frequenz-Fehler, während der Phasen/Frequenz- Fehler von der Übergangsbedingung erzeugt wird. Durch die Synchronisation des synchronisierten Rückkopplungssignals 304 mit der Anzeige des Referenzfrequenzsignals 206 zum Zeitpunkt t3 wird außerdem der von der Übergangsbedingung erzeugte Phasenfehler automatisch durch den Synchronisa­ tionsvorgang korrigiert, so daß zum Zeitpunkt t4 kein Phasenfehler vorhanden ist.

Wenn zum Zeitpunkt t4 aufgrund der Übergangsbedingung während der Zeitpunkte t1 und t2 ein Frequenzfehler erzeugt wird, beginnt der Kreis mit der Korrektur des Frequenzfehlers gemäß seiner normalen PLL-Funktion.

Fig. 6 zeigt ein Flußdiagramm, das Schritte zum Unter­ drücken des Phasen/Frequenz-Fehlers für einen PLL-Kreis 300 der Fig. 3 gemäß der vorliegenden Erfindung zeigt. Das Flußdiagramm startet in Schritt 601.

In Schritt 602 wird vom Signaldetektor 305 eine Über­ gangsbedingung erfaßt. In Schritt 603 öffnet der Signal­ detektor die ersten und zweiten Torschaltungen 311 bzw. 310, bereitet die Synchronisationsschaltung 307 vor und startet die Verzögerungsschaltung 306 als Antwort auf die vom Signaldetektor 305 erfaßte Übergangsbedingung. Die Zeitspanne, die die Schleife geöffnet bleiben soll, wird von der Verzögerungsschaltung 306 gesteuert.

In Schritt 604 synchronisiert die Synchronisationsschal­ tung 307 die Phase der Anzeige des Referenzfrequenzsi­ gnals 206 und die Phase des Ausgangsfrequenzsignals 209, nachdem die von der Verzögerungsschaltung 306 festgelegte Zeitspanne verstrichen ist.

In Schritt 605 wird die Schleife des PLL-Kreises 300 durch Schließen der ersten und zweiten Torschaltungen 311 bzw. 310 als Antwort auf das vom Signaldetektor 305 erfaßte Steuerungssignal 313 geschlossen. Das Steuerungs­ signal 313 hängt von der Synchronisation der Phase der Anzeige des Referenzfrequenzsignals 206 und der Phase des Ausgangsfrequenzsignals 116 oder 117 ab.

Das Flußdiagramm endet in Schritt 606.

Somit schafft die vorliegende Erfindung eine Fehlerunter­ drückungsschaltung und ein zugehöriges Verfahren für einen PLL-Kreis. Die vorliegende Erfindung minimiert oder beseitigt vorteilhafterweise falsche Frequenzfehlermes­ sungen eines vorübergehend gestörten Ausgangsfrequenzsi­ gnals 116 oder 177. Die Schleife des PLL-Kreises 300 wird für eine Zeitspanne geöffnet, um dem gestörten Ausgangs­ frequenzsignal 116 oder 117 eine Beruhigung zu erlauben. Nach Verstreichen der vorgegebenen Zeitspanne werden die Phasen der Anzeige des Referenzfrequenzsignals 206 und die Phase des Rückkopplungssignals 209 synchronisiert, um den Schleifenphasenfehler zu verringern, bevor die Schleife des PLL-Kreises 300 geschlossen wird. Jeder durch die Übergangsbedingung verursachte verbleibende Frequenzfehler wird nach dem Schließen der Schleife durch die PLL-Funktion schnell korrigiert. Die Erfindung kann mit verschiedenen Typen von PLL-Kreisen betrieben werden und überwindet den Nachteil einer langen Zeitspanne, die der PLL-Kreis benötigt, um den durch die Übergangsbedin­ gung erzeugten Phasen- und Frequenzfehler zu korrigieren.

Obwohl die vorliegende Erfindung mit Bezug auf ihre erläuternden Ausführungsformen beschrieben worden ist, soll die Erfindung nicht auf diese speziellen Ausfüh­ rungsformen beschränkt sein. Fachleute können erkennen, daß Veränderungen und Modifizierungen vorgenommen werden können, ohne den Geist und den Umfang der vorliegenden Erfindung, wie sie in den beigefügten Ansprüchen festge­ legt ist, zu verlassen.

Claims (6)

1. Verfahren zum Unterdrücken eines infolge einer Änderung einer Schleifen­ bandbreite in einem Ausgangsfrequenzsignal erzeugten Phasen- oder Fre­ quenzfehlers in einem PLL-Kreis, welcher das Ausgangsfrequenzsignal (116, 117) im Ansprechen auf ein Referenzfrequenzsignal (206) erzeugt, wobei der PLL-Kreis durch seine Schleifenbandbreite und das Ausgangsfrequenzsignal und das Referenzfrequenzsignal jeweils durch Phase und Frequenz charakte­ risiert sind und das Verfahren folgende Schritte umfasst:
Verändern der Schleifenbandbreite des PLL-Kreises von einer ersten Schlei­ fenbandbreite zu einer zweiten Schleifenbandbreite;
Erfassen (602) der Veränderung der Schleifenbandbreite des PLL-Kreises;
Öffnen (603) des PLL-Kreises, wenn eine Veränderung der Schleifenband­ breite erfaßt wurde;
Synchronisieren (604) der Phase des Referenzsignals (206) mit der Phase des Ausgangsfrequenzsignals (116, 117) nach dem Verstreichen einer Zeit­ dauer (509) bei geöffnetem PLL-Kreis; und
Schließen (605) des PLL-Kreises im Ansprechen auf die erfolgte Synchroni­ sation der Phasen des Ausgangsfrequenzsignals (116, 117) und des Refe­ renzfrequenzsignals (206).

2. Verfahren nach Anspruch 1, bei dem die Schritte des Öffnens und Schließens ferner die Schritte des Sperrens bzw. Freigebens eines Phasendetektors (202) des PLL-Kreises (300) umfassen.

3. Verfahren nach Anspruch 1, bei dem die Zeitdauer (509) vorgegeben ist.

4. Verfahren nach Anspruch 1, bei dem die Zeitdauer (509) von der Dauer des als Antwort auf den Einschwingvorgang im Ausgangsfrequenzsignal (116, 117) erzeugten Phasen/Frequenzfehlers abhängig ist.

5. Vorrichtung zum Unterdrücken eines in einem Ausgangsfrequenzsignal wäh­ rend eines Einschwingvorgangs erzeugten Phasen- oder Frequenzfehlers in einem PLL-Kreis, der als Antwort auf ein Referenzfrequenzsignal (206) das Ausgangsfrequenzsignal (116, 117) erzeugt, wobei das Ausgangsfrequenz­ signal und das Referenzfrequenzsignal jeweils durch Phase und Frequenz charakterisiert sind, und das Ausgangsfrequenzsignal (116, 117) geteilt wird, um ein Rückkopplungssignal (209) zu erzeugen, wobei die Vorrichtung um­ fasst:
einen Signaldetektor (305), der ein Signal (302), welches den Einschwingvor­ gang anzeigt, das Referenzfrequenzsignal (206), das Rückkopplungssignal (209) sowie ein Rücksetzsignal empfängt und ein Steuersignal (313) erzeugt;
eine Verzögerungsschaltung (306), die das Signal (302), welches den Ein­ schwingvorgang anzeigt, das Referenzfrequenzsignal (206) sowie das Steu­ ersignal (313) empfängt und ein Zeitablaufsignal (312) erzeugt;
eine Synchronisationsschaltung (307), die das Signal (302), welches den Ein­ schwingvorgang anzeigt, das Ausgangsfrequenzsignal (116, 117), das Steu­ ersignal (313) sowie das Zeitablaufsignal (312) empfängt und das Rücksetz­ signal sowie ein Synchronisationssignal (314) erzeugt;
eine Logikschaltung (308), die das Synchronisationssignal (314) und das Rückkopplungssignal (209) empfängt und ein synchronisiertes Rückkopp­ lungssignal erzeugt;
eine erste Torschaltung (311), die als Antwort auf das Steuersignal (313) das Referenzfrequenzsignal (206) überträgt; und
eine zweite Torschaltung (310), die als Antwort auf das Steuersignal (313) das synchronisierte Rückkopplungssignal überträgt.

6. Vorrichtung nach Anspruch 5, in welcher der Einschwingvorgang anzeigt, dass sich eine Schleifenbandbreite des PLL-Kreises (300) ändert.