DE19502111C2

DE19502111C2 - TDMA/TDD-Sendeempfänger

Info

Publication number: DE19502111C2
Application number: DE19502111A
Authority: DE
Inventors: Yoshitaka Hirose
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 1994-01-25
Filing date: 1995-01-24
Publication date: 1999-10-28
Anticipated expiration: 2015-01-25
Also published as: DE19502111A1; US5598405A

Description

Die Erfindung betrifft einen TDMA/TDD- Sendeempfänger nach dem Oberbegriff des Anspruchs 1. (TDMA/TDD ist abgeleitet von Time Division Multiple Access bzw. Time Division Multiplex, bezeichnet also Zeitmultiplexbetrieb bzw. Zeit- Duplex-Betrieb).

Ein solcher TDMA/TDD-Sendeempfänger entspricht dem weiter unten näher diskutierten Stand der Technik. Außerdem zeigt beispielsweise die DE 41 43 197 einen TDMA/TDD-Sendeempfänger, bei dem die Besonderheit darin besteht, daß für verschiedene taktgesteuerte Komponenten nicht separate Takterzeuger mit jeweiligem Kristall vorhanden sind, sondern durch Mischen und Frequenzteilung mit gemeinsam verwendeten Komponenten gearbeitet wird.

Aus der US-PS 5 260 944 ist ein TDMA/TDD- Sendeempfänger bekannt, bei dem zur Vermeidung von Signalkollissionen von Signalen aus verschiedenen Stationen gegebenenfalls ein anderer Frequenzkanal gesucht wird.

Um das Verständnis der Erfindung zu erleichtern, soll zunächst ein existierendes Mobilfunksystem erläutert werden.

Ein in Europa eingesetztes schnurfreies Telefonsystem, welches nach dem oben erwähnten TDMA/TDD-Verfahren arbeitet, ist zum Beispiel das DECT(Digital European Cordless Telephone), also ein digitales, europäisches, schnurloses Telefonsystem. Bei diesem DECT ist ein Rahmen mit einer Rahmenzeitspanne (oder Rahmenzeit) von 10 Millisekunden für Kanäle zeitlich in 24 Zeitschlitze unterteilt (womit ein Zeitschlitz eine Dauer von etwa 417 Mikrosekunden (µs) hat). Von diesen Zeitschlitzen werden zwei Zeitschlitze als Kommunikationsschlitze eingesetzt. Außerdem wird einer dieser Sprachschlitze als übergeordneter oder Master-Schlitz für den Sendebetrieb seitens eines Sendeempfängers (im folgenden als übergeordnetes oder Mastergerät bezeichnet), der als Master-Telefongerät (das heißt als Basiseinheit) dient, zu einem anderen Sendeempfänger (im folgenden als untergeordnetes oder Slave-Gerät bezeichnet), das als schnurloses untergeordnetes (Slave-)Telefongerät dient, eingesetzt. Der andere von diesen Sprachschlitzen dient als untergeordneter oder Slave-Schlitz und dient zum Senden von einem untergeordneten Gerät zu einem Master-Gerät. Damit erfolgt eine gewünschte Nachrichtenverbindung oder ein Fernruf zwischen dem Master- und dem Slave-Gerät. Hierbei sind der Masterschlitz und der Slaveschlitz so angeordnet, daß zwischen ihnen ein Intervall von zwölf Zeitschlitzen liegt. Wenn zum Beispiel ein erster Zeitschlitz als Masterschlitz verwendet wird, wird der dreizehnte Zeitschlitz als Slaveschlitz verwendet.

Wenn außerdem ein Ruf zwischen dem Mastergerät und dem Slavegerät stattfindet, legt das Mastergerät fest, welcher Kanal benutzt werden soll, und welcher der Zeitschlitze entsprechend dem vorbestimmten Kanal zu verwenden ist, abhängig von jedem Rahmen. Andererseits überwacht das Slavegerät sämtliche Kanäle und sämtliche Zeitschlitze, die jedem Kanal entsprechen, und zwar zu jeder Zeit, ausgenommen eine Zeitspanne, die den Kommunikationsschlitzen zugeordnet ist, welche das Slavegerät selbst benutzt. Nachdem jedes eine Nachricht oder einen Sprachabschnitt repräsentierende Sprachsignal in ein digitales Signal umgesetzt ist und dieses digitale Signal einer Kompression auf Zeitbasis innerhalb des rufenden Geräts unterzogen ist, wird das komprimierte Signal von dem rufenden Gerät zu dem angerufenen Gerät gesendet, woraufhin das komprimierte Signal expandiert wird. Im Anschluß daran wird das expandierte Signal in ein Analogsignal umgewandelt, welches die Originalnachricht oder die Originalsprache repräsentiert. Damit läßt sich eine praktisch bidirektionale gleichzeitige Fernfunkübertragung erreichen.

Jeder in einem solchen schnurlosen Telefonsystem verwendete Sendeempfänger (das heißt jedes Mastergerät und jedes Slavegerät) muß mit zwei Oszillatoren ausgestattet sein, die für einen Sendebetrieb bzw. einen Empfangsbetrieb eingesetzt werden. Wegen der besonderen Bestrebungen, das Gewicht, die Stromaufnahme und die Kosten des Slavegeräts zu reduzieren, wird in dem Slavegerät eine PLL-Oszillatorschaltung (das heißt eine PLL- Frequenznormalschaltung) verwendete die durch eine einzige Phasenregelschleife (PLL-Schaltung) mit einem VCO (spannungsgesteuerten Oszillator) ausgestattet ist, welcher im Empfangsbetrieb als Empfangsozillator und ferner im Sendebetrieb als Trägeroszillator fungiert.

Wenn allerdings eine PLL-Oszillatorschaltung sowohl beim Senden als auch beim Empfangen eingesetzt wird, sollte sich die Schwingungsfrequenz des VCO ändern, wenn die Funktion der PLL-Oszillatorschaltung von der des Empfangsoszillators zu der des Trägeroszillators wechselt. Außerdem wird im Fall des DECT- Telefonsystems ein Zeitschlitz, der unmittelbar auf jeden der Sende- und Empfangszeitschlitze folgt, als Einrastzeit hergenommen, die erforderlich ist, damit die PLL-Schaltung ihre Rolle oder Funktion wechseln kann. Deshalb wird in jedem Sendeempfänger eine PLL-Schaltung mit extrem schneller Einrastzeit (das heißt eine PLL- Schaltung, bei der die Einrast-Zeitkonstante mit Hilfe einer CR-Zeitkonstantenschaltung eines Schleifenfilters verringert ist) eingesetzt.

Fig. 3 ist ein schematisches Blockdiagramm, welches den Aufbau einer TDMA/TDD-Sendeempfängers zeigt. Fig. 4 ist eine Schaltungsskizze, die den detaillierten Aufbau eines Beispiels einer bekannten Oszillatorschaltung in dem in Fig. 3 dargestellten Sendeempfänger veranschaulicht.

Eine als integrierte Schaltung ausgebildete Phasenregelschleife 1 nach Fig. 3 (im folgenden als PLL-IC bezeichnet), eine Ladungspumpschaltung 2, ein Schleifenfilter 3, ein im folgenden als VCO abgekürzter spannungsgesteuerter Oszillator 4, ein Kristallschwinger 5, eine eine veränderliche Vorspannung liefernde Zuführschaltung 6, ein Vorteiler 35, eine PLL-Steuerschaltung 36, eine CPU 38 (in Form einer Mikrocomputer- Steuereinheit), ein Sende/Empfangs-Schalter 39, ein HF-Empfangsverstärker 40, ein Empfangsfilter 41, ein Frequenzumsetzer 42, ein Zwischenfrequenzfilter 43, ein Zwischenfrequenzverstärker 44, ein Demodulator 45, ein Sendefilter 46, ein Leistungsverstärker 47, ein Gauß'sches Filter 48, Verstärker 49, 50, 51, ein Signalausgangsanschluß 52 und ein Signaleingangsanschluß 53 sind in der in der Zeichnung dargestellten Weise miteinander verbunden. Man beachte, daß die eine veränderliche Verspannung liefernde Zuführschaltung 6 in einem bekannten TDMA/TDD-Sendeempfänger nicht vorhanden ist, sondern hier bei dem erfindungsgemäßen Sendeempfänger zusätzlich vorgesehen ist, wie im folgenden näher erläutert wird.

Fig. 4 zeigt einen Versorgungsspannungsanschluß 7, einen Ladungspumpen-Zuführanschluß 8, einen PLL- Taktsignalanschluß 9, einen PLL- Strobesignalanschluß 10, einen PLL- Datensignalanschluß 11, einen Stromsparsignalanschluß 12 (im folgenden häufig auch als PS-Signalanschluß bezeichnet), einen Modulationssignalanschluß 13, einen Einrastdetektorsignalanschluß 14, einen HF- Signalanschluß 15, einen Hochzieh-PNP-Transistor 16, einen Absenk-NPN-Transistor, Kondensatoren 18, 29, 32; Widerstände 19, 27, 28, 30 und 31, und eine veränderliche Kapazitätsdiode 20. In dieser Figur bezeichnen gleiche Bezugszeichen entsprechende Teile wie in Fig. 3.

Wie außerdem in Fig. 3 gezeigt ist, enthält das PLL-IC 1 den Vorteiler 35 und die PLL- Steuerschaltung 36. Diese PLL-Steuerschaltung 36 enthält einen (nicht gezeigten) Phasenvergleicher, welcher die Phase eines von dem Kristallschwinger 5 gelieferten Referenz-Frequenzsignals mit derjenigen eines von dem VCO 4 über den Vorteiler 35 gelieferten Schwingungssignal vergleicht und Fehlersignale ϕp und ϕr erzeugt, und außerdem einen (nicht gezeigten) veränderlichen Frequenzteiler enthält, welcher ein Frequenzteilungsverhältnis entsprechend den PLL- Daten (vergleiche "PLL-Daten" in Fig. 4), die von der CPU 38 geliefert werden, ändert. Ein Schleifenschaltungsabschnitt, der aus dem PLL-IC 1, der Ladungspumpschaltung 2, dem Schleifenfilter und dem VCO 4 besteht, bildet eine PLL- Normalfrequenzgeneratorschaltung. Außerdem bildet ein Schaltungsteil, welcher den Sende/Empfangs- Schalter 39, den HF-Empfangsverstärker 40, das Empfangsfilter 41, den Frequenzumsetzer 42, das Zwichenfrequenzfilter 43, den Zwischenfrequenzverstärker 44, den Demodulator 45 und den Signalausgangsanschluß 52 beinhaltet, eine Empfangsschaltung. Ferner bildet ein weiterer Schaltungsabschnitt, bestehend aus dem Verstärker 51, dem Sendefilter 46 und dem Leistungsverstärker 47, eine Sendeschaltung. Darüber hinaus wird ein Empfangssignal von dem Demodulator 45 an den Signalausgangsanschluß 52 geliefert, und andererseits wird ein Sendesignal von dem Signaleingangsanschluß 43 an den Modulationsanschluß 13 (siehe Fig. 4) des VCO 4 geliefert. Die CPU 38 liefert an die PLL- Steuerschaltung 36 verschiedene Signale, darunter ein PS-Signal (Stromsparsignal).

Wie außerdem in Fig. 4 gezeigt ist, besitzt die Ladungspumpschaltung 2 einen PNP-Transistor 16 und einen NPN-Transistor 17. Die Fehlersignale ϕp und ϕr werden von der PLL-Steuerschaltung 36 an die Basen dieser Transistoren gelegt. Außerdem bildet der Verbindungspunkt zwischen den Transistoren 16 und 17 einen Ausgangsanschluß. Das Schleifenfilter 3 besitzt den Kondensator 18 und den Widerstand 19, die in Reihe geschaltet sind. Einer der Anschlüsse dieser Reihenschaltung ist an den Ausgangsanschluß der Ladungspumpschaltung 2 gelegt und steht außerdem mit dem Ausgangsanschluß des Schleifenfilters 3 über den Widerstand 27 in Verbindung. Andererseits ist der andere Anschluß der Reihenschaltung geerdet. Der VCO 4 besitzt eine veränderliche Kapazitätsdiode 20. Die Kathode der Diode 20 ist an die Osizillatorschaltung des VCO 4 über eine Serienkapazität 29 an die Oszillatorschaltug des VCO 4 und über den Reihenwiderstand 28 an den Ausgangsanschluß des Schleifenfilter 3 angeschlossen. Andererseits ist die Anode der Diode 20 über den Widerstand 30 an den Modulationssignalanschluß 13 angeschlossen und ist außerdem über eine durch einen Widerstand 31 und einen Kondensator 32 gebildete Parallelschaltung auf Masse gelegt. Das PLL-IC 1 ist an den PLL-Taktsignalanschluß 9, den PLL- Strobesignalanschluß 10, den PLL- Datensignalanschluß 11, den Stromsparsignalanschluß 12, den Einrastsignalanschluß 14 und den HF-Signalanschluß 15 angeschlossen. Ferner ist das PLL-IC 1 an den Ausgangsanschluß des VCO 4 und den Ausgangsanschluß des Kristallschwingers 5 angeschlossen. Im folgenden soll grob die Arbeitsweise des so aufgebauten Sendeempfängers beschrieben werden.

Zunächst arbeitet zur Zeit eines Sendevorgangs die PLL-Normalfrequenzgeneratorschaltung als Trägeroszillator. Wenn zu dieser Zeit an den Signaleingangsanschluß 53 ein Sendesignal gelegt wird, wird das Sendesignal über das Gauß'sche Filter 48 an den VCO 4 der PLL- Normalfrequenzgeneratorschaltung gelegt. Damit wird die Ausgangsträgerfrequenz der PLL- Normalfrequenzgeneratorschaltung entsprechend dem Sendesignal moduliert. Ein daraus erhaltenes moduliertes Trägerwellensignal wird über die Verstärker 49 und 51 sowie das Sendefilter 46, den Leistungsverstärker 47 und den Sende/Empfangs- Schalter 39, der von der CPU 38 in die Position "Senden" gebracht wird, von einer Antenne abgestrahlt.

Als nächstes wird zur Zeit des Empfangs die PLL- Normalfrequenzgeneratorschaltung als Empfangsozillator betrieben. Nun wird ein an der Antenne empfangenes HF-Empfangssignal über den Sende/Empfangs-Schalter 39, der nun von der CPU 38 auf Empfang gestellt ist, über den HF- Empfangsverstärker 40 und über das Empfangsfilter 41 an den Frequenzumsetzer 42 gegeben. Andererseits wird in ähnlicher Weise ein Empfangsoszillatorsignal von der PLL- Normalfrequenzgeneratorschaltung über die Verstärker 49 und 50 an den Frequenzumsetzer 42 geliefert. Damit wird in dem Frequenzumsetzer 42 als Ergebnis einer Frequenzmischung des HF- Empfangssignals und des Empfangsoszillatorsignals ein Zwischenfrequenzsignal erhalten. Dieses Zwischenfrequenzsignal wird über das Zwischenfrequenzfilter 43 und den Zwischenfrequenzverstärker 44 an den Demodulator 45 gegeben, von dem das Zwischenfrequenzsignal demoduliert wird. Das demoulierte Signal wird anschließend am Signalausgangsanschluß 52 abgegeben.

Der oben beschriebene PLL-Normalfrequenzgenerator arbeitet wie folgt:

Das PLL-IC 1 vergleicht die Phase des Referenz- Frequenzsignals, welches von dem Kristallschwinger 5 an die eingebaute PLL-Steuerschaltung 46 geliefert wird, mit der Phase eines im von dem VCO 4 über den Vorteiler 35 und einen (nicht gezeigten) veränderlichen Frequenzteiler zugeführten Schwingungsfrequenz-Signals. Anschließend generiert das PLL-IC 1 ein Fehlersignal ϕp oder ϕr, abhängig von Richtung und Betrag der Differenz zwischen den Phasen der beiden Signale. Wenn hier das Fehlersignal ϕp erhalten wird, wird der Hochzieh-PNP-Transistor 16 der Ladungspumpschaltung 2 eingeschaltet. Außerdem erhöht eine von dem Ladungspump-Zuführanschluß 8 über den Transistor 16 an den Kondensator 18 geliefertes Schleifenfilter 3 gelieferte Spannung die Spannung, die zwischen den Belägen des Kondensators 18 entsteht. Dies führt zu einer Zunahme der Ausgangsanschlußspannung des Schleifenfilters 3. Die erhöhte Spannung gelangt an die Kathode der Kapazitätsdiode 20 des VCO 4. Folglich ändert sich die Frequenz der Schwingung des VCO 4 in einer gewissen Richtung. Wenn hingegen das Fehlersignal ϕr erhalten wird, wird der Absenk-NPN-Transistor 17 der Ladungspumpschaltung 2 eingeschaltet. Damit wird der Kondensator 18 über den NPN-Transistor 17 mit Masse verbunden, so daß die an den Belägen des Kondensators 18 anliegende Spannung sich ausgehend von der Ladespannung des Kondensators verringert. Dies führt zu einer Abnahme der Ausgangsanschlußspannung des Schleifenfilters 3. Außerdem wird die verringerte Spannung an die Kathode der Kapazitätsdiode 2 gelegt. Demzufolge ändert sich die Frequenz der Schwingung des VCO 4 in die andere Richtung. Ferner wird das Schwingungsfrequenzsignal von dem Ausgangsanschluß des VCO 4 an das PLL-IC 1 geliefert. Anschließend erfolgt der vorstehend erläuterte Frequenzregelbetrieb der PLL-Schaltung.

Wenn der bekannte Sendeempfänger sich im Sendezustand befindet, fungiert der VCO als Trägerwellenoszillator. Ein zu sendendes Digitalsignal wird an den VCO der PLL- Oszillatorschaltung gelegt. Dann erfolgt eine Frequenzumtastmodulation (FSK-Modulation) des Schwingungssignals des VCO unter Verwendung des digitalen Signals. Mithin wird ein FSK-moduliertes Trägerwellensignal erzeugt. In diesem Fall wird die PLL-Oszillatorschaltung gebildet von einer Phasenregelschleife mit hoher Einrastgeschwindigkeit, wie es oben beschrieben wurde. Dies hat schlechten Einfluß insofern, als dann, wenn ein digitales Signal mit einer relativ geringen Frequenz an den VCO gelegt wird, Auswirkungen der unter Verwendung des VCO vorgenommenen FSK-Modulation durch das Frequenzregelsignal der PLL-Schaltung ausgelöscht werden.

Um diesen abträglichen Einfluß bei dem bekannten Sendeempfänger zu beseitigen, wird die Erzeugung eines Frequenzregelsignals dadurch verhindert, daß man den Zustand der PLL-Schaltung in einen Bereitschaftszustand bringt, wenn der VCO als Trägerwellenoszillator ausschließlich während der Zeit eines Sendevorgangs fungieren soll. Hierdurch wird während der Zeitspanne eines Sendezeitschlitzes die Schwingungsfrequenz des VCO abhängig von der Ladespannung des Schleifenfilters geregelt.

Fig. 7 ist ein Diagramm, welches für den Fall des bekannten schnurlosen Telefonsystems den Zustand veranschaulicht, daß, wenn der Sendeempfänger sich in einem Zeitschlitz unmittelbar vor jedem der Sende- und Empfangszeitschlitze befindet, die PLL- Schaltung des Systems so lange in einem Bereitschaftszustand war, bis ein Übergang in einen Betriebszustand erfolgte. Wenn anschließend der Sendezeitschlitz kommt, wird der Zustand der PLL erneut vom Betriebszustand in den Bereitschaftszustand geändert, um den vorerwähnten abträglichen Einfluß zu beseitigen. Wenn hingegen der Empfangszeitschlitz kommt, wird der Betriebszustand der PLL-Schaltung aufrechterhalten. Außerdem wird der Zustand der PLL aus dem Betriebszustand in den Bereitschaftszustand nicht eher geändert, als bis das Ende des Empfangszeitschlitzes da ist.

Im Fall des bekannten schnurlosen Telefonsystems (TDMA/TDD-Systems) wird die PLL-Schaltung während des Empfangszeitschlitzes, in welchem der VCO als Empfangsoszillator fungiert, in einen Betriebszustand versetzt. Damit ist der Energieverbrauch der PLL-Schaltung beträchtlich. Wenn ferner die PLL-Schaltung im Betriebszustand ist, wird eine Streukomponente des Referenz- Frequenzsignals, welches mit dem Schwingungssignal des VCO zu vergleichen ist, über das Schleifenfilter an den VCO gelegt. Außerdem werden manchmal ungewollte Streusignale bei einer Frequenz in der Nähe der Schwingungsfrequenz des VCO erzeugt. Allerdings läßt sich die Eckfrequenz des Schleifenfilters deshalb nicht verringern, weil die PLL-Schaltung eine vom schnell einrastenden Typ ist. Folglich lassen sich die Streu-Kennlinien der PLL-Schaltung nicht verbessern. Zudem gibt es bei dem bekannten Sendeempfänger des TDMA-TDD-Typs verschiedene Probleme. Beispielsweise wird wegen der einander zuwiderlaufenden Forderungen bei der Streukennlinie und der Einrast-Zeitkonstanten der PLL-Schaltung viel Zeit und Geld für den Entwurf der PLL-Schaltung benötigt, damit sowohl die Kennlinie bezüglich der Streueffekte als auch die Kennlinie bezüglich der Einrast-Zeitkonstanten verbessert werden können.

Außerdem ergibt sich bei dem bekannten Sendeempfänger des TDMA-TDD-Typs ein weiteres Problem insofern, als die Ladespannung des Kondensators 18 des Schleifenfilters 3 wegen der durch die Ladungspumpschaltung 2, das Schleifenfilter 3 und den VCO 4 in der Zeitspanne, in der die Normalfrequenzgenerator-Funktion der PLL-Normalfrequenzgeneratorschaltung in Ruhe ist, fließenden Leckströme seriell variiert. Diese Schwankung der Ladespannung geht einher mit einer Schwankung der Schwingungsfrequenz des VCO 4. Von den Leckströmen ist der durch den VCO 4 fließende Leckstrom viel stärker als die durch den VCO 4 und das Schleifenfilter 3 fließenden Leckströme. Folglich hängt die Schwankung der Schwingungsfrequenz des VCO 4 hauptsächlich von dem durch die Ladungspumpschaltung 2 fließenden Leckstrom ab.

Fig. 5(a) bis 5(c) zeigen Kennlinien zum Veranschaulichen von Beispielen für Änderungen der Ladespannung des Kondensators 18 und der Schwingungsfrequenz des VCO 4 in einem solchen Zustand. Fig. 5a, 5b und 5c zeigen die Verläufe der Wellenform des Stromsparsignals (PS-Signals), die Änderung der Ladespannung des Kondensators 18 bzw. die Schwankung der Schwingungsfrequenz des VCO 4.

Wie in Fig. 5a gezeigt ist, wird, wenn das Stromsparsignal (PS-Signal) einen niedrigen Pegel "0" annimmt, und die Frequenzgeneratorfunktion in einen Ruhezustand gebracht ist, die PLL-Schaltung veranlaßt, einen offenen Zustand (nämlich einen freigegebenen Zustand) einzunehmen. Zu dieser Zeit wird gemäß Fig. 5b und 5c, nachdem der Signalpegel des Stromsparsignals PS sich auf den niedrigen Pegel "0" geändert hat, die Ladespannung des Kondensators 18 allmählich geändert. Folglich ergibt sich eine serielle Änderung der Schwingungsfrequenz des VCO 4. Hierdurch wird das oben angesprochene Problem verursacht.

Aufgabe der vorliegenden Erfindung ist es, einen TDMA/TDD-Sendeempfänger der eingangs genannten Art anzugeben, der in der Lage ist, seine Stromaufnahme zu reduzieren, wobei die Frequenzgenauigkeit den Erfordernissen eines TDMA- Fernsprechgeräts auch dann entspricht, wenn die Funkton der Phasenregelschleife sich im Ruhezustand befindet (das heißt, sich der Phasenvergleicher im Bereitschaftszustand befindet).

Gelöst wird diese Aufgabe durch einen TDMA/TDD-Sendeempfänger mit den im Anspruch 1 angegebenen Merkmalen. In den abhängigen Ansprüchen sind bevorzugte Ausführungsformen der Erfindung angegeben.

Wenn bei dem erfindungsgemäßen Sendeempfänger die Zeitspanne eines Zeitschlitzes unmittelbar vor jedem der Sende- und Empfangszeitschlitze, die diesem Sendeempfänger zugeordnet sind, beginnt, wird die bis dahin geöffnete Schleife geschlossen, um den Phasenvergleicher des Sendeempfängers in einen Betriebszustand zu versetzen. Wenn dann der Sendezeitschlitz oder der Empfangszeitschlitz kommt, wird die Schleife geöffnet, um den Phasenvergleicher in einen Bereitschaftszustand zu versetzen.

Wenn also bei dem erfindungsgemäßen Sendeempfänger der Phasenvergleicher im Bereitschaftszustand ist, wird die veränderliche Vorspannung, die sich annähernd in der gleichen Weise ändert wie die Steuerspannung (das heißt die Ladespannung des Kondensators des Schleifenfilters), die einem Belag des veränderlichen Spannungs- Reaktanzelements des VCO zugeführt wird, der anderen Elektrode der veränderlichen Spannungs- Reaktanzelements zugeführt. Wenn demnach die dem einen Belag des Spannungs-Reaktanzelements zugeführte Steuerspannung sich wegen des Leckstroms im Verlauf der Zeit allmählich ändert, ändert sich auch die dem anderen Belag des veränderlichen Spannungs-Reaktanzelements zugeführte Vorspannung mit der Zeit allmählich in der gleichen Richtung und im gleichen Bereich wie die sich ändernde Steuerspannung.

Folglich wird während einer Zeitspanne, in der der Phasenvergleicher sich im Bereitschaftszustand befindet, die an den Belägen des Spannungs- Reaktanzelements anstehende Spannung im Verlauf der Zeit nicht verändert. Daher wird die Schwingungsfrequenz des spannungsgesteuerten Oszillators (VCO) während dieser Zeitspanne auf einer konstanten Frequenz gehalten.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 eine Schaltungsskizze einer Oszillatorschaltung, die in einem Sendeempfänger des TDMA/TDD-Typs gemäß der Erfindung eingesetzt wird,

Fig. 2a bis 2i Signalverläufe, welche aus Zustandsänderungen an verschiedenen Teilen der in Fig. 1 gezeigten PLL- Normalfrequenzgeneratorschaltung auftreten;

Fig. 3 ein schematisches Blockdiagramm, welches der Aufbau des TDMA/TDD-Sendeempfängers veranschaulicht;

Fig. 4 eine Schaltungsskizze zum Veranschaulichen des detaillierten Aufbaus eines Beispiels einer Oszillatorschaltung in dem in Fig. 3 gezeigten TDMA/TDD-Sendeempfänger;

Fig. 5a bis 5c Signalverläufe zum Veranschaulichen der Änderungen der Ladespannung eines Kondensators 18 und der Schwingungsfrequenz des VCO bei einem bekannten Sendeempfänger des TDMA/TDD-Typs;

Fig. 6 ein Diagramm zum Veranschaulichen der Sende- und Empfangszeitschlitze, welche einem Sendeempfänger eines schnurlosen Telefonsystems gemäß der Erfindung zugeordnet sind, wobei die Betriebs- und Bereitschaftszustände einer PLL-Schaltung dieses Sendeempfängers dargestellt sind; und

Fig. 7 ein Diagramm zum Veranschaulichen der Sende- und Empfangszeitschlitze für einen Sendeempfänger eines bekannten schnurlosen Telefonsystems, wobei zusätzlich die Betriebs- und Bereitschaftszustände einer PLL-Schaltung in diesem Sendeempfänger dargestellt sind.

Fig. 6 ist ein Diagramm zum Veranschaulichen der Sende- und Empfangszeitschlitze, welche einem Sendeempfänger gemäß dieser Ausführungsform der Erfindung zugeordnet sind, wobei aus der Darstellung auch die Betriebs- und Bereitschaftszustände einer Phasenregelschleife (PLL-Schaltung) dieses Sendeempfängers ersichtlich sind.

Wie in Fig. 6 dargestellt ist, wird im Fall des bekannten schnurlosen Telefonsystems dann, wenn der Sendeempfänger sich in einem Zeitschlitz unmittelbar vor jedem der Sende- und Empfangszeitschlitze befindet, die bis dahin im Bereitschaftszustand gewesene PLL-Schaltung in einen Betriebszustand versetzt. Wenn anschließend der Sendezeitschlitz kommt, wird der Zustand der PLL-Schaltung erneut umgeschaltet vom Betriebszustand in den Bereitschaftszustand. In dieser Hinsicht ist der Sendeempfänger ähnlich wie der bekannte Sendeempfänger nach Fig. 7. Im Fall dieser Ausführungsform jedoch wird, wenn der Empfangszeitschlitz kommt, der Zustand der PLL- Schaltung erneut vom Betriebszustand in den Bereitschaftszustand umgeschaltet. In dieser Hinsicht unterscheidet sich diese Ausführungsform von dem bekannten Sendeempfänger gemäß Fig. 7.

Fig. 1 ist ein Schaltungsdiagramm zum Veranschaulichen des Aufbaus eines Beispiels einer Oszillatorschaltung, wie sie in dem erfindungsgemäßen Sendeempfänger des TDMA/TDD-Typs verwendet wird. Die Oszillatorschaltung bildet eine PLL-Normalfrequenzgeneratorschaltung (im folgenden auch als PLL-Normalfrequenzgenerator bezeichnet).

Nach Fig. 1 sind vorgesehen: Ein PLL-IC 1 (das heißt eine als integrierte Schaltung ausgebildete Phasenregelschleife); eine Ladungspumpschaltung 2; ein Schleifenfilter 3; ein VCO (spannungsgesteuerter Oszillator) 4; ein Kristallschwinger 5, eine einen veränderliche Vorspannung liefernde Schaltung 6 (eine Vorspannungszuführeinrichtung); ein Versorgungsanschluß 7; ein Ladungspumpzuführanschluß 8, ein PLL- Taktsignalanschluß 9; ein PLL-Strobesignalanschluß 10; ein PLL-Datensignalanschluß 11; ein Stromsparsignal- (PS-)Signal-) Anschluß 12; ein Modulationssignalanschluß 13; ein Einrastdetektorsignalanschluß 14; ein HF- Signalanschluß 15; ein Hochzieh-PNP-Transistor 16; ein Absenk-NPN-Transistor 17; ein erster Kondensator 18; ein erster Widerstand 19; eine veränderliche Kapazitätsdiode 20 (das heißt ein veränderliches Spannungs-Reaktanzelement); ein Umschalttransistor 21; ein zweiter Kondensator 22; ein zweiter Widerstand 23; ein Schutzwiderstand 24; ein EOR 25 (ein Exclusiv-ODER-Gatter), welches die Wahrheitstafel gemäß nachstehender Tabelle 1 erfüllt; ein Sendesteuersignal-(TX-ENABLE-) Anschluß 26, Widerstände 27, 28, 30 und 31; Kondensatoren 29 und 32; einen Basisstromsteuerwiderstand 34 und einen Negator 35.

Tabelle 1

weiterhin wird der PLL-Normalfrequenzgenerator nach dieser Ausführungsform im Rahmen des TDMA/TDD-Sendeempfängers an die Stelle der vorerwähnten PLL-Normalfrequenzgeneratorschaltung des in Fig. 3 gezeigten Sendeempfängers gesetzt. Das PLL-IC 1 enthält einen (nicht gezeigten) Vorteiler und eine (nicht gezeigte) PLL- Steuerschaltung. Die PLL-Steuerschaltung erhält außerdem einen (nicht gezeigten) Phasenvergleicher, welcher die Phase eines von dem Kristallschwinger 5 gelieferten Referenz- Frequenzsignals vergleicht mit derjenigen eines von dem VCO 4 über den Vorteiler gelieferten Schwingungssignal, um Fehlersignale ϕp und ϕr zu erzeugen. Hier bildet eine Schleife, die durch das PLL-IC 1, die Ladungspumpschaltung 2, das Schleifenfilter 3 und den VCO 4 gebildet wird, einen PLL-Normalfrequenzgenerator.

Ferner besitzt die Ladungspumpschaltung 2 einen PNP-Transistor 16 und den NPN-Transistor 17, die miteinander in Reihe zwischen den Ladungspump- Zuführanschluß 8 und Schaltungsmasse gelegt sind. Die Fehlersignale ϕp und ϕr werden von der PLL- Steuerschaltung an die Basen der Transistoren 16 bzw. 17 gelegt. Außerdem bildet der Verbindungspunkt zwischen den Transistoren 16 und 17 einen Ausgangsanschluß. Das Schleifenfilter 3 besitzt den Kondensator 18 und den Widerstand 19, die zueinander in Reihe geschaltet sind. Einer der Anschlüsse dieser Reihenschaltung ist an den Ausgangsanschluß der Ladungspumpschaltung 2 angeschlossen und steht außerdem über den Serienwiderstand oder den Widerstand 27 mit dem Ausgangsanschluß des Schleifenfilters 3 in Verbindung. Der andere Anschluß dieser Serienschaltung liegt auf Masse. Der VCO 4 besitzt eine veränderliche Kapazitätsdiode 20. Die Kathode der Diode 20 ist über den Serienwiderstand 28, den Ausgangsanschluß des Schleifenfilters 3 und den Serienkondensator 29 an die Oszillatorschaltung des VCO 4 angeschlossen. Andererseits ist die Anode der Diode 20 über den Widerstand 30 an den Modulationssignalanschluß 13 angeschlossen, und ist darüberhinaus über eine Parallelschaltung aus dem Widerstand 31 und dem Kondensator 32 auf Masse geschaltet. Das PLL-IC 1 ist angeschlossen an den PLL-Taktsignalanschluß 9, den PLL- Strobesignalanschluß 10, den PLL- Datensignalanschluß 11 und den Stromsparsignalanschluß 12 sowie den Einrastdetektorsignalanschluß 14. Ferner ist das PLL-IC 1 auch an den HF-Signalanschluß 15, den Ausgangsanschluß des VCO 4 und den Ausgangsanschluß des Kristallschwingers 5 angeschlossen. Die eine veränderliche Vorspannung liefernde Schaltung 6 besitzt einen Schutzwiderstand 24, und er liegt mit dem dazu in Reihe geschalteten Schalttransistor 21 in Reihe zwischen dem Versorgungsanschluß 7 und Schaltungsmasse. Eine Reihenschaltung aus dem zweiten Kondensator 22 und dem zweiten Widerstand 23 ist zu dem Schalttransistor 21 parallel geschaltet. Die Basis des Schalttransistor 21 ist über den Basisstrom-Steuerwiderstand 24 an den Ausgangsanschluß des EOR-Gatters 25 angeschlossen. Einer der Eingangsanschlüsse des EOR-Gatters 25 ist über den Negator 35 an den Übertragungssteuersignalanschluß (TX-ENABLE) 26 angeschlossen. Der andere Eingang des EOR-Gatters 25 ist an den Stromsparsignalanschluß 12 gekoppelt. Außerdem ist der Verbindungspunkt zwischen dem zweiten Kondensator 22 und dem zweiten Widerstand 23 über die Widerstände 33 und 30 an die Anode der Kapazitätsdiode 20 gekoppelt. Fig. 2a bis 2i zeigen Zeitablaufdiagramme, die die Zustandsänderungen an verschiedenen Teilen des in Fig. 1 dargestellten PLL- Normalfrequenzgenerators veranschaulichen, wobei diese Änderungen die dargestellten zeitlichen Verläufe besitzen. Fig. 2a zeigt, wie die Sende- und Empfangszeitschlitze für diesen Sendeempfänger verlaufen. Fig. 2b zeigt die Wellenform des Stromsparsignals (PS). Fig. 2c zeigt den Verlauf des Sendesteuersignals. Fig. 2d zeigt die Wellenform eines Inversionssignals, welches die Invertierung oder Negation des Sendesteuersignals darstellt; Fig. 2e zeigt den Betriebszustand des Schalttransistors 21; Fig. 2f zeigt die sich ändernde Kathodenspannung der Kapazitätsdiode 20; Fig. 2g zeigt die Änderung der Anodenspannung der Kapazitätsdiode 20; Fig. 2h zeigt den Verlauf der Spannung an den Belägen der Kapazitätsdiode 20 und Fig. 2a zeigt die Änderung der Frequenz der Schwingung des VCO 4. In den Fig. 2a bis 2i ist eine Zeitspanne T₁ das Intervall zwischen den Zeitpunkten t0 und t₁, wobei es sich um den Zeitschlitz unmittelbar vor dem Sendezeitschlitz handelt. Eine Zeitspanne T_1-2 zwischen den Zeitpunkten t₁ und t₂ ist die Zeitspanne des Sendezeitschlitzes. Eine Zeitspanne T_2-3 ist die Zeitspanne zwischen den Zeitpunkten t₂ und t₃ für weitere Zeitschlitze; eine Zeitspanne T_3-4 zwischen den Zeitpunkten t₃ und t₄ ist die Zeitspanne eines Zeitschlitzes unmittelbar vor dem Empfangszeitschlitz. Eine Zeitspanne T_4-5 zwischen dem Zeitpunkt t₄ und t₅ ist die Zeitspanne des Empfangszeitschlitzes; und eine Zeitspanne T_5-6 zwischen einem Zeitpunkt t₅ und einem weiteren (nicht dargestellten) Zeitpunkt t₆ ist die Zeitspanne weiterer Zeitschlitze mit einem Zeitschlitz direkt vor dem nächsten Sendezeitschlitz.

Im folgenden wird die Arbeitsweise dieser Ausführungsform der Erfindung gemäß Fig. 1 anhand der Fig. 2a bis 2i erläutert.

Bei diesem PLL-Normalfrequenzgenerator wird die Funktion des Generierens oder Synthetisierens einer Frequenz in jeder Zeitspanne T_0-1 des dem Sendezeitschlitz gerade vorausgehenden Zeitschlitzes in einen Betriebszustand gebracht, außerdem innerhalb eines Zeitschlitzes, der unmittelbar dem Empfangszeitschlitz vorausgeht, also in jeder Zeitspanne T_3-4. Der Zustand des Phasenvergleichers des PLL-IC 1 ändert sich in einen Betriebszustand. Im Gegensatz dazu wird diese Synthetisier-Funktion in einen Ruhezustand gebracht, wenn die Zeitspanne T_1-2 des Sendezeitschlitzes ansteht, außerdem in der Zeitspanne T_4-5 des Empfangszeitschlitzes sowie in den Zeitspannen T_2-3 und T_5-6 der übrigen Zeitschlitze. Dann ändert sich der Zustand des Vergleichers in den Bereitschaftszustand.

Bei Annäherung des Zeitpunkts t₀ und mithin der Zeitspanne T_0-1 des dem Sendezeitschlitz direkt vorausgehenden Zeitschlitzes wird der Signalpegel des Stromsparsignals (PS) von einem niedrigen Pegel "0", der bis dahin gehalten wurde, in einen hohen Pegel "1" geändert, wie dies in Fig. 2b gezeigt ist. Diese Änderung resultiert daraus, daß der Phasenvergleicher der PLL-Steuerschaltung des PLL-IC 1 in einen Betriebszustand gelangt. Folglich wird der Hochzieh-PNP-Transistor 16 leitend gemacht, so daß der erste Kondensator 18 des Schleifenfilters 3 aufgeladen wird. Dadurch ergibt sich für die Kathodenspannung der Kapazitätsdiode 20 des VCO 4 ein scharfer Anstieg von einer bis dahin gehaltenen Haltespannung auf eine hohe Spannung, wie dies in Fig. 2f dargestellt ist. Innerhalb kurzer Zeit wird die Kathodenspannung an eine erste Spannung angenähert, bei der es sich um eine konstante Spannung oberhalb der Haltespannung handelt. Bis zu dieser Zeit wurde der Schalttransistor 21 der die veränderliche Vorspannung liefernden Schaltung 6 gemäß Fig. 2e im AUS-Zustand gehalten. Damit wird der zweite Kondensator 22 bis zu dem Pegel der Quellenspannung Vcc am Versorgungsanschluß 7 über den Schutzwiderstand 24 und den zweiten Widerstand 23 aufgeladen. Außerdem wird diese Spannung als Vorspannung über die Widerstände 33 und 30 an die Anode der Kapazitätsdiode 20 gelegt. Folglich wird eine Sendefrequenz-Steuerspannung, nämlich die Differenz zwischen der ersten Spannung und einer Spannung des zweiten Kondensators 22, an die Anschlüsse der Kapazitätsdiode 20 gelegt, wie dies in Fig. 2h gezeigt ist. Außerdem schwingt der VCO 4 mit einer Frequenz, welche dieser Sendefrequenz- Steuerspannung entspricht, wie aus Fig. 2i hervorgeht. Darüber hinaus wird ein Schwingungssignal von dem Ausgangsanschluß des VCO sowohl an das PLL-IC 1 als auch an den HF- Signalanschluß 15 geliefert.

Wenn dann der Zeitpunkt t₁ kommt und die Zeitspanne T_1-2 des Sendeschlitzes beginnt, wird der Signalpegel des Stromsparsignals (PS) von hohem Pegel "1" auf niedrigen Pegel "0" geändert, wie in Fig. 2b gezeigt. Diese Änderung resultiert darin, daß sich der Zustand des Phasenvergleichers von dem Betriebszustand in den Bereitschaftszustand ändert. Dann werden sowohl der Hochzieh-PNP- Transistor 16 als auch der Absenk-NPN-Transistor 17 in einen nicht-leitenden Zustand gebracht, so daß die Ausgangsimpedanz der Ladungspumpe 2 groß wird. Mit Beginn dieses Zustands wird der erste Kondensator 18 an einem Aufladen gehindert. Allerdings wird nur dessen Entladung aufgrund des Leckstroms erreicht. Damit sinkt die Spannung des ersten Kondensators 18 mit verstreichender Zeit langsam ab, ausgehend von der ersten hohen Spannung. Wie weiterhin in Fig. 2f gezeigt ist, fängt auch die Kathodenspannung der Kapazitätsdiode 20 an, allmählich oder nach und nach mit verstreichender Zeit geringer zu werden. Wie außerdem in Fig. 2e gezeigt ist, ändert sich entsprechend der Änderung des Zustands des Stromsparsignals (PS) der Singalpegel des Ausgangssignals des EOR-Gatters 25 zu einem hohen Pegel "1", und der Zustand des Schalttransistors 21 der die veränderliche Vorspannung lieferenden Schaltung 6 ändert sich von einem bis dahin gehaltenen AUS-Zustand in einen EIN-Zustand. Zu dieser Zeit beginnt der zweite Kondensator 22 der Schaltung 6, über den zweiten Widerstand 23 und den Schalttransistor 21 allmählich entladen zu werden. Damit nimmt die Spannung am zweiten Kondensator 23 mit der Zeit allmählich ab. Wie in Fig. 2g gezeigt ist, beginnt demzufolge die Anodenspannung der Kapazitätsdiode 20, allmählich abzunehmen. Zusätzlich wird bei dieser Ausführungsform der Widerstandswert des zweiten Widerstands 23 der Schaltung 6 derart eingestellt, daß die Spannungsabnahme des zweiten Kondensators 22 in etwa der Abnahme der Kathodenspannung der Kapazitätsdiode 20 aufgrund des Leckstroms entspricht. Folglich wird gemäß Fig. 2(h) die an den Belägen der Kapazitätsdiode 20 entstehende Spannung gleich der bis dahin dort angelegten Sendefrequenz-Steuerspannung, unabhängig von Spannungsabsenkungen, die am ersten und zweiten Kondensator 18 und 22 stattfinden. Ferner wird eine solche Spannung, die an den Anschlüssen der Kapazitätsdiode 20 entsteht, während der Zeitspanne T_1-2 des Sendeschlitzes aufrechterhalten. Als Ergebnis erzeugt der VCO 4 ein Schwingungssignal mit einer Frequenz entsprechend dessen Schwingungsfrequenz innerhalb der Zeitspanne T_0-1 des dem Sendeschlitz direkt vorausgehenden Zeitschlitzes, wie in Fig. 2i gezeigt ist. Ferner wird dieses Schwingungssignal dauernd während der Zeitspanne T_1-2 des Sendezeitschlitzes gehalten.

Wenn anschließend der Zeitpunkt t₂ kommt und die Zeitspanne T_2-3 eines weiteren Zeitschlitzes beginnt, wird das Stromsparsignal (PS) auf niedrigem Pegel "0" gehalten. Damit wird der Phasenvergleicher ebenfalls im Bereitschaftszustand gehalten. Im Gegensatz dazu wird der die Negierung des Sendesteuersignals repräsentierende Signalpegel des Inversionssignals von hohem Pegel "1" auf niedrigen Pegel "0" geändert. Darüber hinaus wird der Signalpegel des Ausgangssignals des EOR-Gatters 25 auf niedrigen Pegel "0" gebracht. Hieraus folgt, daß der Schalttransistor 21 erneut in einen Sperrzustand gebracht wird. Damit wird der zweite Kondensator 22 über den Schutzwiderstand 24 und den zweiten Widerstand 23 auf die Versorgungsspannung Vcc aufgeladen. Nach Verstreichen einer vorbestimmten Zeitspanne ist die Spannung des zweiten Kondensators 22 auf den Pegel der Versorgungsspannung Vcc angestiegen. Diese Spannung gelangt an die Anode der Kapazitätsdiode 20. Im Gegensatz dazu wird der erste Kondensator 18 jetzt noch nicht von der Ladungspumpschaltung 2 aufgeladen. Damit fällt die sich an den Anschlüssen der Kapazitätsdiode 20 einstellende Spannung von dem Pegel der Sendefrequenz- Steuerspannung, welcher während der Zeitspanne T_1- ₂ des Sendezeitschlitzes angelegt wird, um einen Spannungsanstieg der Anodenspannung ab.

In der Zeitspanne T_2-3 anderer Zeitschlitze wird eine an den Anschlüssen der Kapazitätsdiode 2 gebildete Spannung angelegt, so daß die Schwingungsfrequenz des VCO 4 sich unterscheidet von der Frequenz der Schwingung innerhalb der Zeitspanne T_1-2 des Sendezeitschlitzes. Dies hat allerdings keinen Einfluß auf die Funktionen des Sendeempfängers dieser Ausführungsbeispiele, weil der Sendeempfänger in der Zeitspanne T_2-3 weiterer Zeitschlitze weder ein Signal sendet noch ein Signal empfängt.

Wenn anschließend der Zeitpunkt t₃ kommt und die Zeitspanne T_3-4 des dem Empfangszeitschlitz unmittelbar vorausgehenden Zeitschlitzes beginnt, wird der Signalpegel des Stromsparsignals (PS) von dem bis dahin gehaltenen niedrigen Pegel "0" auf hohen Pegel "1" geändert, wie in Fig. 2b zu sehen ist. Diese Pegelverschiebung führt dazu, daß der Phasenvergleicher in einen Betriebszustand gelangt. Allerdings wird der Absenk-NPN-Transistor 17 der Ladungspumpschaltung 2 zu dieser Zeit leitend angesteuert, so daß der erste Kondensator 18 entladen wird. Hierdurch fällt die Kathodenspannung der Kapazitätsdiode 20 des VCO 4 von der bis dahin gehaltenen Haltespannung scharf auf eine niedrige Spannung ab, wie in Fig. 2f dargestellt ist. Dann wird innerhalb kurzer Zeit die Kathodenspannung in eine zweite Spannung umgesetzt, bei der es sich um eine konstante Spannung unterhalb der Haltespannung handelt. Zu dieser Zeit wird die Entladespannung des zweiten Kondensators 22 an die Anode der Kapazitätsdiode 20 gelegt. Hieraus folgt, daß die Empfangsfrequenz-Steuerspannung, das heißt die Differenz zwischen der zweiten Spannung und der Ladespannung, an die Anschlüsse der Kapazitätsdiode 20 gelegt wird, wie in Fig. 2g gezeigt ist. Ferner schwingt der VCO 4 mit einer Frequenz entsprechend dieser Empfangsfrequenz- Steuerspannung, wie aus Fig. 2i hervorgeht. Ferner wird ein Schwingungssignal von seinem Ausgangsanschluß sowohl an das PLL-IC 1 als auch den HF-Signalanschluß 15 gelegt, ähnlich wie oben erläutert.

Wenn dann der Zeitpunkt t₄ kommt und die Zeitspanne T_4-5 des Empfangszeitschlitzes beginnt, wird erneut der Signalpegel des Stromsparsignals (PS) von hohem Pegel "1" auf niedrigen Pegel "0" geändert, wie in Fig. 2b zu sehen ist. Diese Verschiebung führt dazu, daß der Zustand des Phasenvergleichers vom Betriebszustand in den Bereitschaftszustand übergeht. Dann werden erneut sowohl der Hochzieh- PNP-Transistor 16 als auch der Absenk-NPN- Transistor 17 in einen Sperrzustand gebracht, so daß die Ausgangsimpedanz der Ladungspumpe 2 groß wird. In diesem Zustand ist der erste Kondensator 18 an einer Entladung gehindert. Allerdings erfolgt eine Aufladung des Kondensators durch Leckstrom. Damit steigt die Spannung des ersten Kondensators 18 allmählich mit verstreichender Zeit von der zweiten Spannung an hoch. Wie weiterhin in Fig. 2f gezeigt ist, fängt auch die Kathodenspannung der Kapazitätsdiode 20 an, allmählich oder nach und nach mit verstreichender Zeit anzusteigen. Außerdem wird, wenn der Zeitpunkt t₄ kommt, der Signalpegel des Ausgangssignals des EOR-Gatters 25 auf den niedrigen Pegel "0" gebracht, entsprechend der Zustandsänderung des Stromsparsignals (PS). Außerdem wird der Schalttransistor 21 der die veränderliche Vorspannung liefernden Schaltung 6 vollständig in einen AUS-Zustand gebracht, wie in Fig. 2e gezeigt ist. Zu dieser Zeit wird der zweite Kondensator 22 über den zweiten Widerstand 23 und den Schutzwiderstand 24 auf die Versorgungsspannung Vcc aufgeladen. Damit steigt die Spannung des zweiten Kondensators 22 allmählich von dem bis dahin gehaltenen Spannungspegel aus an. Wie in Fig. 2g zu sehen ist, steigt folglich auch die Anodenspannung der Kapazitätsdiode 20 in ähnlicher Weise allmählich an. Bei dieser Ausführungsform sind außerdem der Widerstand des zweiten Widerstands 23 und derjenige des Schutzwiderstands 24 derart reguliert, daß der Anstieg der Spannung des zweiten Kondensators 22 in etwa dem Anstieg der Kathodenspannung der Kapazitätsdiode 20 aufgrund des Leckstroms gleicht. Wie in Fig. 2h gezeigt ist, wird folglich die sich an den Anschlüssen der Kapazitätsdiode 20 einstellende Spannung gleich der bis dahin angelegten Empfangsfrequenz- Steuerspannung, unabhängig von Spannungsanstiegen, die an dem ersten und dem zweiten Kondensator 18 und 22 stattfinden. Außerdem wird eine sich derart einstellende Spannung an den Anschlüssen der veränderlichen Kapazitätsdiode 20 während der Zeitspanne T_4-5 des Empfangszeitschlitzes aufrechterhalten. Demzufolge generiert der VCO 4 ein Schwingungssignal mit einer Frequenz, welche der Frequenz der Schwingung des VCO während der Zeitspanne T_3-4 des dem Empfangsschlitz unmittelbar vorausgehenden Zeitschlitzes gleicht, wie in Fig. 2i zu sehen ist. Außerdem wird ein solches Schwingungssignal fortlaufend während der Zeitspanne T_4-5 des Empfangszeitschlitzes aufrechterhalten.

Wenn dann der Zeitpunkt t₅ kommt und die Zeitspanne T_5-6 weiterer Zeitschlitze beginnt, wird das Stromsparsignal (PS) auf niedrigem Pegel "0" gehalten. Damit wird auch der Phasenvergleicher im Bereitschaftszustand gehalten. Der Schalttransistor 21 ist allerdings noch im AUS- Zustand. Damit wird der zweite Kondensator 22 über den Schutzwiderstand 24 und den zweiten Widerstand 23 geladen gehalten. Nach Verstreichen einer vorbestimmten Zeitspanne steigt die Spannung des zweiten Kondensators 22 auf den Pegel der Versorgungsspannung Vcc an. Diese Spannung wird an die Andoe der Kapazitätsdiode 20 gelegt. Zu dieser Zeit wird der erste Kondensator 18 noch von der Ladungspumpschaltung 2 aufgeladen. Allerdings wird der Ladevorgang durch die Ladungspumpe 2 dann gestoppt, wenn die Spannung des Schleifenfilters 3 etwa halb so groß wird wie der Pegel einer Ladungspumpen-Zuführspannung Vb. Damit fällt die an den Anschlüssen der Kapazitätsdiode 20 entstehende Spannung von dem während der Zeitspanne T_1-2 des Sendezeitschlitzes angelegten Pegel der Empfangsfrequenz-Steuerspannung um einen Spannungsanstieg der Anodenspannung ab.

In der Zeitspanne T_5-6 weiterer Zeitschlitze wird an die Kapazitätsdiode 20 eine solche an den Anschlüssen der Kapazitätsdiode entstehende Spannung angelegt, derzufolge die Schwingungsfrequenz des VCO 4 sich von der Schwingungsfrequenz in der Zeitspanne T_4-5 des Empfangszeitschlitzes unterscheidet. Allerdings hat dies überhaupt keinen Einfluß auf die Funktionsweise des Sendeempfängers gemäß dieser Ausführungsform, weil der Sendeempfänger in der Zeitspanne T_5-6 weiterer Zeitschlitze weder ein Signal sendet noch ein Signal empfängt.

Wie oben beschrieben, wird bei dieser Ausführungsform des TDMA/TDD-Sendeempfängers dann, wenn der Phasenvergleicher der PLL-Steuerschaltung des PLL-IC 1 sich während der Zeitspanne T_1-2 des Sendezeitschlitzes und der Zeitspanne T_4-5 des Empfangszeitschlitzes in einem Bereitschaftszustand befindet, eine veränderliche Vorspannung an die Anode der veränderlichen Kapazitätsdiode 20 des VCO 4 gelegt, die sich in der entsprechende Richtung und in dem entsprechenden Bereich ändert wie die Änderung der Frequenzsteuer-Spannung, welche der Kathode der Kapazitätsdiode zugeführt wird. Damit wird die sich an den Anschlüssen der veränderlichen Kapazitätsdiode 20 einstellende Spannung während der genannten Zeitspannen auf einem konstanten Pegel gehalten. Hieraus folgt, daß die Frequenzgenauigkeit, wie sie für den Sendeempfänger des TDMA-Typs gefordert wird, in ausreichendem Maß gewährleistet werden kann.

Wie oben erläutert, wird im Fall des erfindungsgemäßen TDMA/TDD-Sendeempfängers die PLL-Schaltung nur in der Zeitspanne eines Zeitschlitzes in einen Betriebszustand gebracht, die jedem Sende- und jedem Empfangs-Zeitschlitz unmittelbar vorausgeht. In der Zeitspanne des Empfangszeitschlitzes wird die PLL-Schaltung nicht in einen Betriebszustand, sondern in einen Bereitschaftszustand gebracht.

Damit wird durch die vorleigende Erfindung erreicht, daß in der Zeitspanne des Empfangszeitschlitzes, in der die PLL-Schaltung sich im Bereitschaftszustand befindet, keine Energie verbraucht wird. Es ergibt sich also der Vorteil, daß der Energieverbrauch der PLL- Schaltung reduziert ist und damit ein stromsparender Sendeempfänger gebaut werden kann.

Aufgrund des erfindungsgemäßen Aspekts, wonach die PLL-Schaltung während der Zeitspanne des Empfangszeitschlitzes in einen Bereitschaftszustand gebracht wird, wird erreicht, daß die Leckkomponente des Referenz- Frequenzsignals daran gehindert werden kann, an den VCO 4 zu gelangen, und daß verhindert werden kann, daß von dem VCO 4 Referenz-Streusignale erzeugt werden.

Wenn bei dem erfindungsgemäßen Sendeempfänger die PLL-Schaltung der Oszillatorschaltung sich im Bereitschaftszutand befindet, oder wenn sich der Phasenvergleicher im Bereitschaftszustand befindet, wird die sich ändernde Vorspannung, welche sich annähernd in der gleichen Weise ändert wie die Steuerspannung (das heißt die Ladespannung des Kondensators 18 des Schleifenfilters 3), die an eine Elektrode des veränderlichen Spannungs- Reaktanzelements 20 des VCO 4 gelegt wird, an die andere Elektrode des Reaktanzelements 20 gelegt, wozu die eine veränderliche Vorspannung liefernde Schaltung 6 verwendet wird. Wenn somit die der einen der Elektroden des Reaktanzelements 20 zugefführte Steuerspannung sich im Laufe der Zeit aufgrund des Leckstroms allmählich ändert, so ändert sich auch die der anderen Elektrode des Reaktanzelements zugeführte Vorspannung zeitlich allmählich in der gleichen Richtung und im gleichen Bereich, in der bzw. in dem sich die Steuerspannung ändert.

Hieraus folgt, daß die sich an den Anschlüssen des Spannungs-Reaktanzelements 20 einstellende Spannung im Verlauf der Zeit nicht geändert wird. Das heißt, die Erfindung hat den Vorteil, daß die Schwingungsfrequenz des VCO 4 während einer Zeitspanne konstant gehalten wird, in der der Phasenvergleicher sich im Bereitschaftszustand befindet, und die für den TDMA-Sendeempfänger geforderte Frequenzgenauigkeit in ausreichendem Maße gewährleistet wird.

Abwandlungen der oben beschriebenen Ausführungsformen sind selbstverständlich möglich.

Bei dem oben beschriebenen Ausführungsbeispiel wird als veränderliches Spannungs-Reaktanzelement eine einzelne Kapazitätsdiode 20 verwendet. Stattdessen kann auch eine Kombination aus mehreren veränderlichen Kapazitätsdioden eingesetzt werden, ebenso die Kombination aus einer Kapazitätsdiode und einem weiteren Element. In Frage kommt auch ein ähnliches Element wie eine veränderliche Kapazitätsdiode als veränderliches Spannungs-Reaktanzelement.

Das Schleifenfilter 3, der VCO 4 und die eine veränderliche Vorspannung liefernde Schaltung 6 gemäß der Erfindung sind nicht auf die speziellen Ausgestaltungen gemäß der oben beschriebenen Ausführungsform beschränkt. Diese Elemente sowie deren Bestandteile können im Rahmen ihrer üblichen Funktionsweise modifiziert werden.

Das hier verwendete PLL-IC 1 kann auch durch eine andere Schaltung ersetzt werden.

Claims

1. TDMA/TDD-Sendeempfänger mit einer Phasenregelschleife zum Regeln der Ausgangsfrequenz eines spannungsgesteuerten Oszillators (4) mit einem spannungsabhängigen Reaktanzelement (20) zum Ändern der Ausgangsfrequenz des Oszillators abhängig von einer der einen Elektrode des Reaktanzelements (20) zugeführten Steuer spannung,
und einem Phasenvergleicher (1) zum Vergleichen einer Referenz frequenz mit der Ausgangsfrequenz des spannungsgesteuerten Oszil lators (4), und zum Erzeugen eines Fehlersignals; wobei mittels eines Änderungssignals (PS) der Phasenvergleicher (1) zwi schen einem Betriebszustand, in dem die Phasenregelschleife ge schlossen ist, und einem Bereitschaftszustand, in dem die Phasen regelschleife offen ist, umgeschaltet wird,
gekennzeichnet durch
eine Vorspannungszuführeinrichtung (6), die, wenn sich der Phasen vergleicher (1) im Bereitschaftszustand befindet, eine sich ändernde Vorspannung an die andere der Elektroden des Reaktanzelements (20) legt, wobei die Vorspannungszuführeinrichtung (6) die Vor spannung derart generiert, daß sie sich in annähernd der gleichen Weise ändert wie die Steuerspannung.

2. Sendeempfänger nach Anspruch 1, dadurch gekennzeichnet, daß die Phasenregelschleife während einer Zeitspanne eines Zeitschlitzes unmittelbar vor einem Sende zeitschlitz und während einer Zeitspanne eines Zeitschlitzes unmit telbar vor einem Empfangszeitschlitz geschlossen ist und während Zeitspannen von Sende- und Empfangsschlitzen geöffnet ist.

3. Sendeempfänger nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Phasenregelschleife außerdem ein einen Kondensator (18) aufweisendes Schleifenfilter enthält, und daß, wenn die Schleife geöffnet ist, die Schwingungsfrequenz des spannungsgesteuerten Oszillators (4) nach Maßgabe einer Ladespan nung des Kondensators (18) des Schleifenfilters geregelt wird.

4. Sendeempfänger nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Vorspannungszuführeinrichtung aufweist:
einen Schalttransistor (21) mit einem Kollektor, der über einen Schutzwiderstand (24) an eine Versorgungsspannung (7, Vcc) ange schlossen ist, mit einem auf Masse gelegten Emitter, und mit einer Basis, der ein Schaltsignal zugeführt wird, damit der Transistor ein- oder ausgeschaltet wird; und
einen Widerstand (23) und einen Kondensator (22), die zwischen dem Kollektor und dem Emitter des Schalttransistors (21) in Reihe geschaltet sind, wobei, wenn der Schalttransistor (21) ausgeschaltet ist, der Kondensator (22) über den Widerstand (23) aufgeladen wird, während dann, wenn der Schalttransistor (21) eingeschaltet ist, der aufgeladene Kondensator über den Widerstand und den Schalttransistor (21) entladen wird.

5. Sendeempfänger nach Anspruch 4, dadurch gekennzeichnet, daß das Schaltsignal, welches der Basis des Schalttransistors (21) zugeführt wird, ein Binärsignal ist, das aus dem Änderungssignal (PS) und einem Sendesteuersignal gebildet wird.

6. Sendeempfänger nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Reaktanzelement eine veränder liche Kapazitätsdiode (20) ist.

7. Sendeempfänger nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die Vorspannungszuführeinrichtung (6) eine ähnliche Zeitkonstante aufweist wie das Schleifenfilter (3).