JP3522584B2 - 位相比較器及びその省電力動作制御方法及び半導体集積回路 - Google Patents
位相比較器及びその省電力動作制御方法及び半導体集積回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
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- H03D2200/0084—Lowering the supply voltage and saving power
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ周波数シン
セサイザに関し、特にその省電力制御を行うための位相
比較器の制御方法およびその半導体回路に関するもので
ある。
セサイザに関し、特にその省電力制御を行うための位相
比較器の制御方法およびその半導体回路に関するもので
ある。
【０００２】
【従来の技術】図１は従来のＰＬＬ周波数シンセサイザ
の全体ブロック図を示したものである。ＰＬＬ周波数シ
ンセサイザは、電圧制御発振器（ＶＣＯ）１０２、位相
比較器１０１、低域通過フィルタ（ＬＰＦ）１０６およ
びマイコン１０８より構成される。位相比較器１０１
は、ＶＣＯ１０２の出力の直流分をコンデンサ１０５に
より削除した信号（これを以後、比較信号と呼ぶ）を入
力端子ｆｉｎより入力し、また基準周波数信号１０３の
直流分をコンデンサ１０４により削除した信号（これを
以後、基準信号と呼ぶ）を入力端子ＯＳＣｉｎより入力
し、両信号を各々独立の分周比で分周した信号の位相を
比較してその位相差に応じた誤差信号を出力端子Ｄｏよ
り出力する。位相比較器１０１の誤差信号Ｄｏは、ＬＰ
Ｆ１０６により高周波成分を削除されたのち、電圧制御
発振器１０２に入力し電圧制御発振器１０２の発振周波
数を制御する。ＰＬＬ周波数シンセサイザの出力信号１
０７は電圧制御発振器１０２の出力信号である。出力信
号１０７の周波数は、前記基準信号及び比較信号を分周
する分周比を、マイコン１０８により位相比較器１０１
の入力端子ＣＬＫ、ＤＴ、ＬＥから入力して任意に設定
することにより、自由に変えることができる。
の全体ブロック図を示したものである。ＰＬＬ周波数シ
ンセサイザは、電圧制御発振器（ＶＣＯ）１０２、位相
比較器１０１、低域通過フィルタ（ＬＰＦ）１０６およ
びマイコン１０８より構成される。位相比較器１０１
は、ＶＣＯ１０２の出力の直流分をコンデンサ１０５に
より削除した信号（これを以後、比較信号と呼ぶ）を入
力端子ｆｉｎより入力し、また基準周波数信号１０３の
直流分をコンデンサ１０４により削除した信号（これを
以後、基準信号と呼ぶ）を入力端子ＯＳＣｉｎより入力
し、両信号を各々独立の分周比で分周した信号の位相を
比較してその位相差に応じた誤差信号を出力端子Ｄｏよ
り出力する。位相比較器１０１の誤差信号Ｄｏは、ＬＰ
Ｆ１０６により高周波成分を削除されたのち、電圧制御
発振器１０２に入力し電圧制御発振器１０２の発振周波
数を制御する。ＰＬＬ周波数シンセサイザの出力信号１
０７は電圧制御発振器１０２の出力信号である。出力信
号１０７の周波数は、前記基準信号及び比較信号を分周
する分周比を、マイコン１０８により位相比較器１０１
の入力端子ＣＬＫ、ＤＴ、ＬＥから入力して任意に設定
することにより、自由に変えることができる。
【０００３】図２は、図 1に示す位相比較器１０１のブ
ロック図を示したものである。位相比較器１０１は主
に、基準信号分周段２０２と、プリスケーラ２０４、比
較信号分周段２０５、位相比較部２０８、チャージポン
プ２０９、省電力動作制御回路２１２及びコントロール
回路２１３より構成される。基準信号２２１は入力バッ
ファ２０１を介して基準信号分周段２０２のリファレン
スカウンタ２０３に入力され、所定の分周比で分周され
た後、位相比較部２０８の一方の入力端子に入力する。
比較信号２２２はプリスケーラ２０４で所定の分周比で
分周された後、更に比較信号分周段２０５のスワローカ
ウンタ２０６及びメインカウンタ２０７に入力し所定の
分周比で分周され、位相比較部２０８の他方の入力端子
に入力する。位相比較部２０８は前記２つの入力信号の
位相を比較し、位相誤差に応じて、チャージポンプ２０
９を介して位相誤差信号２２７を出力端子Ｄｏより出力
する。また、位相比較部２０８の出力はディジタルロッ
ク検出部２１０にも入力し、ＰＬＬ周波数シンセサイザ
の位相同期状態を示すロック信号２２８がＬＤ端子から
出力される。出力選択回路２１１は、コントロール回路
２１３により制御されて位相比較部２０８に入力する２
つの信号のどちらかをモニタ信号２２９としてｆｏｕｔ
端子から出力する。省電力動作制御回路２１２は、入力
バッファ２０１の出力信号及びプリスケーラ２０４の出
力信号を入力とし、基準信号分周段２０２、比較信号分
周段２０５、位相比較部２０８及びディジタルロック検
出部２１０の省電力動作の制御を行う。
ロック図を示したものである。位相比較器１０１は主
に、基準信号分周段２０２と、プリスケーラ２０４、比
較信号分周段２０５、位相比較部２０８、チャージポン
プ２０９、省電力動作制御回路２１２及びコントロール
回路２１３より構成される。基準信号２２１は入力バッ
ファ２０１を介して基準信号分周段２０２のリファレン
スカウンタ２０３に入力され、所定の分周比で分周され
た後、位相比較部２０８の一方の入力端子に入力する。
比較信号２２２はプリスケーラ２０４で所定の分周比で
分周された後、更に比較信号分周段２０５のスワローカ
ウンタ２０６及びメインカウンタ２０７に入力し所定の
分周比で分周され、位相比較部２０８の他方の入力端子
に入力する。位相比較部２０８は前記２つの入力信号の
位相を比較し、位相誤差に応じて、チャージポンプ２０
９を介して位相誤差信号２２７を出力端子Ｄｏより出力
する。また、位相比較部２０８の出力はディジタルロッ
ク検出部２１０にも入力し、ＰＬＬ周波数シンセサイザ
の位相同期状態を示すロック信号２２８がＬＤ端子から
出力される。出力選択回路２１１は、コントロール回路
２１３により制御されて位相比較部２０８に入力する２
つの信号のどちらかをモニタ信号２２９としてｆｏｕｔ
端子から出力する。省電力動作制御回路２１２は、入力
バッファ２０１の出力信号及びプリスケーラ２０４の出
力信号を入力とし、基準信号分周段２０２、比較信号分
周段２０５、位相比較部２０８及びディジタルロック検
出部２１０の省電力動作の制御を行う。
【０００４】ここで、位相比較器１０１の動作を制御す
るコントロール回路２１３について説明する。図３は、
図２のコントロール回路２１３に入力する信号２２３、
２２４、２２５のタイミングチャートを示したものであ
る。データＤＴは、位相比較器１０１を制御するための
制御データであり、また、クロックＣＬＫは、データＤ
Ｔの各ビットに同期したクロック信号である。ラッチネ
ーブル信号ＬＥがハイレベルとなったときに、ＣＬＫに
同期してコントロール回路２１３に入力されたデータＤ
Ｔが、コントロール回路内に記憶される。
るコントロール回路２１３について説明する。図３は、
図２のコントロール回路２１３に入力する信号２２３、
２２４、２２５のタイミングチャートを示したものであ
る。データＤＴは、位相比較器１０１を制御するための
制御データであり、また、クロックＣＬＫは、データＤ
Ｔの各ビットに同期したクロック信号である。ラッチネ
ーブル信号ＬＥがハイレベルとなったときに、ＣＬＫに
同期してコントロール回路２１３に入力されたデータＤ
Ｔが、コントロール回路内に記憶される。
【０００５】図４は位相比較器１０１を制御するための
制御データの一例を示したものであり、図４（Ａ）は基
準信号分周段２０２の制御データの構成例を示し、図４
（Ｂ）は比較信号分周段２０５の制御データの構成例を
示す。図４（Ａ）、（Ｂ）の両制御データともに、ＣＮ
１及びＣＮ２は基準信号分周段２０２の制御データなの
か比較信号分周段２０５の制御データなのかを区別する
コントロールビットである。図４（Ａ）のＸ印を付した
ビット３，４，１９，２０，２１，２２，２３は意味の
ないデータ（ｄｏｎ’ｔ ｃａｒｅ）で、ダミービット
を示す。また図４（Ｂ）のＸ印を付したビット５は意味
のないデータで、ダミービットを示す。図４（Ａ）及び
（Ｂ）に示した制御データは、図３に示すタイミングに
おいて、最上位ビットＭＳＢ（即ちビット２３）側か
ら、最下位ビットＬＳＢ（即ちビット１）側に向かって
順に１ビットずつ入力される。
制御データの一例を示したものであり、図４（Ａ）は基
準信号分周段２０２の制御データの構成例を示し、図４
（Ｂ）は比較信号分周段２０５の制御データの構成例を
示す。図４（Ａ）、（Ｂ）の両制御データともに、ＣＮ
１及びＣＮ２は基準信号分周段２０２の制御データなの
か比較信号分周段２０５の制御データなのかを区別する
コントロールビットである。図４（Ａ）のＸ印を付した
ビット３，４，１９，２０，２１，２２，２３は意味の
ないデータ（ｄｏｎ’ｔ ｃａｒｅ）で、ダミービット
を示す。また図４（Ｂ）のＸ印を付したビット５は意味
のないデータで、ダミービットを示す。図４（Ａ）及び
（Ｂ）に示した制御データは、図３に示すタイミングに
おいて、最上位ビットＭＳＢ（即ちビット２３）側か
ら、最下位ビットＬＳＢ（即ちビット１）側に向かって
順に１ビットずつ入力される。
【０００６】図５は、コントロールビットＣＮ１，ＣＮ
２のデータの構成例を示し、ＣＮ１及びＣＮ２の両方が
「０」の時にはビット３からビット２３は基準信号分周
段２０２の制御データであることを示し、また、ＣＮ１
が「０」でＣＮ２のが「１」の時にはビット３からビッ
ト２３は比較信号分周段２０５の制御データであること
を示す。
２のデータの構成例を示し、ＣＮ１及びＣＮ２の両方が
「０」の時にはビット３からビット２３は基準信号分周
段２０２の制御データであることを示し、また、ＣＮ１
が「０」でＣＮ２のが「１」の時にはビット３からビッ
ト２３は比較信号分周段２０５の制御データであること
を示す。
【０００７】図４（Ａ）のビット５からビット１８は図
２のリファレンスカウンタ２０３の分周比「Ｒ」を設定
する制御データである。また図４（Ｂ）のビット６から
ビット１２は図２の比較信号分周段２０５のスワローカ
ウンタ２０６の分周比「Ａ］を設定し、ビット１３から
ビット２３は図２のメインカウンタ２０７の分周比
「Ｎ］を設定し、ビット４はプリスケーラ２０４の分周
比「Ｐ］を選択する。図２の比較信号分周段２０５は、
比較信号を（Ｐ×Ｎ＋Ａ）分周する。ビット３は、ディ
ジタルロック検出部２１０と出力選択回路２１１の設定
を行う。
２のリファレンスカウンタ２０３の分周比「Ｒ」を設定
する制御データである。また図４（Ｂ）のビット６から
ビット１２は図２の比較信号分周段２０５のスワローカ
ウンタ２０６の分周比「Ａ］を設定し、ビット１３から
ビット２３は図２のメインカウンタ２０７の分周比
「Ｎ］を設定し、ビット４はプリスケーラ２０４の分周
比「Ｐ］を選択する。図２の比較信号分周段２０５は、
比較信号を（Ｐ×Ｎ＋Ａ）分周する。ビット３は、ディ
ジタルロック検出部２１０と出力選択回路２１１の設定
を行う。
【０００８】図６は図２に示す従来の省電力動作制御回
路２１２を示したものである。省電力制御信号ＰＳＲ
は、インバータ６０１に入力する。省電力制御信号はＬ
レベルの時は省電力状態を示し、Ｈレベルのときには、
省電力状態が解除されていることを示す。インバータ６
０１の出力はインバータ６０２に入力し、インバータ６
０２の出力はＮＡＮＤゲート６０３の一方の入力端子、
Ｄフリップフロップ６１６のＳＥＴ端子、Ｄフリップフ
ロップ６１７のＲＥＳＥＴ端子及び、セットリセットフ
リップフロップ６２１を構成するＮＡＮＤゲート６２０
の一方の入力端子に入力する。ＮＡＮＤゲート６１９と
ＮＡＮＤゲート６２０は、セットリセットフリップフロ
ップ６２１を構成する。プリスケーラの出力信号の反転
信号ＸＦＰＡＲは、Ｄフリップフロップ６１６、６１７
のＤ入力端子及び３入力ＮＡＮＤゲート６１８の第１の
入力端子に入力する。基準信号ＦＲＡＲは、ＮＡＮＤゲ
ート６０３の他方の入力端子に入力する。
路２１２を示したものである。省電力制御信号ＰＳＲ
は、インバータ６０１に入力する。省電力制御信号はＬ
レベルの時は省電力状態を示し、Ｈレベルのときには、
省電力状態が解除されていることを示す。インバータ６
０１の出力はインバータ６０２に入力し、インバータ６
０２の出力はＮＡＮＤゲート６０３の一方の入力端子、
Ｄフリップフロップ６１６のＳＥＴ端子、Ｄフリップフ
ロップ６１７のＲＥＳＥＴ端子及び、セットリセットフ
リップフロップ６２１を構成するＮＡＮＤゲート６２０
の一方の入力端子に入力する。ＮＡＮＤゲート６１９と
ＮＡＮＤゲート６２０は、セットリセットフリップフロ
ップ６２１を構成する。プリスケーラの出力信号の反転
信号ＸＦＰＡＲは、Ｄフリップフロップ６１６、６１７
のＤ入力端子及び３入力ＮＡＮＤゲート６１８の第１の
入力端子に入力する。基準信号ＦＲＡＲは、ＮＡＮＤゲ
ート６０３の他方の入力端子に入力する。
【０００９】インバータ６０４−１から６０４−７は従
属接続されており、ＮＡＮＤゲート６０３の出力は、イ
ンバータ６０４−１の入力端子に接続されている。イン
バータ６０４−７の出力は、ＮＡＮＤゲート６０８の一
方の入力に接続されている。ＮＡＮＤゲート６０８の出
力はインバータ６０９の入力端子に接続され、インバー
タ６０９の出力端子はインバータ６１０の入力端子とＤ
フリップフロップ６１６のクロックＣＫ入力端子に接続
されている。インバータ６１０の出力は、Ｄフリップフ
ロップ６１６の反転クロックＸＣＫ入力端子とインバー
タ６１１−１の入力端子に接続されている。インバータ
６１１−１からインバータ６１１−１４は従属接続され
ており、インバータ６１１−１４の出力はインバータ６
１５の入力端子とＤフリップフロップ６１７の反転クロ
ックＸＣＫ入力端子に入力されている。インバータ６１
５の出力はＤフリップフロップ６１７のクロックＣＫ入
力端子に入力されている。Ｄフリップフロップ６１６の
リセットＲＥＳＥＴ入力端子及びＤフリップフロップ６
１７のセットＳＥＴ入力端子はともに電源Ｖｃｃに接続
されている。
属接続されており、ＮＡＮＤゲート６０３の出力は、イ
ンバータ６０４−１の入力端子に接続されている。イン
バータ６０４−７の出力は、ＮＡＮＤゲート６０８の一
方の入力に接続されている。ＮＡＮＤゲート６０８の出
力はインバータ６０９の入力端子に接続され、インバー
タ６０９の出力端子はインバータ６１０の入力端子とＤ
フリップフロップ６１６のクロックＣＫ入力端子に接続
されている。インバータ６１０の出力は、Ｄフリップフ
ロップ６１６の反転クロックＸＣＫ入力端子とインバー
タ６１１−１の入力端子に接続されている。インバータ
６１１−１からインバータ６１１−１４は従属接続され
ており、インバータ６１１−１４の出力はインバータ６
１５の入力端子とＤフリップフロップ６１７の反転クロ
ックＸＣＫ入力端子に入力されている。インバータ６１
５の出力はＤフリップフロップ６１７のクロックＣＫ入
力端子に入力されている。Ｄフリップフロップ６１６の
リセットＲＥＳＥＴ入力端子及びＤフリップフロップ６
１７のセットＳＥＴ入力端子はともに電源Ｖｃｃに接続
されている。
【００１０】Ｄフリップフロップ６１６の反転出力ＸＱ
は３入力ＮＡＮＤゲート６１８の第２の入力端子に接続
され、Ｄフリップフロップ６１７の出力Ｑは３入力ＮＡ
ＮＤゲート６１８の第３の入力端子に接続されている。
３入力ＮＡＮＤゲート６１８の出力は、セットリセット
フリップフロップ６２１を構成するＮＡＮＤゲート６１
９の他方の入力端子に入力する。セットリセットフリッ
プフロップ６２１を構成するＮＡＮＤゲート６２０の出
力はＮＡＮＤゲート６０８の他方の入力端子及びインバ
ータ６２２の入力端子に入力する。インバータ６２２
は、内部省電力信号ＰＳＲＳを出力する。
は３入力ＮＡＮＤゲート６１８の第２の入力端子に接続
され、Ｄフリップフロップ６１７の出力Ｑは３入力ＮＡ
ＮＤゲート６１８の第３の入力端子に接続されている。
３入力ＮＡＮＤゲート６１８の出力は、セットリセット
フリップフロップ６２１を構成するＮＡＮＤゲート６１
９の他方の入力端子に入力する。セットリセットフリッ
プフロップ６２１を構成するＮＡＮＤゲート６２０の出
力はＮＡＮＤゲート６０８の他方の入力端子及びインバ
ータ６２２の入力端子に入力する。インバータ６２２
は、内部省電力信号ＰＳＲＳを出力する。
【００１１】図７は図６に示す従来の省電力動作制御回
路２１２の動作のタイミングチャートを示したものであ
る。省電力動作制御信号ＰＳＲがＬの時には、Ｄフリッ
プフロップ６１６はセット状態、Ｄフリップフロップ６
１７はリセット状態、ＮＡＮＤゲート６２０の出力はＨ
レベルである。省電力動作制御信号ＰＳＲがＬからＨに
立ち上がった後、基準信号ＦＲＡＲがＬからＨに立ち上
がると、インバータ６０９の出力は、基準信号ＦＲＡＲ
の立ち上がりから１０ゲート分遅延した後、ＬからＨに
立ち上がる。この立ち上がりタイミングで、Ｄフリップ
フロップ６１６はプリスケーラ出力の反転信号ＸＦＰＡ
Ｒを記憶し、反転出力ＸＱよりＨレベルのＸＱ１信号を
出力する。次に、インバータ６０９の出力のＣＫ１の立
ち上がりから１６ゲート分遅延した後、インバータ６１
５の出力のＣＫ２が立ち上がる。この立ち上がりタイミ
ングで、Ｄフリップフロップ６１７はプリスケーラ出力
の反転信号ＸＦＰＡＲを記憶し、出力ＱよりＨレベルの
Ｑ２信号を出力する。３入力ＮＡＮＤゲート６１８の出
力Ａは、プリスケーラ出力の反転信号ＸＦＰＡＲとＸＱ
１とＱ２がＨレベルのときにＬレベルとなる。従って、
ＮＡＮＤゲート６１９の出力ＢはＨレベルとなり、セッ
トリセットフリップフロップ６２１の出力ＣはＬレベル
となる。これにより、内部省電力制御信号ＰＳＲＳはＨ
レベルとなり、省電力状態が解除される。
路２１２の動作のタイミングチャートを示したものであ
る。省電力動作制御信号ＰＳＲがＬの時には、Ｄフリッ
プフロップ６１６はセット状態、Ｄフリップフロップ６
１７はリセット状態、ＮＡＮＤゲート６２０の出力はＨ
レベルである。省電力動作制御信号ＰＳＲがＬからＨに
立ち上がった後、基準信号ＦＲＡＲがＬからＨに立ち上
がると、インバータ６０９の出力は、基準信号ＦＲＡＲ
の立ち上がりから１０ゲート分遅延した後、ＬからＨに
立ち上がる。この立ち上がりタイミングで、Ｄフリップ
フロップ６１６はプリスケーラ出力の反転信号ＸＦＰＡ
Ｒを記憶し、反転出力ＸＱよりＨレベルのＸＱ１信号を
出力する。次に、インバータ６０９の出力のＣＫ１の立
ち上がりから１６ゲート分遅延した後、インバータ６１
５の出力のＣＫ２が立ち上がる。この立ち上がりタイミ
ングで、Ｄフリップフロップ６１７はプリスケーラ出力
の反転信号ＸＦＰＡＲを記憶し、出力ＱよりＨレベルの
Ｑ２信号を出力する。３入力ＮＡＮＤゲート６１８の出
力Ａは、プリスケーラ出力の反転信号ＸＦＰＡＲとＸＱ
１とＱ２がＨレベルのときにＬレベルとなる。従って、
ＮＡＮＤゲート６１９の出力ＢはＨレベルとなり、セッ
トリセットフリップフロップ６２１の出力ＣはＬレベル
となる。これにより、内部省電力制御信号ＰＳＲＳはＨ
レベルとなり、省電力状態が解除される。
【００１２】図８は、省電力動作制御回路２１２の解除
時の動作を示すフローチャートを示したものである。ス
テップＳ１−１で、省電力制御信号ＰＳＲが解除された
後、ステップＳ１−２でＣＫ１の立ち上がり時点でプリ
スケーラ出力の反転信号ＸＦＰＡＲがＨかＬかを判断す
る。プリスケーラ出力の反転信号ＸＦＰＡＲがＬなら
ば、ステップＳ１−３でＣＫ２の立ち上がり時点でプリ
スケーラ出力の反転信号ＸＦＰＡＲがＨかＬかを判断す
る。プリスケーラ出力の反転信号ＸＦＰＡＲがＨなら
ば、内部省電力状態は解除され、図２の基準信号分周段
２０２のリファレンスカウンタ２０３及び比較信号分周
段２０５のスワローカウンタ２０６とメインカウンタ２
０７及び位相比較部２０８の省電力状態が解除されチャ
ージポンプ２０９を介して位相誤差信号２２７が出力さ
れる。
時の動作を示すフローチャートを示したものである。ス
テップＳ１−１で、省電力制御信号ＰＳＲが解除された
後、ステップＳ１−２でＣＫ１の立ち上がり時点でプリ
スケーラ出力の反転信号ＸＦＰＡＲがＨかＬかを判断す
る。プリスケーラ出力の反転信号ＸＦＰＡＲがＬなら
ば、ステップＳ１−３でＣＫ２の立ち上がり時点でプリ
スケーラ出力の反転信号ＸＦＰＡＲがＨかＬかを判断す
る。プリスケーラ出力の反転信号ＸＦＰＡＲがＨなら
ば、内部省電力状態は解除され、図２の基準信号分周段
２０２のリファレンスカウンタ２０３及び比較信号分周
段２０５のスワローカウンタ２０６とメインカウンタ２
０７及び位相比較部２０８の省電力状態が解除されチャ
ージポンプ２０９を介して位相誤差信号２２７が出力さ
れる。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術には、次のような問題がある。図９は従来回
路の第１の問題点を示したものである。第１の問題点
は、ノイズによる誤動作で、省電力状態が解除されてし
まうことである。省電力制御信号ＰＳＲがＬからＨとな
り省電力状態が解除された時に、ノイズが発生して、基
準信号ＦＲＡＲと比較信号２２２のプリスケーラ出力の
反転信号ＸＦＰＡＲにノイズが入り、これによって、省
電力制御回路２１２の出力の内部省電力信号ＰＳＲＳが
Ｈレベルとなり、すぐに基準信号分周段２０２や比較信
号分周段２０５、位相比較部２０８等の位相比較器１０
１の内部回路が動作を開始する。この結果基準信号ＦＲ
ＡＲとプリスケーラ出力の反転信号ＸＦＰＡＲの２つの
信号の位相が大きくずれてしまう結果となる。
た従来技術には、次のような問題がある。図９は従来回
路の第１の問題点を示したものである。第１の問題点
は、ノイズによる誤動作で、省電力状態が解除されてし
まうことである。省電力制御信号ＰＳＲがＬからＨとな
り省電力状態が解除された時に、ノイズが発生して、基
準信号ＦＲＡＲと比較信号２２２のプリスケーラ出力の
反転信号ＸＦＰＡＲにノイズが入り、これによって、省
電力制御回路２１２の出力の内部省電力信号ＰＳＲＳが
Ｈレベルとなり、すぐに基準信号分周段２０２や比較信
号分周段２０５、位相比較部２０８等の位相比較器１０
１の内部回路が動作を開始する。この結果基準信号ＦＲ
ＡＲとプリスケーラ出力の反転信号ＸＦＰＡＲの２つの
信号の位相が大きくずれてしまう結果となる。
【００１４】図１０は従来回路の第２の問題点を示した
ものである。第２の問題点は、省電力制御信号ＰＳＲが
ＬからＨとなり省電力状態が解除された時に、基準信号
ＦＲＡＲと比較信号２２２のプリスケーラ出力の反転信
号ＸＦＰＡＲの位相差が常に一定のままとなってしま
い、内部省電力信号ＰＳＲＳがＨレベルとなることがで
きないので、基準信号分周段２０２や比較信号分周段２
０５、位相比較部２０８等の位相比較器１０１の内部回
路が動作しないというものである。
ものである。第２の問題点は、省電力制御信号ＰＳＲが
ＬからＨとなり省電力状態が解除された時に、基準信号
ＦＲＡＲと比較信号２２２のプリスケーラ出力の反転信
号ＸＦＰＡＲの位相差が常に一定のままとなってしま
い、内部省電力信号ＰＳＲＳがＨレベルとなることがで
きないので、基準信号分周段２０２や比較信号分周段２
０５、位相比較部２０８等の位相比較器１０１の内部回
路が動作しないというものである。
【００１５】本発明は、上記の点に鑑みてなされたもの
であり、上述の問題点を解消し、確実にかつ安定に省電
力状態の解除ができる位相比較器の省電力動作制御方法
及び装置を提供することを目的とする。
であり、上述の問題点を解消し、確実にかつ安定に省電
力状態の解除ができる位相比較器の省電力動作制御方法
及び装置を提供することを目的とする。
【００１６】
【発明を解決するための手段】上記目的を達成するため
に、本発明は次のように構成される。請求項１は、基準
周波数の基準信号を分周し基準分周信号を生成する基準
信号分周ステップと、入力信号を分周して前記基準分周
信号と位相が比較される比較分周信号を生成する比較信
号分周ステップと、前記基準分周信号と前記比較分周信
号の位相を比較して比較結果を出力する位相比較ステッ
プを含む位相比較器の省電力動作制御方法において、前
記基準信号分周ステップと前記比較信号分周ステップの
出力に従って、省電力状態解除信号を生成する解除信号
生成ステップと、前記解除信号生成ステップの出力に従
って、前記基準信号分周ステップの初期化を行う第１の
初期化信号を生成する第１の初期化信号生成ステップ
と、前記解除信号生成ステップの出力に従って、前記比
較信号分周ステップの初期化を行う第２の初期化信号を
生成する第２の初期化信号生成ステップを含むことを特
徴とする。
に、本発明は次のように構成される。請求項１は、基準
周波数の基準信号を分周し基準分周信号を生成する基準
信号分周ステップと、入力信号を分周して前記基準分周
信号と位相が比較される比較分周信号を生成する比較信
号分周ステップと、前記基準分周信号と前記比較分周信
号の位相を比較して比較結果を出力する位相比較ステッ
プを含む位相比較器の省電力動作制御方法において、前
記基準信号分周ステップと前記比較信号分周ステップの
出力に従って、省電力状態解除信号を生成する解除信号
生成ステップと、前記解除信号生成ステップの出力に従
って、前記基準信号分周ステップの初期化を行う第１の
初期化信号を生成する第１の初期化信号生成ステップ
と、前記解除信号生成ステップの出力に従って、前記比
較信号分周ステップの初期化を行う第２の初期化信号を
生成する第２の初期化信号生成ステップを含むことを特
徴とする。
【００１７】請求項１によれば、基準信号分周ステップ
と比較信号分周ステップの出力が変化したことを確認し
た後、第１の初期化信号で基準信号分周ステップをリセ
ットし、また、第２の初期化信号で比較信号分周ステッ
プをリセットすることによって、省電力状態が解除され
たときの位相比較器の２つの入力信号の位相差を一定値
以下とすることにより、確実にかつ安定に省電力状態の
解除を行なうことができるので、内部信号の位相差が所
定の関係になっていないにもかかわらずノイズによる誤
動作で省電力状態が解除されてしまうことが無く且つ、
省電力制御信号の解除されるタイミングと、基準信号
（ＦＲＡＲ）およびプリスケーラ出力の信号（ＦＰＡ
Ｒ）の位相関係によって省電力状態が解除されないとい
うことも無い位相比較器の省電力動作制御方法を得るこ
とができる。
と比較信号分周ステップの出力が変化したことを確認し
た後、第１の初期化信号で基準信号分周ステップをリセ
ットし、また、第２の初期化信号で比較信号分周ステッ
プをリセットすることによって、省電力状態が解除され
たときの位相比較器の２つの入力信号の位相差を一定値
以下とすることにより、確実にかつ安定に省電力状態の
解除を行なうことができるので、内部信号の位相差が所
定の関係になっていないにもかかわらずノイズによる誤
動作で省電力状態が解除されてしまうことが無く且つ、
省電力制御信号の解除されるタイミングと、基準信号
（ＦＲＡＲ）およびプリスケーラ出力の信号（ＦＰＡ
Ｒ）の位相関係によって省電力状態が解除されないとい
うことも無い位相比較器の省電力動作制御方法を得るこ
とができる。
【００１８】請求項２は、請求項１記載の前記基準信号
分周ステップと前記比較信号分周ステップの分周比は、
それぞれ独立に設定できることを特徴とする。請求項２
によれば、前記基準信号分周ステップと前記比較信号分
周ステップの分周比は、それぞれ独立に設定できるの
で、出力信号の周波数を自由に設定できる位相比較器の
省電力動作制御方法を得ることができる。
分周ステップと前記比較信号分周ステップの分周比は、
それぞれ独立に設定できることを特徴とする。請求項２
によれば、前記基準信号分周ステップと前記比較信号分
周ステップの分周比は、それぞれ独立に設定できるの
で、出力信号の周波数を自由に設定できる位相比較器の
省電力動作制御方法を得ることができる。
【００１９】請求項３は、基準周波数の基準信号を分周
し基準分周信号を生成する基準信号分周手段と、入力信
号を分周して前記基準分周信号と位相が比較される比較
分周信号を生成する比較信号分周手段と、前記基準分周
信号と前記比較分周信号の位相を比較して比較結果を出
力する位相比較手段を含む位相比較器の省電力動作制御
回路において、前記基準信号分周手段と前記比較信号分
周手段の出力に従って、省電力状態解除信号を生成する
解除信号生成手段と、前記解除信号生成手段の出力に従
って、前記基準信号分周手段の初期化を行う第１の初期
化信号を生成する第１の初期化信号生成手段と、前記解
除信号生成手段の出力に従って、前記比較信号分周手段
の初期化を行う第２の初期化信号を生成する第２の初期
化信号生成手段を含むことを、特徴とする。
し基準分周信号を生成する基準信号分周手段と、入力信
号を分周して前記基準分周信号と位相が比較される比較
分周信号を生成する比較信号分周手段と、前記基準分周
信号と前記比較分周信号の位相を比較して比較結果を出
力する位相比較手段を含む位相比較器の省電力動作制御
回路において、前記基準信号分周手段と前記比較信号分
周手段の出力に従って、省電力状態解除信号を生成する
解除信号生成手段と、前記解除信号生成手段の出力に従
って、前記基準信号分周手段の初期化を行う第１の初期
化信号を生成する第１の初期化信号生成手段と、前記解
除信号生成手段の出力に従って、前記比較信号分周手段
の初期化を行う第２の初期化信号を生成する第２の初期
化信号生成手段を含むことを、特徴とする。
【００２０】請求項３によれば、基準信号分周手段と比
較信号分周手段の出力が変化したことを確認した後、第
１の初期化信号で基準信号分周手段をリセットし、ま
た、第２の初期化信号で比較信号分周手段をリセットす
ることによって省電力状態が解除されたときの位相比較
器の２つの入力信号の位相差を一定値以下とすることに
より、確実にかつ安定に省電力状態の解除を行なうこと
ができるので、内部信号の位相差が所定の関係になって
いないにもかかわらずノイズによる誤動作で省電力状態
が解除されてしまうことが無く且つ、省電力制御信号の
解除されるタイミングと、基準信号（ＦＲＡＲ）および
プリスケーラ出力の信号（ＦＰＡＲ）の位相関係によっ
て省電力状態が解除されないということも無い位相比較
器の省電力動作制御回路を得ることができる。
較信号分周手段の出力が変化したことを確認した後、第
１の初期化信号で基準信号分周手段をリセットし、ま
た、第２の初期化信号で比較信号分周手段をリセットす
ることによって省電力状態が解除されたときの位相比較
器の２つの入力信号の位相差を一定値以下とすることに
より、確実にかつ安定に省電力状態の解除を行なうこと
ができるので、内部信号の位相差が所定の関係になって
いないにもかかわらずノイズによる誤動作で省電力状態
が解除されてしまうことが無く且つ、省電力制御信号の
解除されるタイミングと、基準信号（ＦＲＡＲ）および
プリスケーラ出力の信号（ＦＰＡＲ）の位相関係によっ
て省電力状態が解除されないということも無い位相比較
器の省電力動作制御回路を得ることができる。
【００２１】請求項４は、請求項３記載の前記基準信号
分周手段と前記比較信号分周手段の分周比は、それぞれ
独立に設定できることを特徴とする。請求項４によれ
ば、前記基準信号分周手段と前記比較信号分周手段の分
周比は、それぞれ独立に設定できるので、出力信号の周
波数を自由に設定できる位相比較器の省電力動作制御回
路を得ることができる。
分周手段と前記比較信号分周手段の分周比は、それぞれ
独立に設定できることを特徴とする。請求項４によれ
ば、前記基準信号分周手段と前記比較信号分周手段の分
周比は、それぞれ独立に設定できるので、出力信号の周
波数を自由に設定できる位相比較器の省電力動作制御回
路を得ることができる。
【００２２】請求項５は、基準周波数の基準信号を分周
し基準分周信号を生成する基準信号分周手段と電圧制御
発振器の出力信号を受け前記出力信号を分周して前記基
準分周信号と位相が比較される比較分周信号を生成する
比較信号分周手段と前記基準分周信号と前記比較分周信
号の位相を比較して比較結果を出力する位相比較手段を
含む位相比較器と、前記位相比較器の比較結果の出力を
受けるループフィルタと、前記ループフィルタの出力を
受ける前記電圧制御発振器よりなるＰＬＬ周波数シンセ
サイザにおいて、前記基準信号分周手段と前記比較信号
分周手段の出力に従って、省電力状態解除信号を生成す
る解除信号生成手段と、前記解除信号生成手段の出力に
従って、前記基準信号分周手段の初期化を行う第１の初
期化信号を生成する第１の初期化信号生成手段と、前記
解除信号生成手段の出力に従って、前記比較信号分周手
段の初期化を行う第２の初期化信号を生成する第２の初
期化信号生成手段を含む位相比較器の省電力動作制御回
路を含む位相比較器を含むことを特徴とする。
し基準分周信号を生成する基準信号分周手段と電圧制御
発振器の出力信号を受け前記出力信号を分周して前記基
準分周信号と位相が比較される比較分周信号を生成する
比較信号分周手段と前記基準分周信号と前記比較分周信
号の位相を比較して比較結果を出力する位相比較手段を
含む位相比較器と、前記位相比較器の比較結果の出力を
受けるループフィルタと、前記ループフィルタの出力を
受ける前記電圧制御発振器よりなるＰＬＬ周波数シンセ
サイザにおいて、前記基準信号分周手段と前記比較信号
分周手段の出力に従って、省電力状態解除信号を生成す
る解除信号生成手段と、前記解除信号生成手段の出力に
従って、前記基準信号分周手段の初期化を行う第１の初
期化信号を生成する第１の初期化信号生成手段と、前記
解除信号生成手段の出力に従って、前記比較信号分周手
段の初期化を行う第２の初期化信号を生成する第２の初
期化信号生成手段を含む位相比較器の省電力動作制御回
路を含む位相比較器を含むことを特徴とする。
【００２３】請求項５によれば、基準信号分周手段と比
較信号分周手段の出力が変化したことを確認した後、第
１の初期化信号で基準信号分周手段をリセットし、ま
た、第２の初期化信号で比較信号分周手段をリセットす
ることによって省電力状態が解除されたときの位相比較
器の２つの入力信号の位相差を一定値以下とすることに
より、確実にかつ安定に省電力状態の解除を行なうこと
ができるので、内部信号の位相差が所定の関係になって
いないにもかかわらずノイズによる誤動作で省電力状態
が解除されてしまうことが無く且つ、省電力制御信号の
解除されるタイミングと、基準信号（ＦＲＡＲ）および
プリスケーラ出力の信号（ＦＰＡＲ）の位相関係によっ
て省電力状態が解除されないということも無い位相比較
器の省電力動作制御回路を含む位相比較器を含むＰＬＬ
周波数シンセサイザを得ることができる。
較信号分周手段の出力が変化したことを確認した後、第
１の初期化信号で基準信号分周手段をリセットし、ま
た、第２の初期化信号で比較信号分周手段をリセットす
ることによって省電力状態が解除されたときの位相比較
器の２つの入力信号の位相差を一定値以下とすることに
より、確実にかつ安定に省電力状態の解除を行なうこと
ができるので、内部信号の位相差が所定の関係になって
いないにもかかわらずノイズによる誤動作で省電力状態
が解除されてしまうことが無く且つ、省電力制御信号の
解除されるタイミングと、基準信号（ＦＲＡＲ）および
プリスケーラ出力の信号（ＦＰＡＲ）の位相関係によっ
て省電力状態が解除されないということも無い位相比較
器の省電力動作制御回路を含む位相比較器を含むＰＬＬ
周波数シンセサイザを得ることができる。
【００２４】請求項６は、請求項５記載の前記基準信号
分周手段と前記比較信号分周手段の分周比は、それぞれ
独立に設定できることを特徴とする。請求項６によれ
ば、前記基準信号分周手段と前記比較信号分周手段の分
周比は、それぞれ独立に設定できるので、出力信号の周
波数を自由に設定できる位相比較器の省電力動作制御回
路を含む位相比較器を含むＰＬＬ周波数シンセサイザ得
ることができる。
分周手段と前記比較信号分周手段の分周比は、それぞれ
独立に設定できることを特徴とする。請求項６によれ
ば、前記基準信号分周手段と前記比較信号分周手段の分
周比は、それぞれ独立に設定できるので、出力信号の周
波数を自由に設定できる位相比較器の省電力動作制御回
路を含む位相比較器を含むＰＬＬ周波数シンセサイザ得
ることができる。
【００２５】請求項７は、半導体集積回路に、請求項５
及び６記載のＰＬＬ周波数シンセサイザを含むことを特
徴とする。請求項７によれば、基準信号分周手段と比較
信号分周手段の出力が変化したことを確認した後、第１
の初期化信号で基準信号分周手段リセットし、また、第
２の初期化信号で比較信号分周手段をリセットすること
によって省電力状態が解除されたときの位相比較器の２
つの入力信号の位相差を一定値以下とすることにより、
確実にかつ安定に省電力状態の解除を行なうことができ
るので、内部信号の位相差が所定の関係になっていない
にもかかわらずノイズによる誤動作で省電力状態が解除
されてしまうことが無く且つ、省電力制御信号の解除さ
れるタイミングと、基準信号（ＦＲＡＲ）およびプリス
ケーラ出力の信号（ＦＰＡＲ）の位相関係によって省電
力状態が解除されないということも無い位相比較器の省
電力動作制御回路を含む位相比較器を含むＰＬＬ周波数
シンセサイザを含む半導体集積回路得ることができる。
及び６記載のＰＬＬ周波数シンセサイザを含むことを特
徴とする。請求項７によれば、基準信号分周手段と比較
信号分周手段の出力が変化したことを確認した後、第１
の初期化信号で基準信号分周手段リセットし、また、第
２の初期化信号で比較信号分周手段をリセットすること
によって省電力状態が解除されたときの位相比較器の２
つの入力信号の位相差を一定値以下とすることにより、
確実にかつ安定に省電力状態の解除を行なうことができ
るので、内部信号の位相差が所定の関係になっていない
にもかかわらずノイズによる誤動作で省電力状態が解除
されてしまうことが無く且つ、省電力制御信号の解除さ
れるタイミングと、基準信号（ＦＲＡＲ）およびプリス
ケーラ出力の信号（ＦＰＡＲ）の位相関係によって省電
力状態が解除されないということも無い位相比較器の省
電力動作制御回路を含む位相比較器を含むＰＬＬ周波数
シンセサイザを含む半導体集積回路得ることができる。
【００２６】
【００２７】
【００２８】
【００２９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１１は、本発明の第１実
施例の位相比較器１０１を示したものである。図１１に
おいて図２に示した従来の位相比較器１０１と異なる点
は、省電力制御回路１１０１の部分である。また、図１
１において図２と同一番号を付した構成要素は、同一の
構成要素を表すものである。本実施例の省電力制御回路
１１０１では、基準信号ＦＲＡＲ、比較信号２２２のプ
リスケーラ出力信号ＦＰＡＲ、基準信号分周段２０２の
出力信号ＦＲ及び比較信号分周段２０５の出力信号ＦＰ
より、内部省電力信号ＰＳＲＳ１、ＰＳＲＳ２、ＰＳＲ
Ｓ３を生成する。以下、図１２および図１３を用いて、
図１１の省電力制御回路１１０１の動作を説明する。
に基づいて詳細に説明する。図１１は、本発明の第１実
施例の位相比較器１０１を示したものである。図１１に
おいて図２に示した従来の位相比較器１０１と異なる点
は、省電力制御回路１１０１の部分である。また、図１
１において図２と同一番号を付した構成要素は、同一の
構成要素を表すものである。本実施例の省電力制御回路
１１０１では、基準信号ＦＲＡＲ、比較信号２２２のプ
リスケーラ出力信号ＦＰＡＲ、基準信号分周段２０２の
出力信号ＦＲ及び比較信号分周段２０５の出力信号ＦＰ
より、内部省電力信号ＰＳＲＳ１、ＰＳＲＳ２、ＰＳＲ
Ｓ３を生成する。以下、図１２および図１３を用いて、
図１１の省電力制御回路１１０１の動作を説明する。
【００３０】図１２は本発明の省電力動作制御回路１１
０１を示したものである。省電力制御信号１２３１はＬ
レベルの時は省電力状態を示し、Ｈレベルのときには、
省電力状態が解除されていることを示す。省電力制御信
号１２３１は、Ｄフリップフロップ１２０１のＤ入力端
子、ＲＥＳＥＴ端子、Ｄフリップフロップ１２０２のリ
セットＲＥＳＥＴ端子、、Ｄフリップフロップ１２０４
のデータＤ入力端子、リセットＲＥＳＥＴ端子、Ｄフリ
ップフロップ１２０５のリセットＲＥＳＥＴ端子、ＮＡ
ＮＤゲート１２１２の一方の入力端子及びＮＡＮＤゲー
ト１２１７の一方の入力端子に接続されている。
０１を示したものである。省電力制御信号１２３１はＬ
レベルの時は省電力状態を示し、Ｈレベルのときには、
省電力状態が解除されていることを示す。省電力制御信
号１２３１は、Ｄフリップフロップ１２０１のＤ入力端
子、ＲＥＳＥＴ端子、Ｄフリップフロップ１２０２のリ
セットＲＥＳＥＴ端子、、Ｄフリップフロップ１２０４
のデータＤ入力端子、リセットＲＥＳＥＴ端子、Ｄフリ
ップフロップ１２０５のリセットＲＥＳＥＴ端子、ＮＡ
ＮＤゲート１２１２の一方の入力端子及びＮＡＮＤゲー
ト１２１７の一方の入力端子に接続されている。
【００３１】リファレンスカウンタの出力信号（ＦＲ）
１２３２は、インバータ１２０３の入力端子、Ｄフリッ
プフロップ１２０１のクロックＣＫ入力端子及びＤフリ
ップフロップ１２０２のクロックＣＫ入力端子に接続さ
れている。インバータ１２０３の出力はＤフリップフロ
ップ１２０１の反転クロックＸＣＫ入力端子及びＤフリ
ップフロップ１２０２の反転クロックＸＣＫ入力端子に
接続されている。Ｄフリップフロップ１２０１の出力Ｑ
はＤフリップフロップ１２０２のデータＤ入力端子に接
続されている。
１２３２は、インバータ１２０３の入力端子、Ｄフリッ
プフロップ１２０１のクロックＣＫ入力端子及びＤフリ
ップフロップ１２０２のクロックＣＫ入力端子に接続さ
れている。インバータ１２０３の出力はＤフリップフロ
ップ１２０１の反転クロックＸＣＫ入力端子及びＤフリ
ップフロップ１２０２の反転クロックＸＣＫ入力端子に
接続されている。Ｄフリップフロップ１２０１の出力Ｑ
はＤフリップフロップ１２０２のデータＤ入力端子に接
続されている。
【００３２】メインカウンタの出力信号（ＦＰ）１２３
３は、インバータ１２０６の入力端子、Ｄフリップフロ
ップ１２０４のクロックＣＫ入力端子及びＤフリップフ
ロップ１２０５のクロックＣＫ入力端子に接続されてい
る。インバータ１２０６の出力はＤフリップフロップ１
２０４の反転クロックＸＣＫ入力端子及びＤフリップフ
ロップ１２０５の反転クロックＸＣＫ入力端子に接続さ
れている。Ｄフリップフロップ１２０４の出力ＱはＤフ
リップフロップ１２０５のデータＤ入力端子に接続され
ている。
３は、インバータ１２０６の入力端子、Ｄフリップフロ
ップ１２０４のクロックＣＫ入力端子及びＤフリップフ
ロップ１２０５のクロックＣＫ入力端子に接続されてい
る。インバータ１２０６の出力はＤフリップフロップ１
２０４の反転クロックＸＣＫ入力端子及びＤフリップフ
ロップ１２０５の反転クロックＸＣＫ入力端子に接続さ
れている。Ｄフリップフロップ１２０４の出力ＱはＤフ
リップフロップ１２０５のデータＤ入力端子に接続され
ている。
【００３３】Ｄフリップフロップ１２０２の出力ＱはＮ
ＡＮＤゲート１２０７の一方の入力端子に接続され、Ｄ
フリップフロップ１２０５の出力ＱはＮＡＮＤゲート１
２０７の他方の入力端子に接続されている。ＮＡＮＤゲ
ート１２０７の出力はインバータ１２０８の入力端子に
接続されており、インバータ１２０８の出力は、内部省
電力制御信号（ＰＳＲＳ１）１２３６である。また、Ｄ
フリップフロップ１２０１、１２０２，１２０４、１２
０５のＳＥＴ端子は、電源Ｖｃｃに接続されている。
ＡＮＤゲート１２０７の一方の入力端子に接続され、Ｄ
フリップフロップ１２０５の出力ＱはＮＡＮＤゲート１
２０７の他方の入力端子に接続されている。ＮＡＮＤゲ
ート１２０７の出力はインバータ１２０８の入力端子に
接続されており、インバータ１２０８の出力は、内部省
電力制御信号（ＰＳＲＳ１）１２３６である。また、Ｄ
フリップフロップ１２０１、１２０２，１２０４、１２
０５のＳＥＴ端子は、電源Ｖｃｃに接続されている。
【００３４】基準信号ＦＲＡＲは、インバータ１２１０
の入力端子、Ｄフリップフロップ１２０９のクロックＣ
Ｋ入力端子に接続されている。インバータ１２１０の出
力はＤフリップフロップ１２０９の反転クロックＸＣＫ
入力端子に接続されている。Ｄフリップフロップ１２０
９の出力ＱはＮＡＮＤゲート１２１１の一方の入力端子
に接続されている。Ｄフリップフロップ１２０９のＲＥ
ＳＥＴ端子は電源Ｖｃｃに、データＤ入力端子はグラン
ドＧＮＤに接続されている。また、Ｄフリップフロップ
１２０９のＳＥＴ端子及びＮＡＮＤゲート１２１１の他
方の入力端子は、インバータ１２０８の出力に接続され
ている。ＮＡＮＤゲート１２１１の出力はＮＡＮＤゲー
ト１２１２の他方の入力端子に接続されており、ＮＡＮ
Ｄゲート１２１２の出力はインバータ１２１３入力端子
に接続されている。インバータ１２１３の出力は、内部
省電力制御信号（ＰＳＲＳ２）１２３７である。
の入力端子、Ｄフリップフロップ１２０９のクロックＣ
Ｋ入力端子に接続されている。インバータ１２１０の出
力はＤフリップフロップ１２０９の反転クロックＸＣＫ
入力端子に接続されている。Ｄフリップフロップ１２０
９の出力ＱはＮＡＮＤゲート１２１１の一方の入力端子
に接続されている。Ｄフリップフロップ１２０９のＲＥ
ＳＥＴ端子は電源Ｖｃｃに、データＤ入力端子はグラン
ドＧＮＤに接続されている。また、Ｄフリップフロップ
１２０９のＳＥＴ端子及びＮＡＮＤゲート１２１１の他
方の入力端子は、インバータ１２０８の出力に接続され
ている。ＮＡＮＤゲート１２１１の出力はＮＡＮＤゲー
ト１２１２の他方の入力端子に接続されており、ＮＡＮ
Ｄゲート１２１２の出力はインバータ１２１３入力端子
に接続されている。インバータ１２１３の出力は、内部
省電力制御信号（ＰＳＲＳ２）１２３７である。
【００３５】プリスケーラの出力信号（ＦＰＡＲ）１２
３５は、インバータ１２１５の入力端子、Ｄフリップフ
ロップ１２１４のクロックＣＫ入力端子に接続されてい
る。インバータ１２１５の出力はＤフリップフロップ１
２１４の反転クロックＸＣＫ入力端子に接続されてい
る。Ｄフリップフロップ１２１４の出力ＱはＮＡＮＤゲ
ート１２１６の一方の入力端子に接続されている。Ｄフ
リップフロップ１２１４のＲＥＳＥＴ端子は電源Ｖｃｃ
に、データＤ入力端子はグランドＧＮＤに接続されてい
る。また、Ｄフリップフロップ１２１４のＳＥＴ端子及
びＮＡＮＤゲート１２１６の他方の入力端子は、インバ
ータ１２０８の出力に接続されている。ＮＡＮＤゲート
１２１６の出力はＮＡＮＤゲート１２１７の他方の入力
端子に接続されており、ＮＡＮＤゲート１２１７の出力
はインバータ１２１８入力端子に接続されている。イン
バータ１２１８の出力は、内部省電力制御信号（ＰＳＲ
Ｓ３）１２３８である。
３５は、インバータ１２１５の入力端子、Ｄフリップフ
ロップ１２１４のクロックＣＫ入力端子に接続されてい
る。インバータ１２１５の出力はＤフリップフロップ１
２１４の反転クロックＸＣＫ入力端子に接続されてい
る。Ｄフリップフロップ１２１４の出力ＱはＮＡＮＤゲ
ート１２１６の一方の入力端子に接続されている。Ｄフ
リップフロップ１２１４のＲＥＳＥＴ端子は電源Ｖｃｃ
に、データＤ入力端子はグランドＧＮＤに接続されてい
る。また、Ｄフリップフロップ１２１４のＳＥＴ端子及
びＮＡＮＤゲート１２１６の他方の入力端子は、インバ
ータ１２０８の出力に接続されている。ＮＡＮＤゲート
１２１６の出力はＮＡＮＤゲート１２１７の他方の入力
端子に接続されており、ＮＡＮＤゲート１２１７の出力
はインバータ１２１８入力端子に接続されている。イン
バータ１２１８の出力は、内部省電力制御信号（ＰＳＲ
Ｓ３）１２３８である。
【００３６】図１３は、本発明の省電力動作制御回路の
タイミングチャートを示したものである。省電力動作制
御信号ＰＳＲがＬの時には、Ｄフリップフロップ１２０
１、１２０２、１２０４、１２０５はリセット状態、Ｄ
フリップフロップ１２０９，１２１４はセット状態、内
部省電力制御信号ＰＳＲＳ１、ＰＳＲＳ２、ＰＳＲＳ３
はＬレベルである。省電力動作制御信号ＰＳＲがＬから
Ｈに解除されると、図１１の基準信号分周段２０２のリ
ファレンスカウンタ２０３及び比較信号分周段２０５の
スワローカウンタ２０６及びメインカウンタ２０７の動
作が開始し、分周された出力ＦＲとＦＰが出力される。
リファレンスカウンタ２０３の分周された出力ＦＲが２
回出力され、且つ、スワローカウンタ２０６及びメイン
カウンタ２０７の分周された出力ＦＰが２回出力された
時に、内部省電力制御信号ＰＳＲＳ１がＬからＨに立ち
上がる。
タイミングチャートを示したものである。省電力動作制
御信号ＰＳＲがＬの時には、Ｄフリップフロップ１２０
１、１２０２、１２０４、１２０５はリセット状態、Ｄ
フリップフロップ１２０９，１２１４はセット状態、内
部省電力制御信号ＰＳＲＳ１、ＰＳＲＳ２、ＰＳＲＳ３
はＬレベルである。省電力動作制御信号ＰＳＲがＬから
Ｈに解除されると、図１１の基準信号分周段２０２のリ
ファレンスカウンタ２０３及び比較信号分周段２０５の
スワローカウンタ２０６及びメインカウンタ２０７の動
作が開始し、分周された出力ＦＲとＦＰが出力される。
リファレンスカウンタ２０３の分周された出力ＦＲが２
回出力され、且つ、スワローカウンタ２０６及びメイン
カウンタ２０７の分周された出力ＦＰが２回出力された
時に、内部省電力制御信号ＰＳＲＳ１がＬからＨに立ち
上がる。
【００３７】内部省電力制御信号ＰＳＲＳ１がＨとなる
と、Ｄフリップフロップ１２０９のＳＥＴ端子がＨとな
り、セット状態が解除される。この後、最初に入力した
基準信号ＦＲＡＲが立ち上がる時点で、Ｄフリップフロ
ップ１２０９の出力（Ａ点）はＬになる。内部省電力制
御信号ＰＳＲＳ１がＨとなってから、Ｄフリップフロッ
プ１２０９の出力（Ａ点）がＬとなるまでの期間、内部
省電力制御信号ＰＳＲＳ２はＬレベルとなる。また、内
部省電力制御信号ＰＳＲＳ１がＨとなると、Ｄフリップ
フロップ１２１４のＳＥＴ端子がＨとなり、セット状態
が解除される。この後、最初に入力したプリスケーラの
出力信号ＦＰＡＲが立ち上がる時点で、Ｄフリップフロ
ップ１２１４の出力（Ｂ点）はＬになる。内部省電力制
御信号ＰＳＲＳ１がＨとなってから、Ｄフリップフロッ
プ１２１４の出力（Ｂ点）がＬとなるまでの期間、内部
省電力制御信号ＰＳＲＳ３はＬレベルとなる。この様に
生成された内部省電力制御信号ＰＳＲＳ２により、図１
１の基準信号分周手段２０２のリファレンスカウンタ２
０３がリセットされ、また内部省電力制御信号ＰＳＲＳ
３により比較信号分周手段２０５のスワローカウンタ２
０６及びメインカウンタ２０７がリセットされる。一
方、内部省電力制御信号ＰＳＲＳ２はＬレベルとなる期
間と、内部省電力制御信号ＰＳＲＳ３はＬレベルとなる
期間の差は最大でプリスケーラの出力信号ＦＰＡＲの周
期τｆｐまたは、基準信号ＦＲＡＲの周期τｆｒの長い
方の期間以下である。
と、Ｄフリップフロップ１２０９のＳＥＴ端子がＨとな
り、セット状態が解除される。この後、最初に入力した
基準信号ＦＲＡＲが立ち上がる時点で、Ｄフリップフロ
ップ１２０９の出力（Ａ点）はＬになる。内部省電力制
御信号ＰＳＲＳ１がＨとなってから、Ｄフリップフロッ
プ１２０９の出力（Ａ点）がＬとなるまでの期間、内部
省電力制御信号ＰＳＲＳ２はＬレベルとなる。また、内
部省電力制御信号ＰＳＲＳ１がＨとなると、Ｄフリップ
フロップ１２１４のＳＥＴ端子がＨとなり、セット状態
が解除される。この後、最初に入力したプリスケーラの
出力信号ＦＰＡＲが立ち上がる時点で、Ｄフリップフロ
ップ１２１４の出力（Ｂ点）はＬになる。内部省電力制
御信号ＰＳＲＳ１がＨとなってから、Ｄフリップフロッ
プ１２１４の出力（Ｂ点）がＬとなるまでの期間、内部
省電力制御信号ＰＳＲＳ３はＬレベルとなる。この様に
生成された内部省電力制御信号ＰＳＲＳ２により、図１
１の基準信号分周手段２０２のリファレンスカウンタ２
０３がリセットされ、また内部省電力制御信号ＰＳＲＳ
３により比較信号分周手段２０５のスワローカウンタ２
０６及びメインカウンタ２０７がリセットされる。一
方、内部省電力制御信号ＰＳＲＳ２はＬレベルとなる期
間と、内部省電力制御信号ＰＳＲＳ３はＬレベルとなる
期間の差は最大でプリスケーラの出力信号ＦＰＡＲの周
期τｆｐまたは、基準信号ＦＲＡＲの周期τｆｒの長い
方の期間以下である。
【００３８】図１４は、本発明の省電力動作制御回路の
解除時のフローチャートを示したものである。ステップ
Ｓ２−１で、省電力制御信号ＰＳＲが解除された後、ス
テップＳ２−２でメインカウンタ、スワローカウンタ、
リファレンスカウンタを動作させる。次に、ステップＳ
２−３でリファレンスカウンタの出力ＦＲ及びメインカ
ウンタ、スワローカウンタの出力ＦＰが、出力されたか
どうかを判断する。両方が出力されたならば、ステップ
Ｓ２−４で内部省電力信号ＰＳＲＳ１がＨレベルとなり
位相比較部２０８省電力状態が解除されチャージポンプ
２０９を介して位相誤差２２７を出力する。次に、ステ
ップＳ２−５で内部省電力信号ＰＳＲＳ２及び内部省電
力信号ＰＳＲＳ３が出力されこれによって、メインカウ
ンタ、スワローカウンタ、リファレンスカウンタにリセ
ットがかけられる。
解除時のフローチャートを示したものである。ステップ
Ｓ２−１で、省電力制御信号ＰＳＲが解除された後、ス
テップＳ２−２でメインカウンタ、スワローカウンタ、
リファレンスカウンタを動作させる。次に、ステップＳ
２−３でリファレンスカウンタの出力ＦＲ及びメインカ
ウンタ、スワローカウンタの出力ＦＰが、出力されたか
どうかを判断する。両方が出力されたならば、ステップ
Ｓ２−４で内部省電力信号ＰＳＲＳ１がＨレベルとなり
位相比較部２０８省電力状態が解除されチャージポンプ
２０９を介して位相誤差２２７を出力する。次に、ステ
ップＳ２−５で内部省電力信号ＰＳＲＳ２及び内部省電
力信号ＰＳＲＳ３が出力されこれによって、メインカウ
ンタ、スワローカウンタ、リファレンスカウンタにリセ
ットがかけられる。
【００３９】以上説明したように、本実施例では、リフ
ァレンスカウンタ２０３で構成される基準信号分周手段
２０２とスワローカウンタ２０６及びメインカウンタ２
０７で構成される比較信号分周手段２０５の出力が変化
したことを確認した後、第１の初期化信号で基準信号分
周手段２０２をリセットし、また、第２の初期化信号で
比較信号分周手段をリセットすることによって、省電力
状態が解除されたときの位相比較器２０８の２つの入力
信号の位相差を一定値以下とすることにより、確実にか
つ安定に省電力状態の解除を行なうことができるので、
内部信号の位相差が所定の関係になっていないにもかか
わらずノイズによる誤動作で省電力状態が解除されてし
まうことが無く且つ、省電力制御信号の解除されるタイ
ミングと、基準信号ＦＲＡＲおよびプリスケーラ出力の
信号ＦＰＡＲの位相関係によって省電力状態が解除され
ないということも無い位相比較器の省電力動作制御回路
を得ることができる。また、本発明の位相比較器を図１
に示すＰＬＬ周波数シンセサイザの位相比較器１０１の
代わりに使用すれば、ＤＴ、ＣＬＫ、ＬＥ信号により、
基準信号分周段２０２のリファレンスカウンタ２０３の
分周比Ｒと、比較信号分周段２０５のスワローカウンタ
２０６分周比Ａ及びメインカウンタ２０７の分周比Ｎを
設定することができるので、自由な周波数の出力信号が
得られ且つ、ノイズによる誤動作で省電力状態が解除さ
れてしまうことが無くまた、省電力制御信号の解除され
るタイミングと基準信号ＦＲＡＲおよびプリスケーラ出
力の信号ＦＰＡＲの位相関係によって省電力状態が解除
されないということも無いＰＬＬ周波数シンセサイザを
得ることができる。
ァレンスカウンタ２０３で構成される基準信号分周手段
２０２とスワローカウンタ２０６及びメインカウンタ２
０７で構成される比較信号分周手段２０５の出力が変化
したことを確認した後、第１の初期化信号で基準信号分
周手段２０２をリセットし、また、第２の初期化信号で
比較信号分周手段をリセットすることによって、省電力
状態が解除されたときの位相比較器２０８の２つの入力
信号の位相差を一定値以下とすることにより、確実にか
つ安定に省電力状態の解除を行なうことができるので、
内部信号の位相差が所定の関係になっていないにもかか
わらずノイズによる誤動作で省電力状態が解除されてし
まうことが無く且つ、省電力制御信号の解除されるタイ
ミングと、基準信号ＦＲＡＲおよびプリスケーラ出力の
信号ＦＰＡＲの位相関係によって省電力状態が解除され
ないということも無い位相比較器の省電力動作制御回路
を得ることができる。また、本発明の位相比較器を図１
に示すＰＬＬ周波数シンセサイザの位相比較器１０１の
代わりに使用すれば、ＤＴ、ＣＬＫ、ＬＥ信号により、
基準信号分周段２０２のリファレンスカウンタ２０３の
分周比Ｒと、比較信号分周段２０５のスワローカウンタ
２０６分周比Ａ及びメインカウンタ２０７の分周比Ｎを
設定することができるので、自由な周波数の出力信号が
得られ且つ、ノイズによる誤動作で省電力状態が解除さ
れてしまうことが無くまた、省電力制御信号の解除され
るタイミングと基準信号ＦＲＡＲおよびプリスケーラ出
力の信号ＦＰＡＲの位相関係によって省電力状態が解除
されないということも無いＰＬＬ周波数シンセサイザを
得ることができる。
【００４０】次に、図１５を用いて、本発明の第２の実
施例について説明する。図１５は本発明による送受信器
を示したものである。先ず最初に、受信時の動作を説明
する。受信時には、ＰＲＯＭ１５１５に格納されたプロ
グラムに従いマイコン１５１２が、ＫＥＹ１５１４で指
定された受信チャネルを取り込む。取り込んだチャネル
に従って、マイコン１５１２は本発明による受信部のＰ
ＬＬ周波数シンセサイザ１５０５の発生周波数を設定す
る。発生周波数の設定は、前述したように位相比較器の
中の基準信号分周段のリファレンスカウンタの分周比及
び比較信号分周段のスワローカウンタとメインカウンタ
の分周比を設定することにより行う。ＫＥＹ１５１４に
よって指定した受信チャネルや、受信状態が、液晶表示
器（ＬＣＤ）１５１３に表示される。受信信号を受信し
たアンテナ１５０１は、アンテナスイッチ１５０２に受
信信号を送る。アンテナスイッチ１５０２は、送受信器
が受信状態のときには、アンテナ１５０１からの信号を
Ａ側に送る。アンテナスイッチ１５０２からの信号を受
けた受信アンプ１５０３は微弱な信号を増幅する。増幅
された信号は、ミキサー１５０４において受信部のＰＬ
Ｌ周波数シンセサイザ１５０５の発生する出力信号と混
合される。受信部のＰＬＬ周波数シンセサイザ１５０５
は、電圧制御発振器（ＶＣＯ）１５０６と本発明による
位相比較器１５０７と低域通過フィルタ（ＬＰＦ）１５
０８より成り、マイコンからの省電力動作制御信号に従
って、前述した、省電力動作制御を行う。ミキサー１５
０４の出力は、ＩＦ増幅器１５０９により増幅され、更
に音声信号（ＡＦ）増幅器１５１０により増幅された
後、スピーカー１５１１にて音声に変換されて、出力さ
れる。
施例について説明する。図１５は本発明による送受信器
を示したものである。先ず最初に、受信時の動作を説明
する。受信時には、ＰＲＯＭ１５１５に格納されたプロ
グラムに従いマイコン１５１２が、ＫＥＹ１５１４で指
定された受信チャネルを取り込む。取り込んだチャネル
に従って、マイコン１５１２は本発明による受信部のＰ
ＬＬ周波数シンセサイザ１５０５の発生周波数を設定す
る。発生周波数の設定は、前述したように位相比較器の
中の基準信号分周段のリファレンスカウンタの分周比及
び比較信号分周段のスワローカウンタとメインカウンタ
の分周比を設定することにより行う。ＫＥＹ１５１４に
よって指定した受信チャネルや、受信状態が、液晶表示
器（ＬＣＤ）１５１３に表示される。受信信号を受信し
たアンテナ１５０１は、アンテナスイッチ１５０２に受
信信号を送る。アンテナスイッチ１５０２は、送受信器
が受信状態のときには、アンテナ１５０１からの信号を
Ａ側に送る。アンテナスイッチ１５０２からの信号を受
けた受信アンプ１５０３は微弱な信号を増幅する。増幅
された信号は、ミキサー１５０４において受信部のＰＬ
Ｌ周波数シンセサイザ１５０５の発生する出力信号と混
合される。受信部のＰＬＬ周波数シンセサイザ１５０５
は、電圧制御発振器（ＶＣＯ）１５０６と本発明による
位相比較器１５０７と低域通過フィルタ（ＬＰＦ）１５
０８より成り、マイコンからの省電力動作制御信号に従
って、前述した、省電力動作制御を行う。ミキサー１５
０４の出力は、ＩＦ増幅器１５０９により増幅され、更
に音声信号（ＡＦ）増幅器１５１０により増幅された
後、スピーカー１５１１にて音声に変換されて、出力さ
れる。
【００４１】次に、送信時の動作について説明する。送
信時には、ＰＲＯＭ１５１５に格納されたプログラムに
従いマイコン１５１２が、ＫＥＹ１５１４で指定された
送信チャネルを取り込む。取り込んだチャネルに従っ
て、マイコン１５１２は本発明による受信部のＰＬＬ周
波数シンセサイザ１５０５の発生周波数を設定する。発
生周波数の設定は、前述したように位相比較器の中の基
準信号分周段のリファレンスカウンタの分周比及び比較
信号分周段のスワローカウンタとメインカウンタの分周
比を設定することにより行う。ＫＥＹ１５１４によって
指定した送信チャネルや、送信状態が、液晶表示器（Ｌ
ＣＤ）１５１３に表示される。マイク１５１６より入力
した音声は、帯域通過フィルタ（ＢＰＦ）１５１７によ
り帯域制限された後、ＭＯＤＥＭ１５１８によって、マ
イコン１５１２へ送られる。マイコン１５１２はＭＯＤ
ＥＭ１５１８より送られた音声信号に従って、送信部の
ＰＬＬ周波数シンセサイザ１５１９の発生信号の周波数
の制御を行う。受信部のＰＬＬ周波数シンセサイザ１５
１９は、電圧制御発振器（ＶＣＯ）１５２０と本発明に
よる位相比較器１５２１と低域通過フィルタ（ＬＰＦ）
１５２２より成り、マイコンからの省電力動作制御信号
に従って、前述した、省電力動作制御を行う。ＰＬＬ周
波数シンセサイザ１５１９の出力は、帯域制限フィルタ
（ＢＰＦ）１５２３によって帯域制限された後、パワー
アンプ１５２４により電力増幅された後、アンテナスイ
ッチ１５０２に送られる。アンテナスイッチ１５０２
は、送受信器が送信状態のときには、パワーアンプ１５
２４からの信号（Ｂ）をアンテナ１５０１に送る。アン
テナ１５０１に送られた送信信号は、アンテナ１５０１
より送信される。
信時には、ＰＲＯＭ１５１５に格納されたプログラムに
従いマイコン１５１２が、ＫＥＹ１５１４で指定された
送信チャネルを取り込む。取り込んだチャネルに従っ
て、マイコン１５１２は本発明による受信部のＰＬＬ周
波数シンセサイザ１５０５の発生周波数を設定する。発
生周波数の設定は、前述したように位相比較器の中の基
準信号分周段のリファレンスカウンタの分周比及び比較
信号分周段のスワローカウンタとメインカウンタの分周
比を設定することにより行う。ＫＥＹ１５１４によって
指定した送信チャネルや、送信状態が、液晶表示器（Ｌ
ＣＤ）１５１３に表示される。マイク１５１６より入力
した音声は、帯域通過フィルタ（ＢＰＦ）１５１７によ
り帯域制限された後、ＭＯＤＥＭ１５１８によって、マ
イコン１５１２へ送られる。マイコン１５１２はＭＯＤ
ＥＭ１５１８より送られた音声信号に従って、送信部の
ＰＬＬ周波数シンセサイザ１５１９の発生信号の周波数
の制御を行う。受信部のＰＬＬ周波数シンセサイザ１５
１９は、電圧制御発振器（ＶＣＯ）１５２０と本発明に
よる位相比較器１５２１と低域通過フィルタ（ＬＰＦ）
１５２２より成り、マイコンからの省電力動作制御信号
に従って、前述した、省電力動作制御を行う。ＰＬＬ周
波数シンセサイザ１５１９の出力は、帯域制限フィルタ
（ＢＰＦ）１５２３によって帯域制限された後、パワー
アンプ１５２４により電力増幅された後、アンテナスイ
ッチ１５０２に送られる。アンテナスイッチ１５０２
は、送受信器が送信状態のときには、パワーアンプ１５
２４からの信号（Ｂ）をアンテナ１５０１に送る。アン
テナ１５０１に送られた送信信号は、アンテナ１５０１
より送信される。
【００４２】以上説明したように、本実施例に拠れば、
本発明の位相比較器を用いたＰＬＬ周波数シンセサイザ
を使用した送受信器を構成することができる。なお、本
実施例は、送受信器に本発明を適用した例であるが、こ
れに限定されず、トランシーバ、通信機、ラジオ受信
機、テレビジョン受信機、携帯電話等に適用できる。
本発明の位相比較器を用いたＰＬＬ周波数シンセサイザ
を使用した送受信器を構成することができる。なお、本
実施例は、送受信器に本発明を適用した例であるが、こ
れに限定されず、トランシーバ、通信機、ラジオ受信
機、テレビジョン受信機、携帯電話等に適用できる。
【００４３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、基準信号分周手段と比較信号分周手段の出力が変
化したことを確認した後、基準信号分周手段と比較信号
分周手段のそれぞれに所定のタイミングでリセットする
ことによって省電力状態が解除されたときの位相比較器
の２つの入力信号の位相差を一定値以下とすることによ
り、確実にかつ安定に省電力状態の解除を行なうことが
できるので、内部信号の位相差が所定の関係になってい
ないにもかかわらずノイズによる誤動作で省電力状態が
解除されてしまうことが無く且つ、省電力制御信号の解
除されるタイミングと、基準信号ＦＲＡＲおよびプリス
ケーラ出力の信号ＦＰＡＲの位相関係によって省電力状
態が解除されないということも無い位相比較器の省電力
動作制御方法及び装置を得ることができるという効果が
ある。
れば、基準信号分周手段と比較信号分周手段の出力が変
化したことを確認した後、基準信号分周手段と比較信号
分周手段のそれぞれに所定のタイミングでリセットする
ことによって省電力状態が解除されたときの位相比較器
の２つの入力信号の位相差を一定値以下とすることによ
り、確実にかつ安定に省電力状態の解除を行なうことが
できるので、内部信号の位相差が所定の関係になってい
ないにもかかわらずノイズによる誤動作で省電力状態が
解除されてしまうことが無く且つ、省電力制御信号の解
除されるタイミングと、基準信号ＦＲＡＲおよびプリス
ケーラ出力の信号ＦＰＡＲの位相関係によって省電力状
態が解除されないということも無い位相比較器の省電力
動作制御方法及び装置を得ることができるという効果が
ある。
【００４４】また、本発明によれば、基準信号分周手段
と比較信号分周手段の分周比は、それぞれ独立に設定で
きるので、出力信号の周波数を自由に設定できる位相比
較器の省電力動作制御方法及び装置を得ることができる
という効果がある。更に、、基準信号分周手段と比較信
号分周手段の出力が変化したことを確認した後、基準信
号分周手段と比較信号分周手段のそれぞれに所定のタイ
ミングでリセットすることによって省電力状態が解除さ
れたときの位相比較器の２つの入力信号の位相差を一定
値以下とすることにより、確実にかつ安定に省電力状態
の解除を行なうことができるので、内部信号の位相差が
所定の関係になっていないにもかかわらずノイズによる
誤動作で省電力状態が解除されてしまうことが無く且
つ、省電力制御信号の解除されるタイミングと、基準信
号ＦＲＡＲおよびプリスケーラ出力の信号ＦＰＡＲの位
相関係によって省電力状態が解除されないということも
無い位相比較器の省電力動作制御方法及び装置を持った
ＰＬＬ周波数シンセサイザを得ることができるという効
果がある。
と比較信号分周手段の分周比は、それぞれ独立に設定で
きるので、出力信号の周波数を自由に設定できる位相比
較器の省電力動作制御方法及び装置を得ることができる
という効果がある。更に、、基準信号分周手段と比較信
号分周手段の出力が変化したことを確認した後、基準信
号分周手段と比較信号分周手段のそれぞれに所定のタイ
ミングでリセットすることによって省電力状態が解除さ
れたときの位相比較器の２つの入力信号の位相差を一定
値以下とすることにより、確実にかつ安定に省電力状態
の解除を行なうことができるので、内部信号の位相差が
所定の関係になっていないにもかかわらずノイズによる
誤動作で省電力状態が解除されてしまうことが無く且
つ、省電力制御信号の解除されるタイミングと、基準信
号ＦＲＡＲおよびプリスケーラ出力の信号ＦＰＡＲの位
相関係によって省電力状態が解除されないということも
無い位相比較器の省電力動作制御方法及び装置を持った
ＰＬＬ周波数シンセサイザを得ることができるという効
果がある。
【００４５】更に、本発明によるＰＬＬ周波数シンセサ
イザを持った送受信装置を得ることができるという効果
がある。
イザを持った送受信装置を得ることができるという効果
がある。
【図１】従来のＰＬＬ周波数シンセサイザの全体ブロッ
ク図。
ク図。
【図２】従来の位相比較器のブロック図。
【図３】コントロール回路に入力する信号のタイミング
チャート。
チャート。
【図４】位相比較器を制御するための制御データの一例
【図５】コントロールビットＣＮ１，ＣＮ２のデータの
内容を示す図。
内容を示す図。
【図６】従来の省電力動作制御回路。
【図７】従来の省電力動作制御回路の動作のタイミング
チャート。
チャート。
【図８】従来の省電力動作制御回路の解除時の動作を示
すフローチャート。
すフローチャート。
【図９】従来回路の第１の問題点。
【図１０】従来回路の第２の問題点。
【図１１】本発明の第１実施例。
【図１２】本発明の省電力動作制御回路
【図１３】本発明の省電力動作制御回路のタイミングチ
ャート。
ャート。
【図１４】本発明の省電力動作制御回路の解除時の動作
を示すフローチャート
を示すフローチャート
【図１５】本発明による送受信器
２０２ 基準信号分周段
２０３ リファレンスカウンタ
２０４ プリスケーラ
２０５ 比較信号分周段
２０６ スワローカウンタ
２０７ メインカウンタ
２０８ 位相比較部
２０９ チャージポンプ
２１２、１１０１ 省電力動作制御回路
２１３ コントロール回路
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/06 - 7/23
Claims (7)
- 【請求項１】基準周波数の基準信号を分周し基準分周信
号を生成する基準信号分周ステップと、入力信号を分周
して前記基準分周信号と位相が比較される比較分周信号
を生成する比較信号分周ステップと、前記基準分周信号
と前記比較分周信号の位相を比較して比較結果を出力す
る位相比較ステップを含む位相比較器の省電力動作制御
方法において、 前記基準信号分周ステップと前記比較信号分周ステップ
の出力に従って、省電力状態解除信号を生成する解除信
号生成ステップと、 前記解除信号生成ステップの出力に従って、前記基準信
号分周ステップの初期化を行う第１の初期化信号を生成
する第１の初期化信号生成ステップと、 前記解除信号生成ステップの出力に従って、前記比較信
号分周ステップの初期化を行う第２の初期化信号を生成
する第２の初期化信号生成ステップを含むことを特徴と
する位相比較器の省電力動作制御方法。 - 【請求項２】請求項１記載の前記基準信号分周ステップ
と前記比較信号分周ステップの分周比は、それぞれ独立
に設定できることを特徴とする、請求項１記載の位相比
較器の省電力動作制御方法。 - 【請求項３】基準周波数の基準信号を分周し基準分周信
号を生成する基準信号分周手段と、入力信号を分周して
前記基準分周信号と位相が比較される比較分周信号を生
成する比較信号分周手段と、前記基準分周信号と前記比
較分周信号の位相を比較して比較結果を出力する位相比
較手段を含む位相比較器の省電力動作制御回路におい
て、 前記基準信号分周手段と前記比較信号分周手段の出力に
従って、省電力状態解除信号を生成する解除信号生成手
段と、 前記解除信号生成手段の出力に従って、前記基準信号分
周手段の初期化を行う第１の初期化信号を生成する第１
の初期化信号生成手段と、 前記解除信号生成手段の出力に従って、前記比較信号分
周手段の初期化を行う第２の初期化信号を生成する第２
の初期化信号生成手段を含むことを特徴とする位相比較
器の省電力動作制御回路。 - 【請求項４】請求項３記載の前記基準信号分周手段と前
記比較信号分周手段の分周比は、それぞれ独立に設定で
きることを特徴とする、請求項３記載の省電力動作制御
回路。 - 【請求項５】基準周波数の基準信号を分周し基準分周信
号を生成する基準信号分周手段と電圧制御発振器の出力
信号を受け前記出力信号を分周して前記基準分周信号と
位相が比較される比較分周信号を生成する比較信号分周
手段と前記基準分周信号と前記比較分周信号の位相を比
較して比較結果を出力する位相比較手段を含む位相比較
器と、前記位相比較器の比較結果の出力を受けるループ
フィルタと、前記ループフィルタの出力を受ける前記電
圧制御発振器よりなるＰＬＬ周波数シンセサイザにおい
て、 前記基準信号分周手段と前記比較信号分周手段の出力に
従って、省電力状態解除信号を生成する解除信号生成手
段と、 前記解除信号生成手段の出力に従って、前記基準信号分
周手段の初期化を行う第１の初期化信号を生成する第１
の初期化信号生成手段と、 前記解除信号生成手段の出力に従って、前記比較信号分
周手段の初期化を行う第２の初期化信号を生成する第２
の初期化信号生成手段を含む位相比較器の省電力動作制
御回路を含む位相比較器を含むことを特徴とするＰＬＬ
周波数シンセサイザ。 - 【請求項６】請求項５記載の前記基準信号分周手段と前
記比較信号分周手段の分周比は、それぞれ独立に設定で
きることを特徴とする、請求項５記載のＰＬＬ周波数シ
ンセサイザ。 - 【請求項７】請求項５及び６記載のＰＬＬ周波数シンセ
サイザを含むことを特徴とする半導体集積回路。
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