JPH0294710A - 周波数シンセサイザー発振器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰＬＬを用いた周波数シンセサイザー発振器に
関し、特にＰＬＬのロックアツプタイムを改善する周波
数シンセサイザー発振器に関する。

〔従来の技術〕

従来のかかる周波数シンセサイザー発振器としては、Ｐ
ＬＬを用いた発振器が知られている。

第３図はかかる従来の一例を説明するための周波数シン
セサイザー発振器のブロック図である。

第３図に示すように、この発振器におけるＶＣＯｌの出
力は第一のプログラマブル分周器２を介して位相比較器
３の第一の入力へ印加され、また基準発振器４の出力は
第二のプログラマブル分周器５を介して位相比較器３の
第二の入力へ印加される。この位相比較器３の出力はル
ープフィルタ６を介してＶＣＯＬの制御入力に印加され
る。−方、第一のデータ入力端子７から入力された第一
のシリアルデータは第一のシフトレジスタ８′に一時記
憶され、しかる後筒−のラッチメモリ９に収り込まれ、
前述した第一のプログラマブル分周器２の分周数を決定
している。同様に、第二のデータ入力端子１０から入力
された第二のシリアルデータは第二のシフトレジスタ１
１′に一時記憶され、その後第二のラッチメモリ１２に
取り込まれ、前述した第二のプログラマブル分周器５の
分周数を決定している。

上述した構成の発振器において、ＶＣＯＩの発振周波数
（ｆ　ｖｃｏ　）は次の式で与えられる。

ｆｖｃｏ　””　（ｆｏｓｃ　／Ｍ、）　ＸＬ＝ｆ　、
ｅ（ＸＬ・・・（１） 尚、 すなわち、第一および第二のプログラマブル分周器２．
５の分周数を設定することにより、ｆ　０８０の周波数
を変化させることができる。

〔発明が解決しようとする課題〕

上述した従来の周波数シンセサイザー発振器におけるＶ
ＣＯＬの発振周波数ｆ　Ｏ２０は前述した（１）式で与
えられるため、第二のプログラマブル分周器５の分周数
Ｍを大きく選び且つ基準周波数ｆ　ｒａｔを低く設定す
れば、ＶＣＯＬの発振周波数ｆ　ＶＣＯは細かい周波数
ステップで設定することができる。従って、第一のプロ
グラマブル分周器２の分周数りの取る数の幅を大きく選
ぶことにより、ＶＣＯＬの発振周波数ｆ　ＶＣＯの取る
幅も広くすることができる。

しかしながら、このような設定を行なうと、ＰＬＬのロ
ックアツプタイムが極端に長くなってしまう。

例えば、基準周波数ｆ　ｒｅｆを１００Ｈｚに選ぶと、
位相比較器３は１００Ｈｚの周期１０ｍ５ｅｃ毎にしか
位相比較動作を行わないので、この周期の間はループフ
ィルター６にて十分フィルターをがけて、ＶＣＯＩの制
御電圧を一定に保たなければならない。すなわち、ＰＬ
Ｌの固有周波数ω。は１００Ｈ２よりも充分小さくしな
ければならない ところが、ＰＬＬがロックするまでのロックアツプタイ
ム（Ｔ）は−船釣に用いられている周波数比較機能付位
相比較器を用いた場合でも、尚、 数シンセサイザー発振器を提供することにある。

〔課題を解決するための手段〕

本発明の周波数シンセサイザー発振器は、ＶＣＯの出力
を分周する第一のプログラマブル分周器と基準発振器の
出力を分周する第二のプログラマブル分周器とこれら分
周器の各出力をそれぞれ第一および第二の入力に印加し
位相を比較する位相比較器と前記位相比較器の出力を前
記■ＣＯの制御入力へ印加するためのループフィルタと
を有するＰＬＬ方式の周波数シンセサイザー発振器にお
いて、前記第一および第二のプログラマブル分周器の分
周数をそれぞれＬおよびＭとするとき、これら第一およ
び第二のプログラマブル分周器の分となる。従って、Ｐ
ＬＬの固有周波数ω。を小さくするとロックアツプタイ
ムは極端に長くなってしまうという欠点がある。

本発明の目的は、上述した基準周波数を低く選び周波数
変化幅を大きくとったときにＰＬＬのロックアツプタイ
ムが長くなるのを防止する周波の整数倍）に切換える手
段と、前記ＰＬＬのループ利得を切換える手段とを有し
て構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を説明するための周波数
シンセサイザー発振器のブロック図である。

第１図に示すように、本実施例は第３図に示した従来例
に対し、構成上第一および第二のシフトレジスタ８およ
び１１の段数が共に４段づつ増えており、且つ位相比較
器３の出力とループフィルタ６の入力との間にスイッチ
１３を追加した点が異なっており、その他は同様である
。この周波数シンセサイザー発振器の動作についてみる
と、定常的に定の周波数を発振させるときはスイッチ１
３を用いており、これは第３図に示した従来例と全く同
じである。すなわち、ＶＣＯＩは基準周波数ｆ　ｒｅｆ
の任意の整数倍の周波数を発振することができる。

次に、かかる周波数シンセサイザー発振器の０７２７７
１時の動作を三段階にわたって説明する。

まず、第一段階は第一および第二のデータ入力端子７，
１０より、それぞれ第一および第二のプログラマブル分
周器２，５の分周数り、Ｍの数値データが２進数表示の
シリアルデータとして入力され、それぞれ第一および第
二のシフトレジスタ８．１１に取り込まれる。

第二段階はシリアルデータを取り込んだ第一および第二
のシフトレジスタ８．１１からこれらデータを第一およ
び第二のラッチメモリ９．１２に保持させ、第一および
第二のプログラマブル分周器２，５の分周数を規定する
。このとき、第一および第二のシフトレジスタ８．１１
は第３図で説明した従来例よりも共に４段づつ段数を長
く設定しているため、入力されたデータのうち下位４桁
分のデータは無視されてしまう。従って、第一のプログ
ラマブル分周器２の分周数（Ｌｌ）はＬ＋＝Ｌ／１６（
小数点以下切り捨て）となり、同じく第二のプログラマ
ブル分周器５の分周数（Ｍ＋）はＭ、　＝Ｍ／１６　（
小数点以下切り捨て）になる。すなわち、基準周波数は
約１６倍に高くなっている。また、スイッチ１３が閉じ
られてＰＬＬのループゲインが約（１６）２倍に太きく
なっており、それ故ループ固有周波数も約１６倍に大き
くなっている。このため、ロックアツプタイムも約１６
分の１に短かくなっている。

第三段階は前述した第一および第二のシフトレジスタ８
．１１内のデータを４段シフトさせ、それぞれのデータ
を第一および第二のラッチメモリ９．１２に取り込む。

このときの第一のプログラマブル分周器２の分周数はＬ
となり、第二のプログラマブル分周器５の分周数はＭと
なる。また、スイッチ１３は開かれてＰＬＬのループゲ
インは定常値となっている。このため、ロックアツプタ
イムは長くかかる条件での動作を行なうが、既に最終値
に非常に近いところの周波数まで引き込んできているの
で、再度ロックアツプ時間を短かくすることができる。

次に、以上の第一乃至第三段階の動作を具体例、特に４
．５ＭＨ２の水晶発振器より１００Ｈｚの基準周波数（
ｆ、ｅｌ＞を発生しこれを基に分周してｔｌ、２２３３
　ＭＨ２を発振させる具体例を挙げて説明する。

まず、第一および第二のデータ入力端子７゜１０より第
一および第二のシフトレジスタ８゜１１へそれぞれ １１０１１Ｃ１４１００１１０１００１（Ｌ１１２２３
３）と １０１０１１１１１１００１０００　（Ｍ＝４５のデー
タが取り込まれる。

次に、第一および第二のシフトレジスタ８゜１１より４
桁ずらし且つ下位４桁のデータを無視したデータが第一
および第二のラッチメモリ９゜１２へ取り込まれる。す
なわち、 Ｌ’　＝１１０１１０１１００１１０　（Ｌ’７０１４
）と Ｍ’　＝１０１０１１１１１１００　（Ｍ’　＝２８１
２）となる、しかるに、基準周波数は４．５ＭＨ２／　
２８１２　＝　１．６００２８４４９５　Ｋ　ＨＺであ
り、ＶＣＯＩの発振周波数（ｆｖｃｏ′）は ｆｖｃｏ　’　＝　（４，５ＭＨｚ　／２８１２）　Ｘ
７０１４　”　１１．２２４３９５４５　Ｍ　Ｈｚとな
る。勿論、この周波数は得たい周波数とは異なっている
が、十分近い周波数（誤差の最大１．６ＫＨ２）まで素
速く引き込んでこれる。

更に、前述した第一および第二のプログラマブル分周器
２，５の分周数はそれぞれり、Ｍに設定されるため、Ｖ
ＣＯＩの発振周波数（ｆｖｃｏ）は正確にｆ　ｖｃｏ　
＝　１１．２２３３　Ｍ　Ｈｚとなる。このときは引き
込み速度は遅くなっているが、上述したように、既に十
分近い周波数まで引き込まれているので、ロックアツプ
時間を十分短がくすることができる。

以上、第１図に示した例はＰＬＬのロックアツプを２段
階にしてロックアツプを速くした例である。

尚、ＰＬＬがロックしている条件から別の周波数に設定
仕置すとき、その差が１．６ＫＨ２以内であれば、第一
および第二のプログラマブル分周器２．５の分周数は最
初から最終データで動作させても良いのは勿論である。

第２図は本発明の第二の実施例を説明するなめの周波数
シンセサイザー発振器のブロック図である。

第２図に示すように、本実施例は第１図で説明した第一
の実施例に対し、ＰＬＬのロックアツプの動作を２段階
から３段階にし、且つ広い周波数を発振させたり、基準
周波数を下げてもロックアツプ時間が長くならないよう
にした例である。

尚、かかる周波数シンセサイザー発振器の動作について
は、前述した第一の実施例と同一であり、異なるのは第
一のレジスタ８Ａおよび第二のレジスタ１１Ａを増加さ
せたことにある。

要するに、上述した第一および第二の実施例で説明した
周波数シンセサイザー発振器は、第一および第二のプロ
グラマブル分周器２および５の分周数り、Ｍを本来の値
より小さくし、まず最終設定周波数の近くの周波数まで
素早くロックアツプさせ、次に正確にロックさせるとい
うことにある。

〔発明の効果〕

以上説明したように、本発明はＰＬＬを用いた周波数シ
ンセサイザー発振器において、細かい周波数ステップで
広い周波数範囲に渡り発振周波数出力を変化させるとき
でもロックアツプ時間を短かくすることができるという
効果がある。

【図面の簡単な説明】 第１図は本発明の第一の実施例を説明するための周波数
シンセサイザー発振器のブロック図、第２図は本発明の
第二の実施例を説明するための周波数シンセサイザー発
振器のブロック図、第３図は従来の一例を説明するため
の周波数シンセサイザー発振器のブロック図である。 １・・・ＶＣｏ、２．５・・・プログラマブル分周器、
３・・・位相比較器、４・・・基準発振器、６・・・ル
ープフィルタ、７．１０・・・データ入力端子、８，８
Ａ、１１．ＩＩＡ・・・シフトレジスタ、９，１２・・
・ラッチメモリ、１３．１４・・・スイッチ。 −４・

Claims (1)

【特許請求の範囲】
1. ＶＣＯの出力を分周する第一のプログラマブル分周器と
   基準発振器の出力を分周する第二のプログラマブル分周
   器とこれら分周器の各出力をそれぞれ第一および第二の
   入力に印加し位相を比較する位相比較器と前記位相比較
   器の出力を前記ＶＣＯの制御入力へ印加するためのルー
   プフィルタとを有するＰＬＬ方式の周波数シンセサイザ
   ー発振器において、前記第一および第二のプログラマブ
   ル分周器の分周数をそれぞれＬおよびＭとするとき、こ
   れら第一および第二のプログラマブル分周器の分周数を
   Ｌ１およびＭ１（ただし、１以上の整数Ｎ＿１に対しＬ
   ＿１＝Ｌ／２の整数倍、Ｍ＿１＝Ｍ／２の整数倍）に切
   換える手段と、前記ＰＬＬのループ利得を切換える手段
   とを有することを特徴とする周波数シンセサイザー発振
   器。