JP2676924B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2676924B2 JP2676924B2 JP1165240A JP16524089A JP2676924B2 JP 2676924 B2 JP2676924 B2 JP 2676924B2 JP 1165240 A JP1165240 A JP 1165240A JP 16524089 A JP16524089 A JP 16524089A JP 2676924 B2 JP2676924 B2 JP 2676924B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、基幹伝送系，公衆網，加入者系等のディ
ジタル伝送系に用いられる位相同期回路に関するもので
ある。
ジタル伝送系に用いられる位相同期回路に関するもので
ある。
位相同期回路は、クロック信号に同期したディジタル
信号を得るためのものである。この位相同期回路の一例
を第８図に示す。
信号を得るためのものである。この位相同期回路の一例
を第８図に示す。
この位相同期回路は、ディジタル伝送系に用いられる
ものであって、ラッチ回路803と、セレクタ804と、ゲー
ト8061〜8063とで構成されている。
ものであって、ラッチ回路803と、セレクタ804と、ゲー
ト8061〜8063とで構成されている。
このような位相同期回路において、クロック入力線80
2から入力されるクロック信号とデータ入力線801から入
力されるデータ信号は同じ繰り返し周期を有している。
つまり周波数同期は確保されているが、一般には、デー
タ入力線801から入力されるデータ信号とクロック入力
線802から入力されるクロック信号間の位相同期がとれ
ているとは限らないため、データ信号を直ちにこのクロ
ック信号を用いてタイミングすることはできない。そこ
で、この入力されたクロック信号を固有のゲート遅延を
有するゲート8061〜8063に通して４相のクロック信号を
作り出し、この生成された４相のクロック信号を入力と
するセレクタ回路804においては、制御信号入力線805か
ら入力される制御信号を用いて４相のクロック信号から
１相のクロック信号を選択する。選択されたクロック信
号、すなわちリタイミング信号がクロック出力線808に
出力される。
2から入力されるクロック信号とデータ入力線801から入
力されるデータ信号は同じ繰り返し周期を有している。
つまり周波数同期は確保されているが、一般には、デー
タ入力線801から入力されるデータ信号とクロック入力
線802から入力されるクロック信号間の位相同期がとれ
ているとは限らないため、データ信号を直ちにこのクロ
ック信号を用いてタイミングすることはできない。そこ
で、この入力されたクロック信号を固有のゲート遅延を
有するゲート8061〜8063に通して４相のクロック信号を
作り出し、この生成された４相のクロック信号を入力と
するセレクタ回路804においては、制御信号入力線805か
ら入力される制御信号を用いて４相のクロック信号から
１相のクロック信号を選択する。選択されたクロック信
号、すなわちリタイミング信号がクロック出力線808に
出力される。
ラッチ回路803では、セレクタ804で選択されたクロッ
ク信号を用いて、データ入力線801から入力されるデー
タ信号を識別し、リタイミングを行う。リタイミングさ
れたデータ信号は、データ出力線807に出力される。
ク信号を用いて、データ入力線801から入力されるデー
タ信号を識別し、リタイミングを行う。リタイミングさ
れたデータ信号は、データ出力線807に出力される。
このように、第８図の回路では、リタイミングに使用
するクロック信号としては４相のクロック信号から選択
して使用することが可能であるので、例えクロック入力
線802から入力されるクロック信号とデータ入力線801か
ら入力されるデータ信号の位相同期がとれていなくて
も、このデータ信号を誤りなくリタイミングすることが
可能となる。
するクロック信号としては４相のクロック信号から選択
して使用することが可能であるので、例えクロック入力
線802から入力されるクロック信号とデータ入力線801か
ら入力されるデータ信号の位相同期がとれていなくて
も、このデータ信号を誤りなくリタイミングすることが
可能となる。
上述した従来の位相同期回路、例えば第８図に示され
た位相同期回路においては、固有のゲート遅延を有する
ゲート8061〜8063を用いて４相のクロック信号を生成
し、この４相のクロック信号から１相のリタイミング信
号を選択して入力データ信号のリタイミングを行ってい
る。しかし、このリタイミング信号の選択は、入力デー
タ信号の位相を監視し、リタイミングが誤りなく行われ
るように前処理的に行われる必要がある。また、ゲート
8061〜8063が有するゲート遅延量がデータのリタイミン
グを行う上で重要なファクタとなり、さらに入力される
データ信号の繰り返し周波数に依存してゲート遅延量を
調整しなければならない。
た位相同期回路においては、固有のゲート遅延を有する
ゲート8061〜8063を用いて４相のクロック信号を生成
し、この４相のクロック信号から１相のリタイミング信
号を選択して入力データ信号のリタイミングを行ってい
る。しかし、このリタイミング信号の選択は、入力デー
タ信号の位相を監視し、リタイミングが誤りなく行われ
るように前処理的に行われる必要がある。また、ゲート
8061〜8063が有するゲート遅延量がデータのリタイミン
グを行う上で重要なファクタとなり、さらに入力される
データ信号の繰り返し周波数に依存してゲート遅延量を
調整しなければならない。
本発明の目的は、これらの問題点を解決した、回路構
成が簡易であり、入力されるデータ信号の繰り返し周波
数に依存せず、リタイミング信号の選択を自動的に行う
位相同期回路を提供することにある。
成が簡易であり、入力されるデータ信号の繰り返し周波
数に依存せず、リタイミング信号の選択を自動的に行う
位相同期回路を提供することにある。
第１の発明は、ディジタル信号と、このディジタル信
号と周波数及び位相同期がとれた第１のクロック信号
と、このディジタル信号と周波数同期がとれた第２のク
ロック信号とが供給され、前記第２のクロック信号の位
相に同期したディジタル信号を得るための位相同期回路
であって、 前記ディジタル信号と第１のクロック信号とを入力と
し、前記ディジタル信号をＮ（Ｎは２以上の整数）系列
に展開するＮ系列展開回路と、 前記第１のクロック信号をＮ分周し、Ｎ分周クロック
信号を出力する第１のＮ分周回路と、 前記第１のＮ分周回路出力をＭ分周（Ｍは２以上の整
数）し、Ｍ分周クロック信号を出力するＭ分周回路と、 前記第２のクロック信号をＮ分周し、Ｎ相のＮ分周ク
ロック信号を生成する第２のＮ分周回路と、 前記第２のＮ分周回路出力であるＮ相のＮ分周クロッ
ク信号と、前記Ｍ分周回路出力信号の位相関係とを比較
し、前記Ｍ分周回路出力信号の変化点から最も位相の離
れたＮ分周クロック信号を選択する選択回路と、 前記Ｎ系列展開回路出力を前記第１のＮ分周回路出力
でラッチする第１のラッチ回路と、 前記第１のラッチ回路出力を前記選択回路出力でラッ
チする第２のラッチ回路とを有することを特徴としてい
る。
号と周波数及び位相同期がとれた第１のクロック信号
と、このディジタル信号と周波数同期がとれた第２のク
ロック信号とが供給され、前記第２のクロック信号の位
相に同期したディジタル信号を得るための位相同期回路
であって、 前記ディジタル信号と第１のクロック信号とを入力と
し、前記ディジタル信号をＮ（Ｎは２以上の整数）系列
に展開するＮ系列展開回路と、 前記第１のクロック信号をＮ分周し、Ｎ分周クロック
信号を出力する第１のＮ分周回路と、 前記第１のＮ分周回路出力をＭ分周（Ｍは２以上の整
数）し、Ｍ分周クロック信号を出力するＭ分周回路と、 前記第２のクロック信号をＮ分周し、Ｎ相のＮ分周ク
ロック信号を生成する第２のＮ分周回路と、 前記第２のＮ分周回路出力であるＮ相のＮ分周クロッ
ク信号と、前記Ｍ分周回路出力信号の位相関係とを比較
し、前記Ｍ分周回路出力信号の変化点から最も位相の離
れたＮ分周クロック信号を選択する選択回路と、 前記Ｎ系列展開回路出力を前記第１のＮ分周回路出力
でラッチする第１のラッチ回路と、 前記第１のラッチ回路出力を前記選択回路出力でラッ
チする第２のラッチ回路とを有することを特徴としてい
る。
第２の発明は、ディジタル信号と、このディジタル信
号と周波数及び位相同期がとれた第１のクロック信号
と、このディジタル信号と周波数同期がとれた第２のク
ロック信号とが供給され、前記第２のクロック信号の位
相に同期したディジタル信号を得るための位相同期回路
であって、 前記ディジタル信号と第１のクロック信号とを入力と
し、前記ディジタル信号をＮ（Ｎは２以上の整数）系列
に展開するＮ系列展開回路と、 前記第１のクロック信号をＮ分周し、Ｎ分周クロック
信号を出力する第１のＮ分周回路と、 前記第１のＮ分周回路出力をＭ分周（Ｍは２以上の整
数）し、Ｍ分周クロック信号を出力するＭ分周回路と、 前記第２のクロック信号をＮ分周し、Ｎ相のＮ分周ク
ロック信号を生成する第２のＮ分周回路と、 前記第２のＮ分周回路出力であるＮ相のＮ分周クロッ
ク信号と、前記Ｍ分周回路出力信号の位相関係を比較
し、前記Ｍ分周回路出力信号の変化点から最も位相の離
れたＮ分周クロック信号を選択する選択回路と、 前記Ｍ分周回路出力信号を前記選択回路出力で誤りな
くラッチできているかどうかの監視を行う監視回路と、 前記監視回路出力に基づき前記選択回路制御を停止さ
せる手段と、 前記Ｎ系列展開回路出力を前記第１のＮ分周回路出力
でラッチする第１のラッチ回路と、 前記第１のラッチ回路出力を前記選択回路出力でラッ
チする第２のラッチ回路とを有することを特徴としてい
る。
号と周波数及び位相同期がとれた第１のクロック信号
と、このディジタル信号と周波数同期がとれた第２のク
ロック信号とが供給され、前記第２のクロック信号の位
相に同期したディジタル信号を得るための位相同期回路
であって、 前記ディジタル信号と第１のクロック信号とを入力と
し、前記ディジタル信号をＮ（Ｎは２以上の整数）系列
に展開するＮ系列展開回路と、 前記第１のクロック信号をＮ分周し、Ｎ分周クロック
信号を出力する第１のＮ分周回路と、 前記第１のＮ分周回路出力をＭ分周（Ｍは２以上の整
数）し、Ｍ分周クロック信号を出力するＭ分周回路と、 前記第２のクロック信号をＮ分周し、Ｎ相のＮ分周ク
ロック信号を生成する第２のＮ分周回路と、 前記第２のＮ分周回路出力であるＮ相のＮ分周クロッ
ク信号と、前記Ｍ分周回路出力信号の位相関係を比較
し、前記Ｍ分周回路出力信号の変化点から最も位相の離
れたＮ分周クロック信号を選択する選択回路と、 前記Ｍ分周回路出力信号を前記選択回路出力で誤りな
くラッチできているかどうかの監視を行う監視回路と、 前記監視回路出力に基づき前記選択回路制御を停止さ
せる手段と、 前記Ｎ系列展開回路出力を前記第１のＮ分周回路出力
でラッチする第１のラッチ回路と、 前記第１のラッチ回路出力を前記選択回路出力でラッ
チする第２のラッチ回路とを有することを特徴としてい
る。
本発明は、位相同期回路において、回路構成が簡易で
あり、入力されるデータ信号の繰り返し周波数に依存せ
ず、リタイミング信号の選択を自動的に行う位相同期回
路を提供することにある。このために本発明は、ディジ
タル信号と、このディジタル信号と周波数及び位相同期
がとれた第１のクロック信号と、このディジタル信号と
周波数同期がとれた第２のクロック信号とが供給され、
この第２のクロック信号の位相に同期したディジタル信
号を得るものである。
あり、入力されるデータ信号の繰り返し周波数に依存せ
ず、リタイミング信号の選択を自動的に行う位相同期回
路を提供することにある。このために本発明は、ディジ
タル信号と、このディジタル信号と周波数及び位相同期
がとれた第１のクロック信号と、このディジタル信号と
周波数同期がとれた第２のクロック信号とが供給され、
この第２のクロック信号の位相に同期したディジタル信
号を得るものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、第１の発明の一実施例を示す構成図であ
る。この位相同期回路は、データ入力信号と、このデー
タ入力信号と周波数及び位相同期がとれたローカルクロ
ック信号と、このデータ入力信号と周波数同期がとれた
マスタクロック信号とが供給され、マスタクロック信号
の位相に同期したディジタル信号を得るためのものであ
る。なお、本構成例はＮ＝３（１−３直並列変換回
路）,M＝２（２分周回路）の場合である。
る。この位相同期回路は、データ入力信号と、このデー
タ入力信号と周波数及び位相同期がとれたローカルクロ
ック信号と、このデータ入力信号と周波数同期がとれた
マスタクロック信号とが供給され、マスタクロック信号
の位相に同期したディジタル信号を得るためのものであ
る。なお、本構成例はＮ＝３（１−３直並列変換回
路）,M＝２（２分周回路）の場合である。
この位相同期回路は、１−３直並列変換回路（S/P）1
04と、３分周回路105,107と、２分周回路106と、位相比
較回路108と、セレクタ109と、ラッチ回路110,111とで
構成されている。
04と、３分周回路105,107と、２分周回路106と、位相比
較回路108と、セレクタ109と、ラッチ回路110,111とで
構成されている。
このような構成の位相同期回路において、１−３直並
列変換回路104は、データ信号入力線を介したデータ入
力信号101と、ローカルクロック入力線を介したローカ
ルクロック信号102とを入力とし、データ入力信号101を
３系列に展開する３系列展開回路である。
列変換回路104は、データ信号入力線を介したデータ入
力信号101と、ローカルクロック入力線を介したローカ
ルクロック信号102とを入力とし、データ入力信号101を
３系列に展開する３系列展開回路である。
３分周回路105は、ローカルクロック入力線を介して
入力される、周波数f0のローカルクロック信号102を３
分周する。
入力される、周波数f0のローカルクロック信号102を３
分周する。
２分周回路106は、３分周回路105からの出力信号を２
分周する。
分周する。
３分周回路107は、マスタクロック入力線を介して入
力される。周波数f0のマスタクロック信号を３分周し、
３相の３分周クロック信号1071,1072,1073（Φ0,Φ1,Φ
２）を生成する３分周回路である。
力される。周波数f0のマスタクロック信号を３分周し、
３相の３分周クロック信号1071,1072,1073（Φ0,Φ1,Φ
２）を生成する３分周回路である。
位相比較回路108は、３分周回路107の出力信号である
３相の３分周クロック信号と、２分周回路106の出力信
号の位相関係を比較し、比較結果に係る出力信号をセレ
クタ109に出力する。この位相比較回路108は、第２図に
示されるように、Ｄフリップフロップ（Ｄ−F/F）4031
〜4033,4051〜4053と、排他的論理和ゲート（EX−OR）4
041〜4043とで構成されている。
３相の３分周クロック信号と、２分周回路106の出力信
号の位相関係を比較し、比較結果に係る出力信号をセレ
クタ109に出力する。この位相比較回路108は、第２図に
示されるように、Ｄフリップフロップ（Ｄ−F/F）4031
〜4033,4051〜4053と、排他的論理和ゲート（EX−OR）4
041〜4043とで構成されている。
セレクタ109は、位相比較回路108からの出力信号によ
り、２分周回路106の出力信号の変化点から最も位相の
離れた３分周クロック信号を選択する選択回路である。
このセレクタ109は、第２図に示されるように、バッフ
ァ4061〜4063と、ORゲート407とで構成されている。
り、２分周回路106の出力信号の変化点から最も位相の
離れた３分周クロック信号を選択する選択回路である。
このセレクタ109は、第２図に示されるように、バッフ
ァ4061〜4063と、ORゲート407とで構成されている。
ラッチ回路110は、１−３直並列変換回路104からの出
力信号を、３分周回路105から出力される３分周クロッ
ク信号でラッチし、ラッチ出力信号1101〜1103を出力す
る。
力信号を、３分周回路105から出力される３分周クロッ
ク信号でラッチし、ラッチ出力信号1101〜1103を出力す
る。
ラッチ回路111は、ラッチ回路110からのラッチ出力信
号1101〜1103を、セレクタ109から出力される出力信号
でラッチし、データ信号1121〜1123を各データ信号出力
線に出力する。
号1101〜1103を、セレクタ109から出力される出力信号
でラッチし、データ信号1121〜1123を各データ信号出力
線に出力する。
次に、この位相同期回路の動作を、第３図のタイミン
グチャートを参照して説明する。
グチャートを参照して説明する。
この位相同期回路に入力されるローカルクロック信号
102はデータ入力信号101と周波数及び位相同期が確保さ
れた信号であり、マスタクロック信号103はデータ入力
信号101と周波数同期のみ確保された信号である。
102はデータ入力信号101と周波数及び位相同期が確保さ
れた信号であり、マスタクロック信号103はデータ入力
信号101と周波数同期のみ確保された信号である。
データ入力信号101は直並列変換回路104でビット単位
に３系列の信号に展開され、ローカルクロック信号102
は３分周回路105で３分周され、さらに３分周回路105の
出力信号は２分周回路106で２分周される。
に３系列の信号に展開され、ローカルクロック信号102
は３分周回路105で３分周され、さらに３分周回路105の
出力信号は２分周回路106で２分周される。
一方、マスタクロック信号103は３分周回路107で３分
周され、２π/3ずつ位相の異なる３相の３分周クロック
信号1071,1072,1073（Φ0,Φ1,Φ２）が生成される。
周され、２π/3ずつ位相の異なる３相の３分周クロック
信号1071,1072,1073（Φ0,Φ1,Φ２）が生成される。
位相比較回路108では、２分周回路106の出力信号の変
化点がクロック信号Φ０とΦ１のクロック立ち上がり
間、クロック信号Φ１とΦ２のクロック立ち上がり間、
またはクロック信号Φ２とΦ０のクロック立ち上がり間
の何れに位置するのかの検出を行う。２分周回路106の
出力信号の周期は３相のクロック信号Φ0,Φ1,Φ２の２
倍、すなわち周期は6/f0であるので、クロック信号Φ0,
Φ1,Φ２の１周期に対して１回の変化点（“0"から
“1"、または“1"から“0"への遷移）が現れる。そこ
で、位相比較回路108では、第２図に示されるように、
２分周回106の出力信号を３分岐し、Ｄ−F/F4031〜4033
により各クロック信号Φ0,Φ1,Φ２でラッチする。EX−
OR4041はＤ−F/F4031とＤ−F/F4032、EX−OR4042はＤ−
F/F4032とＤ−F/F4033、EX−OR4043はＤ−F/F4033とＤ
−F/F4031の一致検出を行う。EX−OR4041の出力信号は
Ｄ−F/F4051の入力信号となりクロック信号Φ２、EX−O
R4042の出力信号はＤ−F/F4052の入力信号となりクロッ
ク信号Φ０、EX−OR4043の出力信号はＤ−F/F4053の入
力信号となりクロック信号Φ１でラッチされる。位相比
較回路108において、Ｄ−F/F4051の出力信号をａ、Ｄ−
F/F4052の出力信号をｂ、Ｄ−F/F4053の出力信号をｃ
（a,b,cは“0"または“1"）で現すと、２分周回路106の
出力信号の変化点がクロックΦ０とΦ１のクロック立ち
上がり間にある場合には（abc）＝（100）、２分周回路
106の出力信号の変化点がクロック信号Φ１とΦ２のク
ロック立ち上がり間にある場合には（abc）＝（010）、
２分周回路106の出力信号の変化点がクロック信号Φ２
とΦ０のクロック立ち上がり間にある場合には（abc）
＝（001）となり、変化点検出が可能となる。第３図の
タイミングチャートにおいては、区間Ａ、つまりクロッ
ク信号Φ２とクロック信号Φ０の間に２分周回路106の
出力信号の変化点があるので、（abc）＝（001）とな
る。
化点がクロック信号Φ０とΦ１のクロック立ち上がり
間、クロック信号Φ１とΦ２のクロック立ち上がり間、
またはクロック信号Φ２とΦ０のクロック立ち上がり間
の何れに位置するのかの検出を行う。２分周回路106の
出力信号の周期は３相のクロック信号Φ0,Φ1,Φ２の２
倍、すなわち周期は6/f0であるので、クロック信号Φ0,
Φ1,Φ２の１周期に対して１回の変化点（“0"から
“1"、または“1"から“0"への遷移）が現れる。そこ
で、位相比較回路108では、第２図に示されるように、
２分周回106の出力信号を３分岐し、Ｄ−F/F4031〜4033
により各クロック信号Φ0,Φ1,Φ２でラッチする。EX−
OR4041はＤ−F/F4031とＤ−F/F4032、EX−OR4042はＤ−
F/F4032とＤ−F/F4033、EX−OR4043はＤ−F/F4033とＤ
−F/F4031の一致検出を行う。EX−OR4041の出力信号は
Ｄ−F/F4051の入力信号となりクロック信号Φ２、EX−O
R4042の出力信号はＤ−F/F4052の入力信号となりクロッ
ク信号Φ０、EX−OR4043の出力信号はＤ−F/F4053の入
力信号となりクロック信号Φ１でラッチされる。位相比
較回路108において、Ｄ−F/F4051の出力信号をａ、Ｄ−
F/F4052の出力信号をｂ、Ｄ−F/F4053の出力信号をｃ
（a,b,cは“0"または“1"）で現すと、２分周回路106の
出力信号の変化点がクロックΦ０とΦ１のクロック立ち
上がり間にある場合には（abc）＝（100）、２分周回路
106の出力信号の変化点がクロック信号Φ１とΦ２のク
ロック立ち上がり間にある場合には（abc）＝（010）、
２分周回路106の出力信号の変化点がクロック信号Φ２
とΦ０のクロック立ち上がり間にある場合には（abc）
＝（001）となり、変化点検出が可能となる。第３図の
タイミングチャートにおいては、区間Ａ、つまりクロッ
ク信号Φ２とクロック信号Φ０の間に２分周回路106の
出力信号の変化点があるので、（abc）＝（001）とな
る。
セレクタ109は、第２図に示されるように、この３個
のＤ−F/F4051〜4053の出力信号a,b,cに基づいて３相の
クロック信号Φ0,Φ1,Φ２から１相のクロック信号を選
択する。セレクタ109のバッファ4061〜4063は、位相比
較回路108のＤ−F/F4051〜4053からの出力信号である制
御信号が“1"の場合に、ゲートを開き入力信号を出力す
る。ORゲート407は３個のバッファ4061〜4063の出力信
号を入力信号としており、第３図のタイミングチャート
の場合、Ｄ−F/F4053の出力信号のみ“1"であるので、
セレクタ109の出力線にはクロック信号Φ１、つまり３
分周回路107の出力信号1072が出力されることになる。
バッファ4061〜4063と制御信号であるＤ−F/F4051〜405
3の出力信号は、２分周回路106の出力信号の変化点から
もっともクロック立ち上がり時刻が離れたクロック信号
が選択されるように結線される。例えば、位相比較回路
108が、２分周回路106の出力信号の変化点がクロック信
号Φ０とΦ１のクロック立ち上がり間にあると判定した
場合にはクロック信号Φ２、クロック信号Φ１とΦ２間
と判定した場合にはクロック信号Φ０、クロック信号Φ
２とΦ０間にあると判定した場合にはクロック信号Φ１
がセレクタ109で選択されるように結線される。この選
択制御によって出力されるクロック信号の立ち上がり時
刻は、２分周回路106の出力クロック信号の変化点間隔
（１周期＝２π）に対して２π/3〜４π/3の間に位置す
ることになる。
のＤ−F/F4051〜4053の出力信号a,b,cに基づいて３相の
クロック信号Φ0,Φ1,Φ２から１相のクロック信号を選
択する。セレクタ109のバッファ4061〜4063は、位相比
較回路108のＤ−F/F4051〜4053からの出力信号である制
御信号が“1"の場合に、ゲートを開き入力信号を出力す
る。ORゲート407は３個のバッファ4061〜4063の出力信
号を入力信号としており、第３図のタイミングチャート
の場合、Ｄ−F/F4053の出力信号のみ“1"であるので、
セレクタ109の出力線にはクロック信号Φ１、つまり３
分周回路107の出力信号1072が出力されることになる。
バッファ4061〜4063と制御信号であるＤ−F/F4051〜405
3の出力信号は、２分周回路106の出力信号の変化点から
もっともクロック立ち上がり時刻が離れたクロック信号
が選択されるように結線される。例えば、位相比較回路
108が、２分周回路106の出力信号の変化点がクロック信
号Φ０とΦ１のクロック立ち上がり間にあると判定した
場合にはクロック信号Φ２、クロック信号Φ１とΦ２間
と判定した場合にはクロック信号Φ０、クロック信号Φ
２とΦ０間にあると判定した場合にはクロック信号Φ１
がセレクタ109で選択されるように結線される。この選
択制御によって出力されるクロック信号の立ち上がり時
刻は、２分周回路106の出力クロック信号の変化点間隔
（１周期＝２π）に対して２π/3〜４π/3の間に位置す
ることになる。
一方、ラッチ回路110は直並列変換回路104の出力信号
である３系列の出力信号を３分周回路105の出力信号で
ラッチする。このラッチ回路110の出力信号の変化点は
２分周回路106の出力クロック信号の変化点と同位置に
あるので、ラッチ回路111はラッチ回路出力データ信号
であるラッチ出力信号1101〜1103をセレクタ109の出力
信号のタイミングで誤りなくリタイミングすることが可
能となり、マスタクロック信号103の位相に同期したデ
ータ信号1121〜1123を出力することが可能となる。
である３系列の出力信号を３分周回路105の出力信号で
ラッチする。このラッチ回路110の出力信号の変化点は
２分周回路106の出力クロック信号の変化点と同位置に
あるので、ラッチ回路111はラッチ回路出力データ信号
であるラッチ出力信号1101〜1103をセレクタ109の出力
信号のタイミングで誤りなくリタイミングすることが可
能となり、マスタクロック信号103の位相に同期したデ
ータ信号1121〜1123を出力することが可能となる。
このようにして、入力データ信号が誤りなくマスタク
ロック信号でリタイミングされ、ローカルクロック信号
に周波数及び位相同期したデータ信号が出力される。
ロック信号でリタイミングされ、ローカルクロック信号
に周波数及び位相同期したデータ信号が出力される。
第４図は、第２の発明の一実施例を示す構成図であ
る。この位相同期回路は、データ入力信号と、このデー
タ入力信号と周波数及び位相同期がとれたローカルクロ
ック信号と、このデータ入力信号と周波数同期がとれた
マスタクロック信号とが供給され、マスタクロック信号
の位相に同期したディジタル信号を得るためのものであ
る。なお、本構成例はＮ＝８（１−８直並列変換回路）
の場合である。
る。この位相同期回路は、データ入力信号と、このデー
タ入力信号と周波数及び位相同期がとれたローカルクロ
ック信号と、このデータ入力信号と周波数同期がとれた
マスタクロック信号とが供給され、マスタクロック信号
の位相に同期したディジタル信号を得るためのものであ
る。なお、本構成例はＮ＝８（１−８直並列変換回路）
の場合である。
この位相同期回路は、１−８直並列変換回路（S/P）2
04と、８分周回路205,207と、２分周回路206と、位相比
較回路208と、セレクタ209と、ラッチ回路210,211と、
状態監視回路214とで構成されている。
04と、８分周回路205,207と、２分周回路206と、位相比
較回路208と、セレクタ209と、ラッチ回路210,211と、
状態監視回路214とで構成されている。
このような構成の位相同期回路において、１−８直並
列変換回路204は、データ信号入力線を介したデータ入
力信号201と、ローカルクロック入力線を介したローカ
ルクロック信号202とを入力とし、データ入力信号201を
８系列に展開する８系列展開回路である。
列変換回路204は、データ信号入力線を介したデータ入
力信号201と、ローカルクロック入力線を介したローカ
ルクロック信号202とを入力とし、データ入力信号201を
８系列に展開する８系列展開回路である。
８分周回路205は、ローカルクロック入力線を介して
入力される、周波数f0のローカルクロック信号202を８
分周する。
入力される、周波数f0のローカルクロック信号202を８
分周する。
２分周回路206は、８分周回路205からの出力信号を２
分周する。
分周する。
８分周回路207は、マスタクロック入力線を介して入
力される、周波数f0のマスタクロック信号203を８分周
し、８相の８分周クロック信号Φ〜Φ７を生成する８分
周回路である。
力される、周波数f0のマスタクロック信号203を８分周
し、８相の８分周クロック信号Φ〜Φ７を生成する８分
周回路である。
位相比較回路208は、８分周回路207の出力信号である
８相の８分周クロック信号と、２分周回路206の出力信
号の位相関係を比較し、比較に係る出力信号をセレクタ
209に出力する。
８相の８分周クロック信号と、２分周回路206の出力信
号の位相関係を比較し、比較に係る出力信号をセレクタ
209に出力する。
セレクタ209は、位相比較回路108からの出力信号によ
り、２分周回路206の出力信号の変化点から最も位相の
離れた８分周クロック信号を選択する選択回路である。
り、２分周回路206の出力信号の変化点から最も位相の
離れた８分周クロック信号を選択する選択回路である。
状態監視回路214は、２分周回路206の出力信号をセレ
クタ209の出力信号で誤りなくラッチできているかどう
かの監視を行う。そして、監視に係る出力信号を位相比
較回路208に出力し、セレクタ209の動作制御を行う。こ
の状態監視回路214は、第５図に示されるように、Ｄフ
リップフロップ（Ｄ−F/F）503,504,506と、排他的論理
和ゲート（EX−OR）505とで構成されている。
クタ209の出力信号で誤りなくラッチできているかどう
かの監視を行う。そして、監視に係る出力信号を位相比
較回路208に出力し、セレクタ209の動作制御を行う。こ
の状態監視回路214は、第５図に示されるように、Ｄフ
リップフロップ（Ｄ−F/F）503,504,506と、排他的論理
和ゲート（EX−OR）505とで構成されている。
ラッチ回路210は、１−８直並列変換回路204からの出
力信号を、８分周回路205からの出力信号でラッチす
る。
力信号を、８分周回路205からの出力信号でラッチす
る。
ラッチ回路211は、ラッチ回路210からの出力信号を、
セレクタ209からのセレクタ出力クロック信号2091でラ
ッチし、データ信号2121〜2128を各データ信号出力線に
出力する。
セレクタ209からのセレクタ出力クロック信号2091でラ
ッチし、データ信号2121〜2128を各データ信号出力線に
出力する。
次に、この位相同期回路の動作について説明する。
データ入力信号201は直並列変換回路204でビット単位
に８系列の信号に展開され、ローカルクロック信号202
は８分周回路205で８分周され、さらに８分周回路205の
出力信号は２分周回路206で２分周される。一方、マス
タクロック信号203は８分周回路207で８分周され、８相
の、周波数f0/8のクロック信号（Φ0,Φ1,・・・，Φ
７）が生成される。
に８系列の信号に展開され、ローカルクロック信号202
は８分周回路205で８分周され、さらに８分周回路205の
出力信号は２分周回路206で２分周される。一方、マス
タクロック信号203は８分周回路207で８分周され、８相
の、周波数f0/8のクロック信号（Φ0,Φ1,・・・，Φ
７）が生成される。
位相比較回路208は、８分周回路207で生成される８相
の、周波数f0/8のクロック信号（Φ0,Φ1,・・・，Φ
７）と２分周回路206からの出力信号との位相比較を行
い、２分周回路206の出力信号の変化点から最もクロッ
ク立ち上がり時刻が離れたクロック信号がセレクタ209
で選択される。
の、周波数f0/8のクロック信号（Φ0,Φ1,・・・，Φ
７）と２分周回路206からの出力信号との位相比較を行
い、２分周回路206の出力信号の変化点から最もクロッ
ク立ち上がり時刻が離れたクロック信号がセレクタ209
で選択される。
一方、状態監視回路214においては、第５図に示され
るように、Ｄ−F/F503,504は２ビットシフトレジスタを
構成しており、２分周回路206の出力信号を、セレクタ2
09からのセレクタ出力クロック信号2091のタイミングで
シフトする。Ｄ−F/F503の正相データ出力信号とＤ−F/
F504の逆相データ出力信号はEX−OR505の入力信号とな
り、一致検出が行われる。この一致検出出力信号は、Ｄ
−F/F506の入力信号となり、セレクタ出力クロック信号
2091の逆相のタイミングでリタイミングされ、状態監視
回路214の出力信号となる。入力信号である２分周回路2
06の出力信号はセレクタ出力クロック信号2091の２倍の
周期のクロック信号であるので、EX−OR505では常に一
致検出が出力される。この一致検出時には、ラッチ回路
211でのリタイミング動作が誤りなく行われていると判
断（正常状態）し、セレクタ209のクロック信号選択を
固定する。一度、不一致が検出されるとラッチ回路211
でのリタイミングに誤りが発生したと判断し、固定的選
択状態にあるセレクタ209の選択制御を作動させ正常状
態に復帰する。この選択制御固定操作は、ローカルクロ
ック信号202やマスタクロック信号203のジッタ等微妙な
位相変動で、ラッチ回路211に供給されるリタイミング
信号に生じる位相変動を抑圧する。なお、セレクタ出力
クロック信号2091の立ち上がり時刻は、２分周回路206
の出力クロック信号の変化点間隔（１周期＝２π）に対
してπ/2〜３π/4の間に位置することになる。
るように、Ｄ−F/F503,504は２ビットシフトレジスタを
構成しており、２分周回路206の出力信号を、セレクタ2
09からのセレクタ出力クロック信号2091のタイミングで
シフトする。Ｄ−F/F503の正相データ出力信号とＤ−F/
F504の逆相データ出力信号はEX−OR505の入力信号とな
り、一致検出が行われる。この一致検出出力信号は、Ｄ
−F/F506の入力信号となり、セレクタ出力クロック信号
2091の逆相のタイミングでリタイミングされ、状態監視
回路214の出力信号となる。入力信号である２分周回路2
06の出力信号はセレクタ出力クロック信号2091の２倍の
周期のクロック信号であるので、EX−OR505では常に一
致検出が出力される。この一致検出時には、ラッチ回路
211でのリタイミング動作が誤りなく行われていると判
断（正常状態）し、セレクタ209のクロック信号選択を
固定する。一度、不一致が検出されるとラッチ回路211
でのリタイミングに誤りが発生したと判断し、固定的選
択状態にあるセレクタ209の選択制御を作動させ正常状
態に復帰する。この選択制御固定操作は、ローカルクロ
ック信号202やマスタクロック信号203のジッタ等微妙な
位相変動で、ラッチ回路211に供給されるリタイミング
信号に生じる位相変動を抑圧する。なお、セレクタ出力
クロック信号2091の立ち上がり時刻は、２分周回路206
の出力クロック信号の変化点間隔（１周期＝２π）に対
してπ/2〜３π/4の間に位置することになる。
このようにして、状態監視回路において、２分周回路
の出力信号をセレクタ出力クロック信号で誤りなくラッ
チできるかどうかの監視を行うと共に、この状態監視回
路の出力信号でセレクタの動作の制御を行う。
の出力信号をセレクタ出力クロック信号で誤りなくラッ
チできるかどうかの監視を行うと共に、この状態監視回
路の出力信号でセレクタの動作の制御を行う。
第６図は、第２の発明の他の実施例を示す構成図であ
る。この位相同期回路は、１−８直並列変換回路（S/
P）604と、８分周回路605,607と、２分周回路606と、位
相比較回路608と、セレクタ609と、ラッチ回路610,611
と、状態監視回路614とで構成されている。
る。この位相同期回路は、１−８直並列変換回路（S/
P）604と、８分周回路605,607と、２分周回路606と、位
相比較回路608と、セレクタ609と、ラッチ回路610,611
と、状態監視回路614とで構成されている。
さらに、状態監視回路614は、第７図に示されるよう
に、Ｄフリップフロップ7031〜7033,706と、排他的論理
和ゲート7041,7042と、ORゲート705とで構成されてい
る。
に、Ｄフリップフロップ7031〜7033,706と、排他的論理
和ゲート7041,7042と、ORゲート705とで構成されてい
る。
この位相同期回路では、セレクタ609の出力クロック
信号として、２分周回路606の出力信号の変化点から最
も位相の異なるクロック信号Φｉを中心として±π/4位
相の異なる３相Φｉ−１、Φｉ、Φｉ＋１のクロック信
号を選択し、クロック信号Φｉをセレクタ出力線6091、
クロック信号Φｉ−１をセレクタ出力線6092、クロック
信号Φｉ＋１をセレクタ出力線6093を介して状態監視回
路614へ供給する。
信号として、２分周回路606の出力信号の変化点から最
も位相の異なるクロック信号Φｉを中心として±π/4位
相の異なる３相Φｉ−１、Φｉ、Φｉ＋１のクロック信
号を選択し、クロック信号Φｉをセレクタ出力線6091、
クロック信号Φｉ−１をセレクタ出力線6092、クロック
信号Φｉ＋１をセレクタ出力線6093を介して状態監視回
路614へ供給する。
また、状態監視回路614では、第７図に示されるよう
に、３個のＤ−F/F7031〜7033は入力信号である２分周
回路606の出力信号を３相のクロック信号Φｉ−1,Φi,
Φｉ＋１でラッチする。EX−OR7041はＤ−F/F7031とＤ
−F/F7032の出力信号の一致、EX−OR7042はＤ−F/F7032
とＤ−F/F7033の出力信号の一致を監視する。EX−OR704
1,7042の出力信号はORゲート705を介してＤ−F/F706の
入力信号となり、クロック信号Φｉ＋１の逆相でリタイ
ミングされ状態監視回路614の出力信号となる。この構
成では、Ｄ−F/F7031〜7033で、入力信号である２分周
回路606の出力信号の多点監視を行い、その監視結果が
一致していれば“0"、不一致が検出されれば“1"を状態
監視回路214の出力信号として位相比較回路608に供給
し、セレクタ609の動作制御を行う。
に、３個のＤ−F/F7031〜7033は入力信号である２分周
回路606の出力信号を３相のクロック信号Φｉ−1,Φi,
Φｉ＋１でラッチする。EX−OR7041はＤ−F/F7031とＤ
−F/F7032の出力信号の一致、EX−OR7042はＤ−F/F7032
とＤ−F/F7033の出力信号の一致を監視する。EX−OR704
1,7042の出力信号はORゲート705を介してＤ−F/F706の
入力信号となり、クロック信号Φｉ＋１の逆相でリタイ
ミングされ状態監視回路614の出力信号となる。この構
成では、Ｄ−F/F7031〜7033で、入力信号である２分周
回路606の出力信号の多点監視を行い、その監視結果が
一致していれば“0"、不一致が検出されれば“1"を状態
監視回路214の出力信号として位相比較回路608に供給
し、セレクタ609の動作制御を行う。
以上、第１図，第４図，第６図に示された実施例を用
いて本発明の説明を行ったが、本回路構成を用いて、非
同期回路を通過して位相同期ずれ状態となった複数の信
号を共通のクロック信号（マスタクロック信号）でリタ
イミングし、複数信号間のビット位相同期を確保するこ
とが可能となる。
いて本発明の説明を行ったが、本回路構成を用いて、非
同期回路を通過して位相同期ずれ状態となった複数の信
号を共通のクロック信号（マスタクロック信号）でリタ
イミングし、複数信号間のビット位相同期を確保するこ
とが可能となる。
このように、本発明によれば入力されるデータの繰り
返し周波数に依存することなく、簡易な論理操作を用い
るだけで最適なタイミングでデータ信号のリタイミング
を行い、かつリタイミング信号の自動的選択が可能な位
相同期回路が提供できる。
返し周波数に依存することなく、簡易な論理操作を用い
るだけで最適なタイミングでデータ信号のリタイミング
を行い、かつリタイミング信号の自動的選択が可能な位
相同期回路が提供できる。
第１図，第４図，第６図は、本発明の実施例である位相
同期回路を示す構成図、 第２図は、第１図の位相比較回路及びセレクタの構成
図、 第３図は、第１図で示した位相同期回路の動作を示すタ
イミングチャート、 第５図は、第４図の状態監視回路の構成図、 第７図は、第６図の状態監視回路の構成図、 第８図は、従来の位相同期回路の一例を示す構成図であ
る。 104……１−３直並列変換回路 105……３分周回路 106……２分周回路 107……３分周回路 108……位相比較回路 109……セレクタ 110,111……ラッチ回路
同期回路を示す構成図、 第２図は、第１図の位相比較回路及びセレクタの構成
図、 第３図は、第１図で示した位相同期回路の動作を示すタ
イミングチャート、 第５図は、第４図の状態監視回路の構成図、 第７図は、第６図の状態監視回路の構成図、 第８図は、従来の位相同期回路の一例を示す構成図であ
る。 104……１−３直並列変換回路 105……３分周回路 106……２分周回路 107……３分周回路 108……位相比較回路 109……セレクタ 110,111……ラッチ回路
Claims (2)
- 【請求項１】ディジタル信号と、このディジタル信号と
周波数及び位相同期がとれた第１のクロック信号と、こ
のディジタル信号と周波数同期がとれた第２のクロック
信号とが供給され、前記第２のクロック信号の位相に同
期したディジタル信号を得るための位相同期回路であっ
て、 前記ディジタル信号と第１のクロック信号とを入力と
し、前記ディジタル信号をＮ（Ｎは２以上の整数）系列
に展開するＮ系列展開回路と、 前記第１のクロック信号をＮ分周し、Ｎ分周クロック信
号を出力する第１のＮ分周回路と、 前記第１のＮ分周回路出力をＭ分周（Ｍは２以上の整
数）し、Ｍ分周クロック信号を出力するＭ分周回路と、 前記第２のクロック信号をＮ分周し、Ｎ相のＮ分周クロ
ック信号を生成する第２のＮ分周回路と、 前記第２のＮ分周回路出力であるＮ相のＮ分周クロック
信号と、前記Ｍ分周回路出力信号の位相関係とを比較
し、前記Ｍ分周回路出力信号の変化点から最も位相の離
れたＮ分周クロック信号を選択する選択回路と、 前記Ｎ系列展開回路出力を前記第１のＮ分周回路出力で
ラッチする第１のラッチ回路と、 前記第１のラッチ回路出力を前記選択回路出力でラッチ
する第２のラッチ回路とを有することを特徴とする位相
同期回路。 - 【請求項２】ディジタル信号と、このディジタル信号と
周波数及び位相同期がとれた第１のクロック信号と、こ
のディジタル信号と周波数同期がとれた第２のクロック
信号とが供給され、前記第２のクロック信号の位相に同
期したディジタル信号を得るための位相同期回路であっ
て、 前記ディジタル信号と第１のクロック信号とを入力と
し、前記ディジタル信号をＮ（Ｎは２以上の整数）系列
に展開するＮ系列展開回路と、 前記第１のクロック信号をＮ分周し、Ｎ分周クロック信
号を出力する第１のＮ分周回路と、 前記第１のＮ分周回路出力をＭ分周（Ｍは２以上の整
数）し、Ｍ分周クロック信号を出力するＭ分周回路と、 前記第２のクロック信号をＮ分周し、Ｎ相のＮ分周クロ
ック信号を生成する第２のＮ分周回路と、 前記第２のＮ分周回路出力であるＮ相のＮ分周クロック
信号と、前記Ｍ分周回路出力信号の位相関係を比較し、
前記Ｍ分周回路出力信号の変化点から最も位相の離れた
Ｎ分周クロック信号を選択する選択回路と、 前記Ｍ分周回路出力信号を前記選択回路出力で誤りなく
ラッチできているかどうかの監視を行う監視回路と、 前記監視回路出力に基づき前記選択回路制御を停止させ
る手段と、 前記Ｎ系列展開回路出力を前記第１のＮ分周回路出力で
ラッチする第１のラッチ回路と、 前記第１のラッチ回路出力を前記選択回路出力でラッチ
する第２のラッチ回路とを有することを特徴とする位相
同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165240A JP2676924B2 (ja) | 1989-06-29 | 1989-06-29 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165240A JP2676924B2 (ja) | 1989-06-29 | 1989-06-29 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332130A JPH0332130A (ja) | 1991-02-12 |
| JP2676924B2 true JP2676924B2 (ja) | 1997-11-17 |
Family
ID=15808535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1165240A Expired - Fee Related JP2676924B2 (ja) | 1989-06-29 | 1989-06-29 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676924B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110133606A (zh) * | 2019-04-16 | 2019-08-16 | 天津大学 | 用于高分辨率雷达阵列系统的频率源同步与校准方法 |
-
1989
- 1989-06-29 JP JP1165240A patent/JP2676924B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332130A (ja) | 1991-02-12 |
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| Date | Code | Title | Description |
|---|---|---|---|
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