KR970004813A

KR970004813A - 직렬/병렬 데이타 변환회로

Info

Publication number: KR970004813A
Application number: KR1019950018341A
Authority: KR
Inventors: 최용식; 이수봉
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1995-06-29
Filing date: 1995-06-29
Publication date: 1997-01-29

Abstract

본 발명의 직렬/병렬 데이타 변환회로는 하나의 직렬/병렬 변환기를 이용하여 다수의 직렬 데이타를 병렬 데이타로 변환하는 것이다.

본 발명은 입력되는 3개의 직렬 데이타(SRL₁∼SRL₃)를 직렬 데이타 선택부(10)가 하나씩 순차적으로 선택하여 출력하고, 직렬 데이타 선택부(10)의 출력신호를 직렬/병렬 변환부(20)가 병렬 데이타로 변환한 후 병렬 데이타 분리 출력부(30)가 3개의 병렬 데이타(PDT₁∼PDT₃)로 분리 출력하며, 병렬 데이타 분리 출력부(30)의 출력신호를 래치부(40)가 저장 및 출력하게 하며, 직렬 데이타(SRL₁∼SRL₃)와 동기로 입력되는 클럭신호(CLOCK)로 타이임 제어부(50)가 직렬 데이타 선택부(10) 및 병렬 데이타 분리 출력부(30)에 인에어블 신호(EN₁∼EN₃)를 인가하여 직렬 및 병렬 데이타의 선택을 제어함과 아울러 래치부(40)로 출력 제어신호(OUT₁∼OUT₃)를 인가하여 병렬 데이타(PDT₁∼PDT₃)의 출력을 제어한다.

Description

직렬/병렬 데이타 변환회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 데이타 변환회로도, 제2도는 제1도의 직렬 데이타 선택부, 병렬 데이타 분리출력부 및 래치부를 보인 상세 회로도, 제3도는 제2도의 타이밍 제어부의 상세 회로도, 제4도의 (가)~(사)는 타이밍 제어부에서 발생되는 인에이블 신호 및 출력 제어신호를 보인 동작 파형도.

Claims

직렬 데이타(SRL₁~SRL₃)를 인에이블 신호(EN₁~EN₃)를 따라 순차적으로 선택출력하는 직렬 데이타 선택부(10)와, 상기 직렬 데이타 선택부(10)의 출력신호를 병렬 데이타로 변환하는 직렬/병렬 변환부(20)와, 상기 직렬/병렬 변환부(20)의 출력신호를 인에이블 신호(EN₁~EN₃)에 따라 순차적으로 분리출력하는 병렬 데이타 분리출력부(30)와, 상기 병렬 데이타 분리출력부(30)의 출력신호를 출력 제어신호(OUT₁~OUT₃)에 따라 저장 및 출력하는 래치부(40)와, 상기 직렬 데이타(SRL₁~SRL₃)와 동기로 입력되는 클럭신호(CLOCK)로 상기 인에이블 신호(EN₁~EN₃) 및 출력 제어신호(OUT₁~OUT₃)를 발생하는 타이밍 제어부(50)로 구성됨을 특징으로 하는 직력/병렬 데이타 변환회로.
제1항에 있어서, 직렬 데이타 선택부(10)는, 인에이블 신호(EN₁)(EN₂)(EN₃)에 따라 각기 도통상태로 되어 직렬 데이타(SRL₁)(SRL₂)(SRL₃)를 통과시키는 버퍼(11,12,13)로 구성됨을 특징으로 하는 직렬/병렬 데이타 변환회로.
제1항에 있어서, 병렬 데이타 분리출력부(30)는, 인에이블 신호(EN₁~EN₃)에 따라 도통상태로 되어 직렬/병렬 변환부(20)의 출력신호를 선택적으로 통과시키는 버퍼 어레이(31,32,33)로 구성됨을 특징으로 하는 직렬/병렬 데이타 변환회로.
제1항에 있어서, 래치부(40)는 출력 제어신호(OUT₁~OUT₃)를 클럭신호로 병렬 데이타 분리출력부(30)의 출력신호를 저장 및 출력하는 플립플롭 어레이(41,42,43)로 구성됨을 특징으로 하는 직렬/병렬 데이타 변환회로.
제1항에 있어서, 타이밍 제어부(50)는, 클럭신호(CLOCK), 를 카운트하여 16개의 클럭신호(CLOCK)의 폭을 가지는 인에이블 신호(EN₁~EN₃)를 순차적으로 발생하고, 인에이블 신호(EN₁~EN₃)의 발생 완료시점에서 출력 제어신호(OUT₁~OUT)를 발생하는 것을 특징으로 하는 직렬/병렬 데이타 변환회로.
제1항 또는 제5항에 있어서, 타이밍 제어부(50)는, 클럭신호(CLOCK)를 카운트하는 카운터(51)와, 상기카운터(51)의 출력신호(QD)를 카운트하는 카운터(52)와, 상기 카운터(52)의 출력신호(QA,QB)의 출력신호를 반전 논리곱하여 카운터(52)를 클리어시키는 낸드 게이트(ND₁)와, 상기 카운터(52)의 출력신호(QA,QB)의 출력신호로 16개의 클럭신호(CLOCK)의 폭을 가지는 인에이블 신호(EN₁)(EN₂)(EN₃)를 순차적으로 출력하는 인에이블신호 출력부(53)와, 상기 카운터(51)의 출력신호(QA,QB,QC) 및 캐리신호(RCC)와 상기 인에이블신호(EN₁)(EN₂)(EN₃)를 조합하여 인에이블 신호(EN₁)(EN₂)(EN₃)의 완료시간에 출력 제어신호(OUT₁)(OUT₂)(OUT₃)를 발생하는 출력 제어신호 발생부(54)로 구성됨을 특징으로 하는 직렬/병렬 데이타 변환회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.