KR20170112631A - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체장치는 테스트신호 및 제어코드신호에 응답하여 테스트리드동작시 컬럼선택신호를 제1 지연구간만큼 지연시켜 센스앰프제어신호를 생성하는 데이터출력제어회로 및 상기 센스앰프제어신호에 응답하여 입출력라인 및 상보입출력라인의 데이터를 센싱 및 증폭하여 출력데이터신호로 출력하는 데이터출력회로를 포함하되, 상기 컬럼선택신호는 비트라인 및 상보비트라인에 실린 데이터를 상기 입출력라인 및 상기 상보입출력라인에 전달하기 위해 인에이블된다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 테스트를 수행하는 반도체장치를 포함하는 반도체시스템에 관한 것이다.
일반적으로, 데이터 입출력라인은 반도체메모리장치 내부에서 데이터 전송을 위해 사용되고 있다. 메모리코어에 포함되는 메모리셀의 데이터는 비트라인에 전송되어 비트라인센스앰프를 통해 센싱 및 증폭되고, 비트라인에 실린 데이터는 로컬라인을 경유하여 글로벌라인으로 전송된다. 통상적으로 글로벌라인은 다수의 뱅크에 걸쳐 글로벌하게 배치되어 데이터패드와 메모리코어 사이의 데이터 전송을 담당한다. 여기서, 글로벌라인과 로컬라인사이의 데이터전송을 위한 회로가 필요하다. 디램(DRAM)의 경우 리드동작에서 로컬라인에 실린 데이터를 센싱 및 증폭하여 글로벌라인으로 전송하기 위해서 입출력센스앰프가 사용되고, 라이트동작에서는 글로벌라인에 실린 데이터를 로컬라인에 전송하기 위해 라이트드라이버가 사용된다.
한편, 기술이 발전함에 따라 반도체장치는 점차적으로 소형화되어 입출력라인간의 간격도 점차적으로 좁아지고 있다. 입출력라인의 간격이 좁아지면서 입출력라인간에 브릿지(Bridge)가 발생하여 반도체장치의 불량을 야기한다. 브릿지는 입출력라인의 기생이온들이 입출력라인간에 전류경로를 형성하여 발생될 수 있다. 입출력라인간의 브릿지가 발생되는 경우 입출력라인에 실린 데이터는 브릿지에 의한 전류누설로 인하여 소실될 수 있다.
본 발명은 입출력라인 및 상보입출력라인사이에 발생하는 브릿지를 테스트할 수 있는 반도체장치를 포함하는 반도체시스템을 제공한다.
이를 위해 본 발명은 테스트신호 및 제어코드신호에 응답하여 테스트리드동작시 컬럼선택신호를 제1 지연구간만큼 지연시켜 센스앰프제어신호를 생성하는 데이터출력제어회로; 및 상기 센스앰프제어신호에 응답하여 입출력라인 및 상보입출력라인의 데이터를 센싱 및 증폭하여 출력데이터신호로 출력하는 데이터출력회로를 포함하되, 상기 컬럼선택신호는 비트라인 및 상보비트라인에 실린 데이터를 상기 입출력라인 및 상기 상보입출력라인에 전달하기 위해 인에이블되는 반도체장치를 제공한다.
또한, 본 발명은 커맨드신호 및 제어코드신호를 출력하고, 출력데이터신호를 입력받는 제1 반도체장치 및 상기 커맨드신호 및 제어코드신호에 응답하여 테스트리드동작이 수행되는 경우 생성되는 컬럼선택신호를 제1 지연구간만큼 지연시켜 센스앰프제어신호를 생성하고, 상기 센스앰프제어신호에 응답하여 입출력라인 및 상보입출력라인의 신호를 센싱 및 증폭하여 상기 출력데이터신호로 출력하는 제2 반도체장치를 포함하되, 상기 컬럼선택신호는 비트라인 및 상보비트라인에 실린 데이터를 상기 입출력라인 및 상기 상보입출력라인에 전달하기 위해 인에이블되는 반도체시스템을 제공한다.
본 발명에 의하면 테스트리드동작시 입출력라인 및 상보입출력라인을 센싱 및 증폭하는 시점을 지연시켜 출력데이터신호를 출력함으로써, 출력데이터신호의 정상여부에 따라 입출력라인 및 상보입출력라인 사이에 발생하는 브릿지를 테스트할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 데이터출력제어회로의 일 실시예에 따른 블럭도이다.
도 3은 도 1에 도시된 반도체시스템에 포함된 메모리뱅크의 일 실시예에 따른 도면이다.
도 4 내지 도 7은 도 1에 도시된 반도체시스템에서 수행되는 동작을 설명하기 위한 타이밍도이다.
도 8은 도 1 내지 도 7에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따은 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체시스템은 제1 반도체장치(11) 및 제2 반도체장치(12)를 포함할 수 있다.
제1 반도체장치(11)는 커맨드신호(CMD) 및 제어코드신호(DCODE<1:2>)를 출력하고, 출력데이터신호(DATA_OUT)를 입력받을 수 있다. 커맨드신호(CMD)는 다수의 비트로 구성되어 다양한 논리레벨조합을 가질 수 있다. 제1 반도체장치(11)는 제2 반도체장치(12)의 동작을 제어하기 위해 기설정된 논리레벨조합을 갖는 커맨드신호(CMD)를 출력할 수 있다. 제1 반도체장치(11)는 커맨드신호(CMD)의 논리레벨조합에 따라 제2 반도체장치(12)의 테스트동작, 액티브동작, 리드동작, 라이트동작 및 리프레시동작 등을 제어할 수 있다. 제1 반도체장치(11)는 제2 반도체장치(12)에 포함된 입출력라인(LIO) 및 상보입출력라인(LIOB) 사이에 발생하는 브릿지(Bridge)를 테스트하는 테스트모드에서 제어코드신호(DCODE<1:2>)를 출력할 수 있다. 제어코드신호(DCODE<1:2>)는 논리레벨조합에 따라 센스앰프제어신호(IOSTBP)를 생성하기 위해 컬럼선택신호(YI)를 지연시키는 지연구간을 설정할 수 있다. 제1 반도체장치(11)는 테스트모드에서 출력데이터신호(DATA_OUT)를 입력받아 입출력라인(LIO) 및 상보입출력라인(LIOB) 사이에 브릿지가 발생했는지 여부를 판단할 수 있다.
제2 반도체장치(12)는 커맨드입력회로(121), 컬럼선택신호생성회로(122), 데이터출력제어회로(123), 메모리뱅크(124) 및 데이터출력회로(125)를 포함할 수 있다.
커맨드입력회로(121)는 커맨드신호(CMD)를 입력받아 액티브신호(ACT), 리드펄스신호(BYPREP) 및 테스트신호(TM)를 생성할 수 있다. 커맨드입력회로(121)는 커맨드신호(CMD)를 디코딩하여 동작모드에 따라 인에이블되는 액티브신호(ACT), 리드펄스신호(BYPREP) 및 테스트신호(TM)를 생성할 수 있다. 액티브신호(ACT)는 메모리뱅크(124)에 포함된 워드라인(미도시)을 활성화시키는 액티브동작에서 인에이블될 수 있다. 액티브신호(ACT)는 리드동작 또는 라이트동작이 수행되기 전 인에이블될 수 있다. 리드펄스신호(BYPREP)는 메모리뱅크(124)에 포함된 데이터를 리드하는 리드동작에서 발생하는 펄스를 포함할 수 있다. 테스트신호(TM)는 입출력라인(LIO) 및 상보입출력라인(LIOB) 사이에 발생하는 브릿지(Bridge)를 테스트하는 테스트모드에서 인에이블될 수 있다.
컬럼선택신호생성회로(122)는 리드펄스신호(BYPREP)를 지연시켜 컬럼선택신호(YI)를 생성할 수 있다. 컬럼선택신호생성회로(122)는 비트라인(도 3의 BL) 및 상보비트라인(도 3의 BLB)에 데이터가 실린 이후에 컬럼선택신호(YI)가 생성되도록 지연구간이 설정될 수 있다. 컬럼선택신호(YI)는 메모리뱅크(124)에 포함된 비트라인(도 3의 BL) 및 상보비트라인(도 3의 BLB)에 실린 데이터를 입출력라인(LIO) 및 상보입출력라인(LIOB)으로 전달하기 위한 신호일 수 있다.
데이터출력제어회로(123)는 컬럼선택신호(YI), 리드펄스신호(BYPREP), 테스트신호(TM) 및 제어코드신호(DCODE<1:2>)를 입력받아 센스앰프제어신호(IOSTBP) 및 프리차지제어신호(LIOPCGB)를 생성할 수 있다. 데이터출력제어회로(123)는 테스트신호(TM) 및 제어코드신호(DCODE<1:2>)에 응답하여 컬럼선택신호(YI)를 지연시켜 센스앰프제어신호(IOSTBP)를 생성할 수 있다. 데이터출력제어회로(123)는 리드펄스신호(BYPREP), 테스트신호(TM) 및 센스앰프제어신호(IOSTBP)에 응답하여 프리차지제어신호(LIOPCGB)를 생성할 수 있다. 테스트신호(TM)가 디스에이블되어 노말리드동작이 수행되는 경우, 데이터출력제어회로(123)는 컬럼선택신호(YI)를 제1 지연구간만큼 지연시켜 센스앰프제어신호(IOSTBP)를 생성할 수 있다. 제1 지연구간은 컬럼선택신호(YI)에 의해 입출력라인(LIO) 및 상보입출력라인(LIOB)에 데이터가 실린 이후 센스앰프제어신호(IOSTBP)가 인에이블되도록 설정될 수 있다. 데이터출력제어회로(123)는 노말리드동작이 수행되는 경우 리드펄스신호(BYPREP)가 인에이블되는 시점에 동기하여 디스에이블되고, 기설정된 구간 이후에 인에이블되는 프리차지제어신호(LIOPCGB)를 생성할 수 있다. 노말리드동작이 수행되는 경우 프리차지제어신호(LIOPCGB)는 센스앰프제어신호(IOSTBP)가 인에이블되는 시점 이후에 인에이블되도록 설정될 수 있다. 테스트신호(TM)가 인에이블되어 테스트리드동작이 수행되는 경우 데이터출력제어회로(123)는 제어코드신호(DCODE<1:2>)에 응답하여 컬럼선택신호(YI)를 제2 지연구간만큼 지연시켜 센스앰프제어신호(IOSTBP)를 생성할 수 있다. 제2 지연구간은 제어코드신호(DCODE<1:2>)의 논리레벨조합에 따라 설정될 수 있다. 제2 지연구간은 입출력라인(LIO) 및 상보입출력라인(LIOB)에 데이터가 실리고 브릿지에 의해 입출력라인(LIO) 및 상보입출력라인(LIOB)의 레벨이 같아지는 구간보다 큰 구간으로 설정될 수 있다. 실시예에 따라서, 제2 지연구간을 단계적으로 변화시키며 입출력라인(LIO) 및 상보입출력라인(LIOB) 사이에 발생하는 브릿지를 테스트할 수 있다. 데이터출력제어회로(123)는 테스트리드동작이 수행되는 경우 리드펄스신호(BYPREP)가 인에이블되는 시점에 동기하여 디스에이블되고, 센스앰프제어신호(IOSTBP)에 동기하여 인에이블되는 프리차지제어신호(LIOPCGB)를 생성할 수 있다.
메모리뱅크(124)는 액티브신호(ACT) 및 컬럼선택신호(YI)에 응답하여 메모리셀에 저장된 데이터를 입출력라인(LIO) 및 상보입출력라인(LIOB)으로 전달할 수 있다. 메모리뱅크(124)는 액티브신호(ACT)에 응답하여 메모리셀에 저장된 데이터를 비트라인(도 3의 BL) 및 상보비트라인(도 3의 BLB)으로 전달 할 수 있다. 메모리뱅크(124)는 컬럼선택신호(YI)에 응답하여 비트라인(도 3의 BL) 및 상보비트라인(도 3의 BLB)의 데이터를 입출력라인(LIO) 및 상보입출력라인(LIOB)으로 전달할 수 있다.
데이터출력회로(125)는 센스앰프제어신호(IOSTBP)에 응답하여 입출력라인(LIO) 및 상보입출력라인(LIOB)을 센싱 및 증폭하여 출력데이터신호(DATA_OUT)로 출력할 수 있다. 데이터출력회로(125)는 센스앰프제어신호(IOSTBP)가 인에이블되는 경우 입출력라인(LIO) 및 상보입출력라인(LIOB)의 전위차를 센싱 및 증폭하여 출력데이터신호(DATA_OUT)로 출력할 수 있다. 데이터출력회로(125)는 프리차지제어신호(LIOPCGB)에 응답하여 입출력라인(LIO) 및 상보입출력라인(LIOB)을 기설정된 레벨로 프리차지시킬 수 있다.
도 2를 참고하면, 데이터출력제어회로(123)는 센스앰프제어회로(21) 및 프리차지제어회로(22)를 포함할 수 있다.
센스앰프제어회로(21)는 제1 지연회로(211), 제2 지연회로(212) 및 제1 선택회로(213)를 포함할 수 있다.
제1 지연회로(211)는 컬럼선택신호(YI)를 제1 지연구간만큼 지연시켜 제1 지연신호(DLY1)를 생성할 수 있다. 제1 지연구간은 노말리드동작에서 컬럼선택신호(YI)에 의해 입출력라인(LIO) 및 상보입출력라인(LIOB)에 데이터가 실린 이후 센스앰프제어신호(IOSTBP)가 인에이블되도록 설정될 수 있다.
제2 지연회로(212)는 제어코드신호(DCODE<1:2>)에 응답하여 컬럼선택신호(YI)를 제2 지연구간만큼 지연시켜 제2 지연신호(DLY2)를 생성할 수 있다. 제2 지연회로(212)는 테스트리드동작에서 입력되는 제어코드신호(DCODE<1:2>)의 논리레벨조합에 따라 제2 지연신호(DLY2)가 인에이블되는 시점을 조절할 수 있다. 예를들어, 제어코드신호(DCODE<1:2>)가 2비트로 구현되어 제1 및 제2 제어코드신호(DCODE<1:2>)가 "L,L"의 논리레벨조합을 갖는 경우 제2 지연회로(212)는 컬럼선택신호(YI)를 제3 지연구간만큼 지연시켜 제2 지연신호(DLY2)를 생성할 수 있다. 제1 및 제2 제어코드신호(DCODE<1:2>)가 "L,L"의 논리레벨조합을 갖는다는 것은 제1 제어코드신호(DCODE<1>)가 로직로우레벨인 "L"을 갖고, 제2 제어코드신호(DCODE<2>)가 로직로우레벨인 "L"을 갖는다는 것을 의미할 수 있다. 제1 및 제2 제어코드신호(DCODE<1:2>)가 "L,H"의 논리레벨조합을 갖는 경우 제2 지연회로(212)는 컬럼선택신호(YI)를 제4 지연구간만큼 지연시켜 제2 지연신호(DLY2)를 생성할 수 있다. 제1 및 제2 제어코드신호(DCODE<1:2>)가 "L,H"의 논리레벨조합을 갖는다는 것은 제1 제어코드신호(DCODE<1>)가 로직하이레벨인 "H"을 갖고, 제2 제어코드신호(DCODE<2>)가 로직로우레벨인 "L"을 갖는다는 것을 의미할 수 있다. 제1 및 제2 제어코드신호(DCODE<1:2>)가 "H,L"의 논리레벨조합을 갖는 경우 제2 지연회로(212)는 컬럼선택신호(YI)를 제5 지연구간만큼 지연시켜 제2 지연신호(DLY2)를 생성할 수 있다. 제1 및 제2 제어코드신호(DCODE<1:2>)가 "H,L"의 논리레벨조합을 갖는다는 것은 제1 제어코드신호(DCODE<1>)가 로직로우레벨인 "L"을 갖고, 제2 제어코드신호(DCODE<2>)가 로직하이레벨인 "H"을 갖는다는 것을 의미할 수 있다. 제1 및 제2 제어코드신호(DCODE<1:2>)가 "H,H"의 논리레벨조합을 갖는 경우 제2 지연회로(212)는 컬럼선택신호(YI)를 제6 지연구간만큼 지연시켜 제2 지연신호(DLY2)를 생성할 수 있다. 제1 및 제2 제어코드신호(DCODE<1:2>)가 "H,H"의 논리레벨조합을 갖는다는 것은 제1 제어코드신호(DCODE<1>)가 로직하이레벨인 "H"을 갖고, 제2 제어코드신호(DCODE<2>)가 로직하이레벨인 "H"을 갖는다는 것을 의미할 수 있다. 제3 지연구간은 제4 지연구간보다 작고, 제4 지연구간은 제5 지연구간보다 작으며, 제5 지연구간은 제6 지연구간보다 작도록 설정될 수 있다. 실시예에 따라서, 제3 내지 제6 지연구간은 다양하게 설정할 수 있다.
제1 선택회로(213)는 테스트신호(TM)에 응답하여 제1 지연신호(DLY1) 또는 제2 지연신호(DLY2)를 센스앰프제어신호(IOSTBP)로 출력할 수 있다. 제1 선택회로(213)는 테스트신호(TM)가 디스에이블된 경우 제1 지연신호(DLY1)를 센스앰프제어신호(IOSTBP)로 출력할 수 있다. 제1 선택회로(213)는 테스트신호(TM)가 인에이블된 경우 제2 지연신호(DLY2)를 센스앰프제어신호(IOSTBP)로 출력할 수 있다.
프리차지제어회로(22)는 구간설정회로(221), 래치회로(222) 및 제2 선택회로(223)를 포함할 수 있다.
구간설정회로(221)는 리드펄스신호(BYPREP)에 응답하여 기설정된 구간동안 디스에이블되는 제1 구간신호(SECT1B)를 생성할 수 있다. 구간설정회로(221)는 리드펄스신호(BYPREP)에 동기하여 로직하이레벨로 디스에이블되고, 기설정된 구간 후에 로직로우레벨로 인에이블되는 제1 구간신호(SECT1B)를 생성할 수 있다. 기설정된 구간은 노말리드동작에서 리드펄스신호(BYPREP)가 인에이블되는 시점부터 센스앰프제어신호(IOSTBP)가 인에이블되는 시점 이후까지로 설정될 수 있다.
래치회로(222)는 리드펄스신호(BYPREP) 및 센스앰프제어신호(IOSTBP)에 응답하여 제2 구간신호(SECT2B)를 생성할 수 있다. 래치회로(222)는 리드펄스신호(BYPREP)에 응답하여 로직하이레벨로 디스에이블되고, 센스앰프제어신호(IOSTBP)에 응답하여 로직로우레벨로 인에이블되는 제2 구간신호(SECT2B)를 생성할 수 있다.
제2 선택회로(223)는 테스트신호(TM)에 응답하여 제1 구간신호(SECT1B) 또는 제2 구간신호(SECT2B)를 프리차지제어신호(LIOPCGB)로 출력할 수 있다. 제2 선택회로(223)는 테스트신호(TM)가 디스에이블된 경우 제1 구간신호(SECT1B)를 프리차지제어신호(LIOPCGB)로 출력할 수 있다. 제2 선택회로(223)는 테스트신호(TM)가 인에이블된 경우 제2 구간신호(SECT2B)를 프리차지제어신호(LIOPCGB)로 출력할 수 있다.
도 3을 참고하면, 메모리뱅크(124)는 메모리셀어레이(31), 비트라인센스앰프(32) 및 연결회로(33)를 포함할 수 있다.
메모리셀어레이(31)는 액티브신호(ACT)에 응답하여 내부에 포함된 메모리셀의 데이터를 비트라인(BL) 및 상보비트라인(BLB)로 전달할 수 있다. 메모리셀어레이(31)는 외부로부터 입력된 어드레스(미도시)에 대응하는 메모리셀의 데이터를 비트라인(BL) 및 상보비트라인(BLB)으로 전달 할 수 있다.
비트라인센스앰프(32)는 비트라인(BL) 및 상보비트라인(BLB)을 센싱 및 증폭할 수 있다. 비트라인센스앰프(32)는 비트라인(BL) 및 상보비트라인(BLB)에 데이터가 실려 비트라인(BL) 및 상보비트라인(BLB)사이에 전위차가 발생하는 경우 비트라인(BL) 및 상보비트라인(BLB)을 센싱 및 증폭할 수 있다.
연결회로(33)는 NMOS트랜지스터들(N31, N32)를 포함할 수 있다. NMOS트랜지스터(N31)는 컬럼선택신호(YI)에 응답하여 비트라인(BL)에 실린 데이터를 입출력라인(LIO)으로 전달할 수 있다. NMOS트랜지스터(N32)는 컬럼선택신호(YI)에 응답하여 상보비트라인(BLB)에 실린 데이터를 상보입출력라인(LIOB)으로 전달할 수 있다.
도 4 내지 도 7을 참고하여 본 실시예에 따른 반도체시스템의 동작을 살펴보면 다음과 같다.
도 4는 본 실시예에 따른 노말리드동작을 나타낸 타이밍도이다.
T11시점 이전에 입출력라인(LIO) 및 상보입출력라인(LIOB)은 로직로우레벨로 인에이블된 프리차지제어신호(LIOPCGB)에 응답하여 기설정된 레벨로 구동될 수 있다. T11시점에 프리차지제어신호(LIOPCGB)는 리드펄스신호(BYPREP)에 응답하여 로직하이레벨로 디스에이블될 수 있다. 입출력라인(LIO) 및 상보입출력라인(LIOB)은 T11시점에 기설정된 레벨로 유지될 수 있다. 컬럼선택신호생성회로(122)는 리드펄스신호(BYPREP)를 지연시켜 T12시점에 로직하이레벨로 인에이블되는 컬럼선택신호(YI)를 생성할 수 있다. T12시점에 컬럼선택신호(YI)가 인에이블되면, 입출력라인(LIO) 및 상보입출력라인(LIOB)은 비트라인(BL) 및 상보비트라인(BLB)으로부터 데이터를 전달받아 전위차를 형성할 수 있다. 데이터출력제어회로(123)는 컬럼선택신호(YI)를 제1 지연구간(TD1)만큼 지연시켜 T13 시점에 로직하이레벨로 인에이블되는 센스앰프제어신호(IOSTBP)를 생성할 수 있다. 데이터출력회로(125)는 센스앰프제어신호(IOSTBP)에 응답하여 T13시점에 전위차가 형성된 입출력라인(LIO) 및 상보입출력라인(LIOB)을 센싱 및 증폭하여 출력데이터(DATA_OUT)로 출력할 수 있다. 프리차지제어신호(LIOPCGB)는 센스앰프제어신호(IOSTBP)가 인에이블된 T13시점 이후 시점인 T14시점에 로직로우레벨로 인에이블될 수 있다. 입출력라인(LIO) 및 상보입출력라인(LIOB)은 T14시점에 인에이블되는 프리차지제어신호(LIOPCGB)에 응답하여 기설정된 레벨로 프리차지될 수 있다.
도 5는 본 실시예의 테스트리드동작에서 입출력라인(LIO) 및 상보입출력라인(LIOB)에 브릿지가 형성되지 않은 경우를 나타낸 타이밍도이다.
T21시점 이전에 입출력라인(LIO) 및 상보입출력라인(LIOB)은 로직로우레벨로 인에이블된 프리차지제어신호(LIOPCGB)에 응답하여 기설정된 레벨로 구동될 수 있다. T21시점에 프리차지제어신호(LIOPCGB)는 리드펄스신호(BYPREP)에 응답하여 로직하이레벨로 디스에이블될 수 있다. 입출력라인(LIO) 및 상보입출력라인(LIOB)은 T21시점에 기설정된 레벨로 유지될 수 있다. 컬럼선택신호생성회로(122)는 리드펄스신호(BYPREP)를 지연시켜 T22시점부터 T23시점까지 로직하이레벨로 인에이블되는 컬럼선택신호(YI)를 생성할 수 있다. 컬럼선택신호(YI)가 인에이블되는 T22시점부터 T23시점까지 구간동안 입출력라인(LIO) 및 상보입출력라인(LIOB)은 비트라인(BL) 및 상보비트라인(BLB)으로부터 데이터를 전달받아 전위차를 형성할 수 있다. 입출력라인(LIO) 및 상보입출력라인(LIOB)은 브릿지가 형성되지 않아 T23시점 이후에도 전위차를 유지할 수 있다. 데이터출력제어회로(123)는 컬럼선택신호(YI)를 제1 지연구간보다 크게 설정되는 제2 지연구간(TD2)만큼 지연시켜 T24 시점에 로직하이레벨로 인에이블되는 센스앰프제어신호(IOSTBP)를 생성할 수 있다. 제2 지연구간(TD2)은 제어코드신호(DCODE<1:2>)의 논리레벨조합에 따라 설정될 수 있다. 데이터출력회로(125)는 센스앰프제어신호(IOSTBP)에 응답하여 T24시점에 전위차가 형성된 입출력라인(LIO) 및 상보입출력라인(LIOB)을 센싱 및 증폭하여 출력데이터(DATA_OUT)로 출력할 수 있다. 프리차지제어신호(LIOPCGB)는 센스앰프제어신호(IOSTBP)가 인에이블된 T24시점 이후 시점인 T25시점에 로직로우레벨로 인에이블될 수 있다. 입출력라인(LIO) 및 상보입출력라인(LIOB)은 T25시점에 인에이블되는 프리차지제어신호(LIOPCGB)에 응답하여 기설정된 레벨로 프리차지될 수 있다.
도 6은 본 실시예의 테스트리드동작에서 입출력라인(LIO) 및 상보입출력라인(LIOB)에 브릿지가 형성되는 경우를 나타낸 타이밍도이다.
T31시점 이전에 입출력라인(LIO) 및 상보입출력라인(LIOB)은 로직로우레벨로 인에이블된 프리차지제어신호(LIOPCGB)에 응답하여 기설정된 레벨로 구동될 수 있다. T31시점에 프리차지제어신호(LIOPCGB)는 리드펄스신호(BYPREP)에 응답하여 로직하이레벨로 디스에이블될 수 있다. 입출력라인(LIO) 및 상보입출력라인(LIOB)은 T31시점에 기설정된 레벨로 유지될 수 있다. 컬럼선택신호생성회로(122)는 리드펄스신호(BYPREP)를 지연시켜 T32시점부터 T33시점까지 로직하이레벨로 인에이블되는 컬럼선택신호(YI)를 생성할 수 있다. 컬럼선택신호(YI)가 인에이블되는 T32시점부터 T33시점까지 구간동안 입출력라인(LIO) 및 상보입출력라인(LIOB)은 비트라인(BL) 및 상보비트라인(BLB)으로부터 데이터를 전달받아 전위차를 형성할 수 있다. 입출력라인(LIO) 및 상보입출력라인(LIOB)은 브릿지가 형성되어 T34시점에 레벨이 같아질 수 있다. 데이터출력제어회로(123)는 컬럼선택신호(YI)를 제1 지연구간보다 크게 설정되는 제2 지연구간(TD2)만큼 지연시켜 T35 시점에 로직하이레벨로 인에이블되는 센스앰프제어신호(IOSTBP)를 생성할 수 있다. 제2 지연구간(TD2)은 제어코드신호(DCODE<1:2>)의 논리레벨조합에 따라 설정될 수 있다. 데이터출력회로(125)는 센스앰프인에이블신호(IOSTBP)가 인에이블되는 T35시점에 입출력라인(LIO) 및 상보입출력라인(LIOB)의 레벨이 동일하여 센싱 및 증폭을 할 수 없기 때문에 잘못된 출력데이터(DATA_OUT)를 출력할 수 있다. 프리차지제어신호(LIOPCGB)는 센스앰프제어신호(IOSTBP)가 인에이블된 T35시점 이후 시점인 T36시점에 로직로우레벨로 인에이블되어 입출력라인(LIO) 및 상보입출력라인(LIOB)를 기설정된 레벨로 프리차지시킬 수 있다. 따라서, 제1 반도체장치(11)는 잘못된 출력데이터(DATA_OUT)를 입력받아 입출력라인(LIO) 및 상보입출력라인(LIOB) 사이에 브릿지가 발생되었다고 판단할 수 있다.
도 7은 본 실시예의 테스트리드동작에서 입출력라인(LIO) 및 상보입출력라인(LIOB)에 브릿지가 형성되는 경우 프리차지제어신호(IOSTBP)의 인에이블시점을 단계적으로 조절하여 테스트하는 동작을 나타낸 타이밍도이다.
컬럼선택신호생성회로(122)는 리드펄스신호(BYPREP)를 지연시켜 T41시점에서 로직하이레벨로 인에이블되는 컬럼선택신호(YI)를 생성할 수 있다. 컬럼선택신호(YI)가 인에이블되는 T41시점에서 입출력라인(LIO) 및 상보입출력라인(LIOB)은 비트라인(BL) 및 상보비트라인(BLB)으로부터 데이터를 전달받아 전위차를 형성할 수 있다. 입출력라인(LIO) 및 상보입출력라인(LIOB)은 브릿지가 형성되어 T44시점에 레벨이 같아질 수 있다.
제1 반도체장치에서 DCODE<1:2>="L,L"로 출력되는 제1 테스트리드동작인 경우 데이터출력제어회로(123)는 컬럼선택신호(YI)를 제3 지연구간(TD3)만큼 지연시켜 T42시점에 로직하이레벨로 인에이블되는 센스앰프제어신호(IOSTBP)를 생성할 수 있다. DCODE<1:2>="L,L"인 경우는 제1 반도체장치로(11)에서 제1 제어코드신호(DCODE<1>)가 로직로우레벨 및 제2 제어코드신호(DCODE<2>)가 로직로우레벨로 출력되는 경우일 수 있다. 센스앰프제어신호(IOSTBP)가 인에이블되는 T42시점에 입출력라인(LIO) 및 상보입출력라인(LIOB)은 전위차를 유지하고 있기 때문에 데이터출력회로(125)는 입출력라인(LIO) 및 상보입출력라인(LIOB)을 센싱 및 증폭하여 정상적인 출력데이터신호(DATA_OUT)를 출력할 수 있다.
제1 반도체장치에서 DCODE<1:2>="L,H"로 출력되는 제2 테스트리드동작인 경우 데이터출력제어회로(123)는 컬럼선택신호(YI)를 제4 지연구간(TD4)만큼 지연시켜 T43시점에 로직하이레벨로 인에이블되는 센스앰프제어신호(IOSTBP)를 생성할 수 있다. DCODE<1:2>="L,H"인 경우는 제1 반도체장치로(11)에서 제1 제어코드신호(DCODE<1>)가 로직하이레벨 및 제2 제어코드신호(DCODE<2>)가 로직로우레벨로 출력되는 경우일 수 있다. 센스앰프제어신호(IOSTBP)가 인에이블되는 T43시점에 입출력라인(LIO) 및 상보입출력라인(LIOB)은 전위차를 유지하고 있기 때문에 데이터출력회로(125)는 입출력라인(LIO) 및 상보입출력라인(LIOB)을 센싱 및 증폭하여 정상적인 출력데이터신호(DATA_OUT)를 출력할 수 있다.
제1 반도체장치에서 DCODE<1:2>="H,L"로 출력되는 제3 테스트리드동작인 경우 데이터출력제어회로(123)는 컬럼선택신호(YI)를 제5 지연구간(TD5)만큼 지연시켜 T45시점에 로직하이레벨로 인에이블되는 센스앰프제어신호(IOSTBP)를 생성할 수 있다. DCODE<1:2>="H,L"인 경우는 제1 반도체장치로(11)에서 제1 제어코드신호(DCODE<1>)가 로직로우레벨 및 제2 제어코드신호(DCODE<2>)가 로직하이레벨로 출력되는 경우일 수 있다. 센스앰프제어신호(IOSTBP)가 인에이블되는 T45시점에 입출력라인(LIO) 및 상보입출력라인(LIOB)은 레벨이 동일하여 센싱 및 증폭을 할 수 없기 때문에 잘못된 출력데이터신호(DATA_OUT)를 출력할 수 있다.
제1 반도체장치에서 DCODE<1:2>="H,H"로 출력되는 제4 테스트리드동작인 경우 데이터출력제어회로(123)는 컬럼선택신호(YI)를 제6 지연구간(TD6)만큼 지연시켜 T46시점에 로직하이레벨로 인에이블되는 센스앰프제어신호(IOSTBP)를 생성할 수 있다. DCODE<1:2>="H,H"인 경우는 제1 반도체장치로(11)에서 제1 제어코드신호(DCODE<1>)가 로직하이레벨 및 제2 제어코드신호(DCODE<2>)가 로직하이레벨로 출력되는 경우일 수 있다. 센스앰프제어신호(IOSTBP)가 인에이블되는 T46시점에 입출력라인(LIO) 및 상보입출력라인(LIOB)은 레벨이 동일하여 센싱 및 증폭을 할 수 없기 때문에 잘못된 출력데이터신호(DATA_OUT)를 출력할 수 있다.
따라서, 제1 반도체장치(11)는 제3 테스트리드동작 및 제4 테스트리드동작에서 잘못된 출력데이터(DATA_OUT)를 입력받아 입출력라인(LIO) 및 상보입출력라인(LIOB)에 브릿지가 발생되었다고 판단할 수 있다. 또한, 제1 반도체장치(11)는 제2 테스트리드동작에서 센스앰프제어신호(IOSTBP)가 인에이블되는 T43시점과 제3 테스트리드동작에서 센스앰프제어신호(IOSTBP)가 인에이블되는 T45시점 사이에 브릿지에 의해 입출력라인(LIO) 및 상보입출력라인(LIOB)의 레벨이 같아진다고 판단할 수 있다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체시스템은 테스트리드동작에서 센스앰프제어신호(IOSTBP)의 인에이블시점을 조절할 수 있다. 데이터출력회로(123)는 테스트리드동작에서 입출력라인(LIO) 및 상보입출력라인(LIOB)에 브릿지가 발생하여 레벨이 같아지는 T34시점 이후에 센스앰프제어신호(IOSTBP)를 인에이블시켜 출력데이터신호(DATA_OUT)를 생성할 수 있다. 제1 반도체장치(11)는 출력데이터신호(DATA_OUT)를 확인하여 입출력라인(LIO) 및 상보입출력라인(LIOB)에 발생하는 브릿지를 테스트할 수 있다. 또한, 본 실시예에 따른 반도체시스템은 센스앰프제어신호(IOSTBP)의 인에이블시점을 단계적으로 변화시킨 제1 내지 제4 테스트동작을 수행하여 브릿지에 의해 입출력라인(LIO) 및 상보입출력라인(LIOB)의 레벨이 같이지는 시점을 확인할 수도 있다.
앞서, 도 1 내지 도 7에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 8를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(12)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(11)를 포함할 수 있다. 도 8에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
11: 제1 반도체장치 12: 제2 반도체장치
121: 커맨드입력회로 122: 컬럼선택신호생성회로
123: 데이터출력제어회로 124: 메모리뱅크
125: 데이터출력회로 21: 센스앰프제어회로
211: 제1 지연회로 212: 제2 지연회로
213: 제1 선택회로 22: 프리차지제어회로
221: 구간설정회로 222: 래치회로
223: 제2 선택회로 31: 메모리셀어레이
32: 비트라인센스앰프 33: 연결회로
1001: 데이터저장부 1002: 메모리컨트롤러
1003: 버퍼메모리 1004: 입출력인터페이스

Claims (20)

  1. 테스트신호 및 제어코드신호에 응답하여 테스트리드동작시 컬럼선택신호를 제1 지연구간만큼 지연시켜 센스앰프제어신호를 생성하는 데이터출력제어회로; 및
    상기 센스앰프제어신호에 응답하여 입출력라인 및 상보입출력라인의 데이터를 센싱 및 증폭하여 출력데이터신호로 출력하는 데이터출력회로를 포함하되, 상기 컬럼선택신호는 비트라인 및 상보비트라인에 실린 데이터를 상기 입출력라인 및 상기 상보입출력라인에 전달하기 위해 인에이블되는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 지연구간은 상기 제어코드신호에 의해 설정되는 반도체장치.
  3. 제 1 항에 있어서, 상기 제1 지연구간은 상기 입출력라인 및 상기 상보입출력라인에 데이터가 실리고 브릿지에 의해 상기 입출력라인 및 상기 상보입출력라인의 레벨이 같아지는 구간보다 큰 구간으로 설정되는 반도체장치.
  4. 제 1 항에 있어서, 상기 데이터출력제어회로는 상기 테스트신호가 인에이블되는 경우 상기 컬럼선택신호를 상기 제1 지연구간만큼 지연시켜 상기 센스앰프제어신호를 생성하고, 상기 테스트신호가 디스에이블되는 경우 상기 컬럼선택신호를 제2 지연구간만큼 지연시켜 상기 센스앰프제어신호를 생성하는 반도체장치.
  5. 제 4 항에 있어서, 상기 제1 지연구간은 상기 제2 지연구간보다 크게 설정되는 반도체장치.
  6. 제 1 항에 있어서, 상기 데이터출력회로는 제1 테스트리드동작에서 상기 컬럼선택신호를 상기 제1 지연구간만큼 지연시켜 상기 센스앰프제어신호를 생성하고, 제2 테스트리드동작에서 상기 컬럼선택신호를 제2 지연구간만큼 지연시켜 상기 센스앰프제어신호를 생성하는 반도체장치.
  7. 제 6 항에 있어서, 상기 제1 테스트리드동작 및 상기 제2 테스트리드동작은 순차적으로 수행되는 반도체장치.
  8. 제 6 항에 있어서, 상기 제2 지연구간은 상기 제1 지연구간보다 크게 설정되는 반도체장치.
  9. 제 1 항에 있어서, 상기 데이터출력제어회로는 상기 센스앰프제어신호가 생성되는 시점에 동기하여 인에이블되는 프리차지제어신호를 생성하는 반도체장치.
  10. 제 9 항에 있어서, 상기 데이터출력회로는 상기 프리차지제어신호에 응답하여 상기 입출력라인 및 상기 상보입출력라인을 기설정된 레벨로 프리차지하는 반도체장치.
  11. 제 1 항에 있어서, 상기 데이터출력제어회로는
    상기 테스트신호 및 상기 제어코드신호에 응답하여 상기 컬럼선택신호를 상기 제1 지연구간만큼 지연시켜 상기 센스앰프제어신호를 생성하는 센스앰프제어회로; 및
    상기 테스트신호에 응답하여 리드펄스신호 및 상기 센스앰프제어신호로부터 프리차지제어신호를 생성하는 프리차지제어회로를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 센스앰프제어회로는
    상기 컬럼선택신호를 제2 지연구간만큼 지연시켜 제1 지연신호를 생성하는 제1 지연회로;
    상기 제어코드신호에 응답하여 상기 컬럼선택신호를 상기 제1 지연구간만큼 지연시켜 제2 지연신호를 생성하는 제2 지연회로; 및
    상기 테스트신호에 응답하여 상기 제1 지연신호 및 상기 제2 지연신호 중 하나를 선택하여 상기 센스앰프제어신호로 출력하는 제1 선택회로를 포함하는 반도체장치.
  13. 제 11 항에 있어서, 상기 프리차지제어회로는
    상기 리드펄스신호에 응답하여 기설정된 구간동안 디스에이블되는 제1 구간신호를 생성하는 구간설정회로;
    상기 리드펄스신호에 응답하여 디스에이블되고, 상기 센스앰프제어신호에 응답하여 인에이블되는 제2 구간신호를 생성하는 래치회로; 및
    상기 테스트신호에 응답하여 상기 제1 구간신호 및 상기 제2 구간신호 중 하나를 선택하여 상기 프리차지제어신호로 출력하는 제2 선택회로를 포함하는 반도체장치.
  14. 커맨드신호 및 제어코드신호를 출력하고, 출력데이터신호를 입력받는 제1 반도체장치; 및
    상기 커맨드신호 및 제어코드신호에 응답하여 테스트리드동작이 수행되는 경우 생성되는 컬럼선택신호를 제1 지연구간만큼 지연시켜 센스앰프제어신호를 생성하고, 상기 센스앰프제어신호에 응답하여 입출력라인 및 상보입출력라인의 신호를 센싱 및 증폭하여 상기 출력데이터신호로 출력하는 제2 반도체장치를 포함하되, 상기 컬럼선택신호는 비트라인 및 상보비트라인에 실린 데이터를 상기 입출력라인 및 상기 상보입출력라인에 전달하기 위해 인에이블되는 반도체시스템.
  15. 제 14 항에 있어서, 상기 제1 지연구간은 상기 제어코드신호에 의해 설정되는 반도체시스템.
  16. 제 14 항에 있어서, 상기 제1 지연구간은 상기 입출력라인 및 상기 상보입출력라인에 데이터가 실리고 브릿지에 의해 상기 입출력라인 및 상기 상보입출력라인의 레벨이 같아지는 구간보다 큰 구간으로 설정되는 반도체시스템.
  17. 제 14 항에 있어서, 상기 제2 반도체장치는 상기 테스트신호가 인에이블되는 경우 상기 컬럼선택신호를 상기 제1 지연구간만큼 지연시켜 상기 센스앰프제어신호를 생성하고, 상기 테스트신호가 디스에이블되는 경우 상기 컬럼선택신호를 제2 지연구간만큼 지연시켜 상기 센스앰프제어신호를 생성하는 반도체시스템.
  18. 제 17 항에 있어서, 상기 제1 지연구간은 상기 제2 지연구간보다 크게 설정되는 반도체시스템.
  19. 제 14 항에 있어서, 상기 제2 반도체장치는 제1 테스트리드동작에서 상기 컬럼선택신호를 상기 제1 지연구간만큼 지연시켜 상기 센스앰프제어신호를 생성하고, 제2 테스트리드동작에서 상기 컬럼선택신호를 제2 지연구간만큼 지연시켜 상기 센스앰프제어신호를 생성하는 반도체시스템.
  20. 제 19 항에 있어서, 상기 제1 테스트동작 및 상기 제2 테스트동작은 순차적으로 수행되고, 상기 제2 지연구간은 상기 제1 지연구간보다 크게 설정되는 반도체시스템.
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