1286326 九、發明說明： 麵 【發明所屬之技術領域】 m 本發明係關於一種半導體記憶元件，尤指一種具有簡化 資料控制信號而減少尺寸之半導體記憶元件。 【先前技術】 通常，半導體記憶元件係接受來自外部電路經由資料輸 入/輸出墊所輸入成串的資料。所接受的該等資料則係行經 一預取（prefetch)單元而可依平行方式加載（loaded)於複數 ® 的資料線上。之後，加載於複數資料線上之資料乃經由複數 的通用輸入/輸出（global input/output，GIO)線傳送至記憶 體芯區。其中，爲了改善把資料傳送至記憶芯部的驅動能力 (drivability)，乃使用資料編碼單元接受加載於複數資料線 上的資料並輸出具有增強驅動能力的資料至複數個通用輸 入/輸出線。 其中，資料編碼單元依據猝發（burst)型式及起動地址 (s t a r t i ng add r e s s )而須令複數資料線的資料差異性的匹配 ® 於複數的通用輸入/輸出線，亦即，猝發型通常具有兩種型 式，一種爲順序（sequential)法，另一種爲交錯 (in ter leaving)法，且複數資料線的資料係依猝發的型式及 起動地址而差異性的匹配於複數的通用輸入/輸出線。爲此 ，乃採用資料輸入選通脈衝信號產生器用於產生複數的控制 信號以控制資料編碼單元。 上述於資料及通用輸入/輸出線間依據猝發型式及起動 地址之差異性匹配例示於下表1，其中係假設猝發長度爲4。 1286326 表1 猝發型式 順序法（十進位） 交錯法（十進位） 起動地址 0 1 2 3 0 1 2 3 GIO線之順序 0,1,2,3 1,2,3,0 2,3,0,1 3,0,1,2 0,1,2,3 1,0,3,2 2,3,0,1 3,2,1,0 資料編碼單元係依據表1所列的猝發型式及起動地址使 資料匹配於通用輸入/輸出線，其中，上述資料編碼單元的 操作係由資料輸入選通脈衝信號產生器所產生之複數個控 •制信號作控制。 以下所說明，關於上述半導體記億元件之諸種操作，係 有關傳統式上下雙行資料率2同步動態隨機存取記憶體 (DDR2 SDRAM)的寫操作者。 就寫操作而言，係把寫指令及縱列地址（column address) 以同步化於一鐘脈信號之第1鐘脈循環的上升緣部方式輸入 於傳統的DDR2 SDRAM，且輸入以同步化於該鐘脈信號之第 2鐘脈循環的上升緣部與下降緣部之第1資料及第2資料。 ^ 之後，由鐘脈信號的第3個鐘脈循環起，在鐘脈信號之每一 個上升緣部及每一個下降緣部均輸入以依據猝發長度而定 的資料。 以同步化於鐘脈信號所輸出的資料，係依序的行經一資 料銷而可加載於四個內部暫存器，例如第1〜第5資料加載 於第1內部暫存器；第2及第6資料加載於第2內部暫存器 :第3及第7資料加載於第3內部暫存器；而第4及第8資 料則加載於第5內部暫存器。 1286326 • 加載於第1〜第4內部暫存器的資料，係分別同步化於 .鐘脈信號加載於例如第1〜第4之4個資料節點（n〇de)上， 例如，第1〜第4資料係同步化於鐘脈信號第2鐘脈循環之 下降緣部加載於第1〜第4資料節點上，而第5〜第8資料 則係同步化於鐘脈信號第4鐘脈循環之下降緣部加載於第工 〜第4資料節點上。 先則的DDR2 SDRAM狀況，四個通用輸入/輸出線、 例如第1〜第4通用輸入/輸出線係對應於一個資料銷者。 ® 同時，加載於第1〜第4節點上的資料及加載於第1〜 第4通用輸入/輸出線gi〇-〇〜gi〇-3的資料兩者間的匹配 方法，係基於縱列地址及猝發之至少二個主要的比特（b i t， binary digit)作確定。 依先前技術，係使用資料輸入控制編碼信號產生器，其 係將兩個主要的比特aO及a 1予以移位，其移位量爲同步於 一內部鐘脈之 AL(additive latency， 相加等數時間）+ CL(C AS等數時間）的複數個鐘脈循環量，因而產生了第1資 ® 料輸入控制編碼信號sosebO-wt及第2資料輸入控制編碼信 號sesebl-wt。其中，AL及CL係由一模式暫存器組（MRS) 所決定。又，MRS亦用以決定猝發型式。例如，猝發型控制 信號seqb-int係基於MRS而產生。當猝發型控制信號 seqb-int爲邏輯低準位時，猝發型爲順序法，而當猝發型控 制信號seqb-int爲邏輯高準位時，猝發型則爲交錯法。 同時，合於先前DDR2 SDRAM中的內部鐘脈信號產生 器係按照寫指令而產生內部鐘脈信號dinclkP。 1286326 ， 又者’先前的DDR2 SDRAM含有複數個資料對正單元 ’各該資料對正單元係接收以順序輸入並同步化於鐘脈信號 Μ 之上升緣部與下降緣部的四個資料，並以並聯且同步於該相 同鐘脈之方式輸出所接收的該四個資料。例如，把所輸入、 其與第1鐘脈循環之上升緣部相同步的資料予以輸出作爲一 第1上升資料dinOr ,·把所輸入、其與第i鐘脈循環之下降 緣部相同步的資料予以輸出作爲一第1下降資料din0f;把 所輸入、其與第2鐘脈循環之上升緣部相同步的資料予以輸 出作爲一第2上升資料dinlr;及把所輸入、其與第2鐘脈 循環之下降緣部相同步的資料予以輸出作爲一第2下降資料 dinlf 〇 第1圖爲用於實行寫操作之先前DDR2 SDRAM的資料 傳送路徑方塊圖。· 如圖所示，先前的DDR2 SDRAM包括一資料輸入控制 信號產生器100，用以對第1及第2資料輸入控制編碼信號 soseb0_wt及sosebl_wt作解碼，以產生第1〜第4資料輸入 _ 控制信號soseb01wt<0>〜soseb01wt<3>; —資料輸入選通脈 衝信號產生單元1 10，係基於內部鐘脈信號dinelkp、碎發型 控制信號seqb —int、及第1〜第4資料輸入控制信號 soseb01wt<0>〜 soseb01wt<3>而產生複數個資料輸入選通 脈衝信號 dinstb —r0 —0 〜dinstb —r0 —3， （Unstb_f〇_〇 〜 dinstb_f0_3, dinstb一r1一0 〜dinstb一r1一3， dinstb fl 〇 〜 dinstb_fl —3 及 dinstb_pcg_0 〜dinstb —pcg_3;及一資料編碼 單元12〇，用以令來自複數個資料對正單元所輸出的資#和j 1286326 複數個通用輸入/輸出線相匹配。 詳細而論，資料輸入選通脈衝信號產生器1 1 0係含有一 第1與一第2切換開關111、112及第1〜第4資料輸入選通 脈衝信號產生器1 1 3〜1 1 6。 ‘第1及第2切換開關1 1 1，1 1 2係基於猝發型控制信號 seqbjnt而分別把第 2及第 4資料輸入控制信號 soseb01wt<l>、sosebOl评1<4>連接至第1及第3資料輸入選 通脈衝信號產生器113，115。其中，當猝發型控制信號 # seqb_int爲邏輯低準位時，第1及第2切換開關111，112係 直線式的把第2及第4資料輸入控制信號8(^61)01%1<1>及 8〇8心01%1<3>連接於第1及第3資料輸入選通脈衝信號產生 器113及115。反之，當猝發型控制信號seqbjnt爲邏輯高 準位時，第1及第2切換開關1 1 1，1 1 2係交叉式的把第2 及第4資料輸入控制信號soseb01wt<l>& 8〇861)01\¥1:<3>連 接於第1及第3資料輸入選通脈衝信號產生器113及115。 例如，當猝發型控制信號seqb jnt爲邏輯低準位時，第1切 修換開關111係把第4資料輸入控制信號sos eb 01 wt<3>連接至 第1資料輸入控制信號SOSe01wt<0>之信號輸入端及第3資 料輸入控制信號sosebOl wt<2>之信號輸入端兩者間的信號 輸入端，並把第2資料輸入控制信號8〇^1)01〜1<1>連接於第 3資料輸入控制信號sose01wt<2>之信號輸入端下方的信號 輸入端。而當猝發型控制信號seqbjnt爲邏輯高準位時，第 4資料輸入控制信號sosebOl wt<3>係連接於第3資料輸入控 制信號sosebOl wt<2>之資料輸入端下方的資料輸入端，第2 1286326 資料輸入控制信號soseOl wt<l>則連接於第1資料輸入控制 信號soseb01wt<0>之信號輸入端及第3資料輸入控制信號 S〇Seb01wt<2>2信號輸入端兩者間的信號輸入端。 第1資料輸入選通脈衝信號產生器113係基於內部鐘脈 信號dinclkp、第1與第2切換單元111，112之輸出信號、 及第 1 與第 3資料輸入控制信號 soseb01wt<0>、 soseb01wt<2>等而產生資料輸入選通脈衝信號dinstb_r0_0, dinstb_f0_0，dinstb —fl_0、及 dinstb_pcq_0 ° 當內部鐘脈信號dinclkp爲脈衝狀時，倘第1資料輸入 控制信號sosebOlwt被激活，第1資料輸入選通脈衝信號產 生器113即輸出資料輸入選通脈衝信號dinstb_r0_0作爲和 內部鐘脈信號dinclkp同步化的高脈衝，惟如第1資料輸入 控制信號sosebOlwt未被激活，則係輸出資料輸入選通信號 dinstb — rO — O作爲低準位。同樣的，倘第1開關in之第1 輸出被激活，係輸出資料輸入選通脈衝信號dinstbjO — O作 爲和內部鐘脈信號dinelkp相同步化的高脈衝，而如第}開 關111之第1輸出未被激活時，則係輸出資料輸入選通信號 dinstb-fO — O作爲低準位。同理，倘第3資料輸入控制信號 soseb01wt<2>被激活，係輸出資料輸入選通脈衝信號 dinstb —rl_0作爲同步化於內部鐘脈信號dinclkp的高脈衝， 而如第3資料輸入控制信號soseb01wt<2>未被激活時，則係 輸出資料輸入選通脈衝信號dinstb — rl—0作爲低準位。又， 倘第1切換單兀111之第2輸出被激活，係輸出資料輸入選 通脈衝信號dinstb —f 1—0作爲同步化於內部鐘脈信號dinclkp -10- 1286326 . 的高脈衝，而如第1切換單元111之第2輸出未被激活時， 則係輸出資料輸入選通脈衝信號dinsitb_f 1_0作爲低準位。
V 所輸出的資料輸入選通脈衝信號dinstb-pcgj係作爲同步 化於內部鐘脈信號dinclkp之高脈衝。 • 第2資料輸入選通脈衝信號產生器114係基於內部鐘脈 信號dinclkp及第1〜第4資料輸入控制信號S〇Seb01wt<0> 〜soseb0 1wt<3>W產生資料輸入選通脈衝信號dinstb_rO_l， dinstb —fOJ，dinstb —fl_l 及 dinstb —peg—1。第 2 資料輸入選 # 通脈衝信號產生器114的動作與上述第1資料輸入選通脈衝 * 信號產生器1 1 3的動作相同。 第3資料輸入選通脈衝信號產生器115係基於內部鐘脈 信號dinclkp及第2切換單元112之輸出信號而產生資料輸 入選通脈衝信號 dinstb — rO —2，dinstb —f0_2，dinstb —rl—2, dinstb —fl__2，及dinstb_pcg_2。第3資料輸入選通脈衝信號 產生器115之動作與上述第1資料輸入選通脈衝信號產生器 1 1 3的動作相同。 ® 第4資料輸入選通脈衝信號產生器116係基於內部鐘脈 信號dinclkp及第1〜第4資料輸入控制信號soseb01wt<0> 〜soseb01wt<3>^產生資料輸入選通脈衝信號dinstb__r〇_3, dinstb —f0_3，dinstb_fl —3，及 dinstb —peg —3。第 4 資料輸入 選通脈衝信號產生器116之動作與上述第1資料輸入選通脈 衝信號產生器1 1 3的動作相同。 資料編碼單元120包括第1〜第4資料編碼器121〜124 1286326 第1資料編碼器121係基於複數個資料輸入選通脈衝信 號 dinstb一rO〜〇 〜dinstb一rO一3， dinstb一fO—O 〜dinstb一fO—3， dlnstb—rl—0 〜dinstb—rl一3， dinstb_fl一0 〜dinstb一fl—3 及 dinstb —pCg —〇 〜dinstb —pCg —3 而輸出第！上升資料 din〇r<〇> 、第1下降資料din0f<0>、第2上升資料dinlr<0>、及第2 丁降資料dinlf<〇>至第1〜第4通用輸入/輸出線gi〇_0<0> 〜gi〇 —3<0>。其中，’<’與’〉’間的數字係表示資料銷的數量 〇 第2資料編碼器丨22係基於複數個資料輸入選通脈衝信 藏 dinstb一rO—〇 〜dinstb—rO一3， dinstb一f〇一〇 〜dinstb—fO一3， dinstb一rl一〇 〜dinstb—rl一3， dinstb—fl一0 〜dinstb一fl—3，及 dinstb —peg —〇 〜dinstb —peg —3 而輸出第 1 上升資料 dinOr<l> ’第1下降資料dinOf<l>，第2上升資料dinlr<l>及第2 下降資料dinlf<i>至第1〜第4通用輸入/輸出線gio_〇<1> 〜gi〇—3<1> 〇 第3資料編碼器123係基於複數個資料輸入選通脈衝信 號 dinstb一rO一〇 〜dinstb一rO一3， dinstb—f〇—〇 〜dinstb一fO一3, dinstb一rl一〇 〜dinstb—rl一3， dinstb一fl—〇 〜dinstb—fl一3，及 dinStb-pcg-〇 〜dinstb —peg —3 而輸出第 1 上升資料 din〇r<2> ’第1下降資料din0f<2>，第2上升資料dinlr<2>及第2 下降資料dinlf<2>至第1〜第4通用輸入/輸出線gi〇 —〇<2> 〜gi〇一3<2> 〇 第4資料編碼器1 24係基於複數個資料輸入選通脈衝信 號 dinstb—r〇一〇 〜dinstb一rO一3， dinstb—f〇—〇 〜dinstb一f〇_3, -12- 1286326 • dinstb一rl 一〇 〜dinstb —rl — 3，dinstb一fl』〜diimb 一fl — 3，及 dinstb —pcg — 0 〜dinstb — pcg — 3 而輸出第 i 上升資料 din〇r<3> ，第1下降資料din0f<3>，第2上升資料dinlr<3>及第2 下降資料dinlf<3>至第1〜第4通用輸入/輸出線gi〇_〇<3> ‘〜gi〇一3<3> ° 第2圖爲第1圖所不第1資料輸入選通脈衝信號產生器 113之塊圖。 如圖所示，第i資料輸入選通脈衝信號產生器i i 3包括 ® 一資料輸入選通脈衝邏輯信號產生器201及一資料輸入選通 脈衝信號驅動器202。 資料輸入選通邏輯信號產生器201係接受第1資料輸入 控制信號soseb01wt<0>，第1切換單元之ill的第1輸出， 第3資料輸入控制信號soseb〇lwt<2>，及第1切換單元Η」 的第2輸出而產生第1〜第5邏輯信號nl〜n5，而資料輸入 選通脈衝信號驅動器202係接受第1〜第5邏輯信號nl〜n5 以產生輸入選通脈衝信號 dinstb_r0_0，dinstb_fO_〇, dinstb — rl 一 0, dinstb — fl 一0，及 dinstb — pcg — 0。其中，該資料 輸入選通脈衝信號驅動器202含有複數個大尺寸的反相器。 第2〜第4資料輸入選通脈衝信號產生器114〜116之搆 造與第1資料輸入選通脈衝信號產生器113相同。 第3圖爲第1資料編碼器之方塊圖。 如圖所示，第1資料編碼器121包括第1〜第4資料輸 入/輸出感知放大器331〜334。 第1資料輸入/輸出慼知放大器331係接受資料輸入選 -13- 1286326 通脈衝信號 dinstb—Γ〇一〇， dinstb一fO—0， dinstb—rl—〇, dinstb —fl_〇，及dinstb —pcg_〇而分別作爲第i〜第$控制輸 入信號以把第1上升資料din〇r，第i下降資料din〇f，第2 上升資料dinlr，及第2下降資料dinlf中的一個資料輸出至 > 第1通用輸入/輸出線gi〇_0。 第2資料輸入/輸出感知放大器3 32係接受資料輸入選 通脈衝信號 dinstb —rO-1，dinstb — fO—1，dinsmj， _ dinstb —fi —i，及dinstb —pcgj而分別作爲第1〜第$控制輸 馨入侣號以將第1上升資料dinOr，第1下降資料din〇f，第2 上升資料dinlr，及第2下降資料dinlf輸出至第2通用輸入 /輸出線gi〇_l。 第3資料輸入/輸出感知放大器333係接受資料輸入選 通脈衝信號 dinstb 一 r0 —2，dinstb —fO — 2，dinstb 一 rl-2, dinstb —Π—2，及dinstb —pcg_2而分別作爲第i〜第$控制輸 入號以把第！上升資料din0r，第1下降資料din〇f，第2 上升資料dinlr，及第2下降資料dinlf中的一個資料輸出至 _第3通用輸A /輸出線gi〇 —2。 第4資料輸入/輸出感知放大器3 34係接受資料輸入選 通脈衝信號 dinstb_r0 —3， dinstb_f0 —3， dinstbjl_3, dinstb —fl —3，及dinstb —pcg-3而分別作爲第1〜第$控制輸 入is號以把第1上升資料din〇r，第1下降資料din〇f，第2 上升資料din lr，及第2下降資料din lf_出至第4通用輸入 /輸出線gi〇_3 。 當資料輸入選通脈衝信號dinstb__r0 —0被激活時，第i -14- 1286326 資料輸入/輸出感知放大器33 1係放大第1上升資料din Or 並把放大的第1上升資料輸出至第1通用輸入/輸出線 gio_0。同樣的，當資料輸入選通脈衝信號dinstb — f〇_〇被激 活時，第1下降資料din0f係被放大並輸出至第1通用輸入 • /輸出線gi〇 —〇。當資料輸入選通脈衝信號dinstbj^o被激 活時，第2上升資料din lr被放大並輸出至第1通用輸入/ 輸出線gi〇_〇。當資料輸入選通脈衝信號dinstb_f 1__0被激活 時，第1資料輸入/輸出感知331係放大第2下降資料dinlf Φ 並把放大的第2下降資料輸出至第1通用輸入/輸出線。 ， 第2〜第4資料輸入/輸出感知放大器332〜334的動作 與上述第1資料輸入/輸出感知放大器331的動作相同。 依先前技術，由資料輸入選通脈衝信號產生器110所產 生的20個資料輸入選通脈衝信號係共同的由第.i〜第4資料 編碼器121〜124的各編碼器所分配。例如，以xl6 DDR2 SDRAM而言，因各資料銷係接於不同的資料編碼器，故16 個資料編碼器必須分攤20個資料輸入選通脈衝信號。而如 ^爲雙資料率3同步動態隨機存取記憶體（DDR3 SDRAM)時， 因DDR3 SDRAM係實行8比特預取操作，故須有64個資料 編碼器。 因此，複數個輸入資料選通脈衝信號之每一個的信號長 度乃須要有數千微米之長。其中，一般而言，半導體記憶元 件中有兩種不同的資料線：一種通用（gl〇bal)線，另一種爲 局部（local)線。通用輸入/輸出線、複數資料輸入選通脈衝 信號之信號線等均屬一種通用線。較諸於局部線，通用線可 1286326 連接含於半導體記憶元件中的較多電路單元並具有較大的 Λ 尺寸。此外，通用線及局部線係以不同製法形成，故如增加 ^ 通用線的數量時，必將增加半導體記憶元件的尺寸，因而乃 希求減少通用線的數量。 ，【發明內容】 因之，本發明之目的係提供一種減少信號線數量之半導 體記憶元件。 依本發明之一個態樣，係提供一種減少資料線長度之半 φ 導體記憶元件，包括：複數個資料輸入選通脈衝信號產生單 ^ 元，各該單元係基於複數個資料輸入控制編碼信號而產生複 數個資料輸入選通脈衝信號；及複數個資料編碼器，係一個 對應一對複數個的資料輸入選通脈衝信號產生單元而依複 數個的資料輸入選通脈衝信號把資料輸出至複數個通用輸 入/輸出線。 【實施方式】 以下，將配合附圖說明依本發明之半導體記憶元件實施 •例。 第4圖爲依本發明半導體記憶元件之一代表性實施例方 塊圖。 如圖所示，本發明之半導體記憶元件包括第1〜第4資 料輸入選通脈衝信號產生單元401〜404,係基於一內部鐘脈 信號dinclkp、一第1資料輸入控制編碼信號soseb0_wt及一 第2資料輸入控制編碼信號sosebl —wt而產生複數個資料輸 入選通脈衝信號 dinstb__rO__〇 〜dinstb —rO — 3，dinstb — fO —0 〜 -16- 1286326 ^ dinstb—fO一3， dinstb一rl一0 〜dinstb—rl一3， dinstb—fl一Ο 〜 dinstb —fl — 3，及 dinstb 一 peg —Ο 〜dinstb —pcg__3;及第 1 〜第 4 資料編碼器405〜408’係根據複數個資料輸入選通脈衝信號 dinstb 一rO — Ο 〜dinstb一r0一3， dinstb一f0一0 〜dinstb一fO —3, dinstb一rl—O 〜dinstb_rl一3， dinstb—fl-〇 〜dinstb一fl一3，及 dinstb_pcg —0 〜dinstb_pcg_3 而將一第 1 上升資料 dinOr，一 第1下降資料dinOf，一第2上升資料dinlr，及一第2下降 資料dinlf輸出至第1〜第4通用輸入/輸出線gi〇_〇〜gi〇_3 • 〇 其中，如第4圖所示，第1〜第4資料輸入選通脈衝信 號產生單元401〜404係分別一個對應一個於第1〜第4資料 編碼器405〜408。 各該第1〜第4資料輸入選通脈衝信號產生器401〜404 分別均含有如第1圖所示的資料輸入控制信號產生器1 00及 資料輸入選通脈衝信號產生器110。 因此，各該第1〜第4資料輸入選通脈衝信號產生單元 β 401〜404係產生複數個資料輸入選通脈衝信號用以控制所 對應的資料編碼器。 其中，資料輸入選通信號產生器及所對應的資料編碼器 兩者間之距離最好是最小化。 較諸於先前技術，複數的資料輸入選通脈衝信號並非由 諸資料編碼器所分攤。又，複數的資料輸入選通脈衝信號的 信號線係形成作爲局部線。因此，用於複數資料輸入選通脈 衝信號的信號線所須之尺寸即可減小。 1286326 . 雖上述之半導體記憶元件含有4個資料編碼器，但該半 導體記憶兀件自可含有更多、例如1 6個編碼器。 依本發明，倘半導體記憶元件含1 6個資料編碼器時， 則係1 6個資料輸入選通脈衝信號產生單元一個對一個的對 •應於該1 6個資料編碼器。 又，因DDR3 SDRAM係實行8比特預取操作，故本發 明亦可應用於須要64個資料編碼器的DDR3 SDRAM。再者 ’本發明尙可應用於遂行16比特或32比特預取操作的各種 # 不同之半導體記憶元件。 因之，依本發明，由於可減小半導體記憶元件的尺寸， 因之亦可減少功率的消耗。 本發明申請案所含主題內容係對應於2004年10月29 曰於韓國專利局所申請之第2004-87326號專利案，該案之 全篇內容可資參照。 同時，本發明業已舉示實施例詳陳如上，但此道行家自 可作不同的改變及修飾，但均應仍屬本發明之專利保護範疇 •。 【圖式簡單說明】 第1圖爲用於實行寫操作之先前DDR2 SDRAM資料傳. 送路徑方塊圖。 第2圖爲第1圖所示一第1資料輸入選通信號產生器方 塊圖。 第3圖爲第1圖所示一第1資料編碼器方塊圖。 第4圖本發明代表性實施例之半導體記憶元件方塊圖。 -18- 1286326 元件符號說明 100 資料輸入控制信號產生器 110 資料輸入選通脈衝信號產生器 111， 112 第1、第2切換單元 113，114，115，116 第1〜第4資料輸入選通脈衝信號產生器 121， 122， 123， 124 第1〜第4資料解碼器 201 資料輸入選通脈衝信號產生器 202 資料輸入選通脈衝信號驅動器 331， 332, 333, 334 第1〜第4輸入/輸出感知放大器 400 半導體記憶元件 401，402, 403, 404 第1〜第4資料輸入選通脈衝信號產生單元 405, 406, 407, 408 第1〜第4資料解碼器 -19-