JP2537493B2 - フオ−ルスル−遅延を減少させた先入れ先出しデ−タメモリ - Google Patents

フオ−ルスル−遅延を減少させた先入れ先出しデ−タメモリ

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Description

【発明の詳細な説明】 産業上の利用分野 本発明はFIFO（先入れ／先出し）メモリに関し、特に
フオールスルー遅延（fall−through delay）を減少さ
せて作動する改良された直列シフトレジスタに関する。
従来技術の説明 FIFOメモリは、異なる周波数で作動するシステムある
いは装置の間で２進データを転送する必要があり、かつ
データの順序を変えないままとする必要のある中間バツ
フアとして広く使用されている。これらの装置はカスケ
ードオペレーシヨンのために連結された多数のシフトレ
ジスタステージから構成されることが多い。データはあ
るシフトイン（shift−in）周波数において第１のシフ
トレジスタ段へクロツクされ、かつある待ち時間即ちフ
オールスルー遅延の後、該データは異なつたシフトアウ
ト（shift−out）周波数で最終段からクロツクアウトさ
れる。フオールスルー遅延とは入力側から出力側までFI
FOを介してデータが伝搬する時間である。
FIFOがデータ処理の遅い装置からはるかに速い装置ま
でデータの全体ブロツクを保持するに十分な大記憶容量
即ち長さを有することが望ましい。しかしながら、FIFO
の容量が大きい、典型的には256バイトである場合、フ
オールスルー遅延は長くなり、特に、FIFOが空であつ
て、新しいデータが入力される場合長くなり、性能に悪
影響を与え、システムの設計上好ましくない抑止を課
す。
従来技術においては、FIFOの問題に対処する努力は色
々なされてきたが、最小の効果しかなかつた。１つの方
法は、ランダムアクセスメモリを用いたFIFOバツフアを
設計することであつた。このタイプの装置は米国テキサ
ス州、カロルトンのモステツク社（Mostek,Inc.of Carr
ollton,Texas）により製造されたMK4501 FIFOである。
一般的に、RAMタイプFIFOは大きなデータブロツクをバ
ツフアとして記憶し、かつデータを迅速に再現すること
ができる。しかしながら、FIFOへ同時に読出しおよび書
込みを行うには、RAMはデユアルポート化し、あるいは
デユアルポート・オペレーシヨンをシミユレートするに
十分な制御ロジツクを有する必要がある。さらに、RAM
におけるデータ位置のトラツクを続けるために複雑な回
路を採用する必要がある。付加的なカウンタおよび制御
回路により当該装置を益々複雑にし、かつデータをアク
セスしうる速度を低下させる。
ジヤンセン他（Jansen et al）への米国特許第4,314,
361号は単一の固定入力側と可変の出力側とを有するシ
フトレジスタタイプの別のFIFOメモリ装置を開示してい
る。この特許においては、各メモリステージは出力バス
に接続されており、論理回路はバツフアからデータが抽
出される段を選択する。この装置では、データがFIFO全
体を通つて転送される必要がないためフオールスルー遅
延を減少させたが；データの大きいブロツクをバツフア
として記憶するために極めて好ましい集積回路の形態で
簡単には構成できない。各エモリステージは出力バスを
励振する独立したトランジスタを必要とし、その結果の
配線、複雑さ、チツプ領域の増加および大電力の消散問
題により前述の装置を実用的でないものにしている。フ
オールスルー遅延を最小とするが、簡単でありかつコス
ト的に効果的である一方、集積回路として製造できるよ
うにするよう設計されたFIFOが要求されている。
発明の概要 本発明は従来技術によるFIFOメモリの制限および欠点
を除去しようとするものである。
したがつて、本発明の主要な目的は、極めて急速なフ
オールスルー時間で、かつほとんどのRAMをベースとし
たFIFOにおけるよりも速いシフトインおよびシフトアウ
ト速度でデータの全ブロツクをバツフアとして記憶しう
るFIFOデータメモリを提供することである。
本発明の別の目的は、RAMをベースとした設計におい
て必要とされる複雑な復号器や同調ロジツクを要せず、
設計の簡単なFIFOデータメモリを提供することである。
本発明のさらに別の目的は、データの全ブロツクをバ
ツフアとして記憶でき、かつ集積回路技術を用いて実行
しうるFIFOデータメモリを提供することである。
前述およびその他の目的はフオールスルー遅延を減少
させ、かつ簡単な設計を提供するFIFOデータメモリによ
り本発明において達成される。本発明によれば、FIFOデ
ータメモリは複数のシフトレジスタステージ（段）、即
ちカスケードオペレーシヨンを行なうよう連結された複
数のメモリセルを含む。シフトレジスタ段はセクシヨン
（section）に順次配置されている。前記レジスタセク
シヨンの各々は関連の入力側および出力側を有する。さ
らに、各レジスタセクシヨンは数の異なるレジスタ段か
ら構成されており、したがつて、異なつた長さを有する
ものといえる。FIFOの入力側に最も近い第１のセクシヨ
ンの長さは最も長く、順次セクシヨンの長さは短くな
り、出力側に最も近い最後のセクシヨンの長さは最小で
ある。
各セクシヨンの長さは、割込みのないデータの流れを
保証しながら、バツフアを通るフオールスルー遅延を減
少させるように適正化し、かつこれらの適度のセクシヨ
ンの長さは最大必要遅延時間、各々の個別の段のバルブ
（bubble）およびシフト時間、最大許容入力および出力
クロツク速度およびFIFOデータメモリの所望の長さの関
数である。
シフトレジスタセクシヨンおよび内部シフトレジスタ
段は出力側が入力側に連結されているため、第１の段の
入力側に入るデータは最終セクシヨンの最終段の出力側
に達するまで段から段へラインをシフトダウンする。
さらに、バイパスバスが、データパルスが通つて導入
される各レジスタセクシヨンの入力ターミナルに選択的
に連結される。送入されてくるデータは、データが空で
あるFIFOレジスタセクシヨンを内部的に分岐して、デー
タで充満しておらず、出力側に最も近いレジスタセクシ
ヨンに入る。空のFIFOの場合、このレジスタセクシヨン
も、長さの最も短い空セクシヨンである。
各レジスタ段は自動クロツキングを開始させるための
状態および制御ロジツクを有し、そのためデータはデー
タメモリの出力側に向つてシフトされる。前記状態ロジ
ツク手段は当該段に対して空のデータ状態と、先の段に
対してデータ充満状態との発生を検出する。双方の状態
が検出されると、各メモリ段内の制御ロジツクは自動ク
ロツキングオペレーシヨンを開始し、先の段からのデー
タが現在の空の段にシフトされる。その時点で当該デー
タを含む段に対する状態ロジツク手段がそれ自体のステ
ージおよび先行段に対してデータ充満状態を検出するま
でデータは前記プロスセによつて、段毎にシフトされ続
ける。この自動クロツキングプロセスによつて、FIFOメ
モリの左側へ入つたデータは自動的に右方にシフトさ
れ、外部のシフトインクロツクから完全に非同期性にさ
れる。
さらに、当該セクシヨンのデータが充満の状態あるい
はデータが空の状態のいずれかを指示するために状態手
段が各レジスタセクシヨンに連結されている。制御ロジ
ツク手段が各レジスタセクシヨンに連結されており、い
ずれのレジスタセクシヨンがバイパスバスからデータを
受取ることになつているか選択するために前記状態手段
に応答する。制御ロジツクは、フオールスルー遅延時間
を減少させるために、データで充満しておらず、かつデ
ータメモリの出力側ステージに最も近いレジスタセクシ
ヨンへデータが常に書込まれる。
入力側ステージと出力側ステージとは独立したクロツ
ク入力側を有し、それらは、それぞれ送出側のサブシス
テムと受取り側のサブシステムとによつて制御される。
クロツク入力側は、FIFOメモリに対してデータが書込み
あるいは読出しされる速度を制御する。このように、デ
ータが受取り側サブシステムによりFIFOメモリから読出
されるのと同時に送出側のサブシステムによりFIFOメモ
リへ書込みうるという点において、データ転送は全く非
同期的である。
FIFOはシフトレジスタ、バイパスバスおよび制御回路
から構成される単純な構成である。バイパスバスへの接
続がレジスタレベルでなく、セクシヨンレベルにおいて
のみ発生するので、励振および相互接続回路は最小とさ
れ、電力消散の問題を最小にさせて集積回路として実用
的に実現できる。その結果、FIFOデータメモリは遅れに
よる降下を最小として高クロツク速度で動作可能であ
る。FIFOレジスタは一方向性であるので、内部自動クロ
ツク速度は、IC化に使用する半導体技術によつて左右さ
れる、使用回路の伝搬遅れによつてのみ制限されるため
極めて高速としうる。本発明の前述およびその他の目
的、特徴、局面および利点は、以下の詳細な説明および
特許請求の範囲を検討することによりさらに完全に認め
られる。
好適な実施例の説明 本発明によるFIFOを第１図において全体的に10で示
す。好適な実施例において、FIFOは265の９ビツトワー
ドまでのデータブロツクをバツフアとして記憶でき、特
にMMOSあるいはCMOS技術を用いた大規模集積回路として
実現するのに適している。FIFOの重要な用途は、異なつ
たデータ速度で演算し、例えばコンピユータメモリと、
プリンタのようなより遅い周辺装置のように共通のクロ
ツクを共用しない、２つのサブシステムの間の全同期性
インタフエース装置としてである。
FIFOは双方向性であつて、いずれかの方向でデータの
全ブロツクを記憶し、かつ転送する。これは、入力バス
16、出力バス20および従来の三状態装置を用いるI/Dポ
ート12及び14とを用いることによつて可能とされる。第
１図を参照すれば、FIFOは６個のメインブロツクを有す
るものとして示されている。データA0−A8はポートA12
によりFIFO10へ入り、データB0−B8はFIFOの選択した方
向に応じてポートB14によつて入る。双方向性データポ
ート12と14とは全同期性のオペレーシヨンを提供するた
めに、データをそれぞれシフトインあるいはシフトアウ
トするためにクロツク入力ACLKおよびBCLKを有する。フ
ラツグ出力ARFD/DAVおよびBRFD/DAVとはFIFOレジスタブ
ロツク18の最初と最後の記憶レジスタステージの状態を
示す。レジスタブロツクにおいて三状態の出力バツフア
に対して出力使用可能入力AOEおよびBOEが提供され、こ
れは以下においてさらに詳細に説明する。
FIFOの入力バス16は９ビツトの先入れ／先立しレジス
タブロツク18により265ワードの入力側にポートA12ある
いはポートB14のいずれかからデータを転送する。FIFO
レジスタブロツク18は種々の長さのレジスタセクシヨン
へグループ化された多数のシフトレジスタ段と、各レジ
スタ・ステーシヨンに連結されたバイパスバス40とを含
む。本発明のこれらの重要な特徴については第２図に関
して詳細に説明する。FIFO出力バス20は出力データをFI
FOレジスタブロツク18からポートB14あるいはポートA12
まで転送する。FIFOの動作の方向は制御ブロツク22への
入力DIRによつて制御される。
制御ブロツク22はプログラム可能のデータ循環ブロツ
ク24とCRC計算ブロツク26とを制御する手段を提供す
る。制御ブロツク22は送出側サブシステム−MR（マスタ
ーリセツト）、DIR（方向制御）およびCONT EN（制御
使用可能）からの入力信号を受取る。データ循環ブロツ
ク24はプログラム命令特にFIFOを大規模の循環シフトレ
ジスタに変換する。CRC計算ブロツク26はビツト誤りの
検出に対して周期的な冗長性検査文字を計算する従来の
回路を提供する。
第２図を参照すれば、レジスタブロツク８がさらに詳
しく示されている。FIFO入力バス16からデータを受取る
入力ステージ38が示されている。長さの異なる５個のFI
FOレジスタセクシヨン28、30、32、34および36が設けら
れている。前記レジスタセクシヨンは一緒になつて265
ワード×９ビツトのアレイを形成する。個々のレジスタ
セクシヨンの構成については第３図に詳細に示し、かつ
以下さらに詳しく説明する。
レジスタセクシヨン28から36までは一方のセクシヨン
の出力側が次のセクシヨンの入力側に接続されるように
してラインに沿つて接続されてカスケードオペレーシヨ
ンを行なうよう連結されている。レジスタセクシヨン28
の入力側に提供されるデータはレジスタ段36に向かつて
流れ始める。
さらに、各レジスタセクシヨンはバイパスバス40を介
して入力段38からデータを受取ることができる。FIFO入
力バス16から来るデータはバイパスバス40に提供され、
各レジスタセクシヨンは、レジスタセクシヨン36から始
つてレジスタセクシヨン28で終るように順次充填され
る。
データは出力段42を介してFIFOアレイからアンロード
され、その結果、前のレジスタセクシヨンにおけるデー
タが出力段42に向かつて順次流れる。入力段42から入つ
てくるデータは常にアレイに記憶された既存のデータを
迂回してデータの順序を保持する。
入つてくるデータの目的地はいずれか任意の時でのFI
FOアレイの状態によつて決定される。レジスタセクシヨ
ン28から36までの各々は（データ用に準備された）ロー
カルRFDと、MT（空）フラツグ出力信号とを発生させ、
それらはFC（フルカスケード）制御入力と共に状態レジ
スタおよび制御ロジツク44へ提供される。状態レジスタ
および制御ロジツク44への入力信号は、入力データがあ
るとすればいずれのレジスタセクシヨンがそれを受取る
かを決定するために使用される状態変数である。
有効なシフトイン（SI）クロツクエツジにおいて、ア
レイの状態は、データがFIFO入力段38へクロツクされる
につれて状態レジスタおよび制御ロジツク44へラツチさ
れる。状態レジスタおよび制御ロジツク44の出力が信号
LDn（ロードデータ）を介して適当なレジスタセクシヨ
ンが入力段38からデータを受入れできるようにする。FI
FO入力バス16へのRFD（データ用に準備された）フラツ
グは、データが入力段38から、レジスタセクシヨン28−
36の中の１個あるいは出力段42へ転送されている間は無
効となる。
RFDフラツグはORゲート47の出力により制御され、OR
ゲートの入力はレジスタセクシヨン28から36までにおけ
るクロツク信号として発生する。RFDフラツグは各クロ
ツクサイクル毎に休止し;RFDがアクテイブ（active）と
なる限りはFIFOは充満されていない。深さ方向に多数の
装置をカスケード（縦続）することによりFIFOを延ばす
ことができるように制御入力FC（フルカスケード）が設
けられている。FC入力がカスケード化した装置のアレイ
における空のFIFOバツフアに対して休止しているとすれ
ば、その場合データは入力段38から直接出力段42までフ
オールスルー（FT）を行い、アレイ全体に対する全体の
フオールスルー時間を最小にする。グローバルツリーロ
ジツク46は、FIFOレジスタブロツクの状態を全体として
指示するよう信号FULLおよびEMPTYを提供する単に組合
せロジツクである。これらの信号は各レジスタセクシヨ
ンからのローカルFL（充満）およびMT（空）状態入力か
ら発生する。
以下の論理式は、有効なシフトインクロツクエツジに
おいて入力ステージ38からデータを受入れるよう、レジ
スタセクシヨン28から36までの１個あるいは出力段42を
選択するに要する状態を規定し、LDn（ロードデータ）
は当該セクシヨンに対する選定信号である。信号FT（フ
オールスルー）は前述のようにアレイ全体をバイパスす
るためのものである。これらの等式に対して、レジスタ
セクシヨン28から36まではそれぞれ１から５までとして
説明し、５は入力側に最も近く、１は出力側に最も近
い。
LD1＝1RFD・2MT・（FC＋1MT） LD2＝2RFD・3MT・（2MT＋1RFD） LD3＝3RFD・4MT・（3MT＋2RFD） LD4＝4RFD・5MT・（4MT＋3RFD） LD5＝5RFD・（5MT＋4RFD） FT＝FC・1MT 有効シフトアウト（SO）クロツクエツジにおいてデー
タは出力段42からアンロードできる。入力段38における
類似の制御ラツチが、FIFOが充満あるいはリセツトされ
れば入つてくるデータを常に丁度阻止するように、出力
バツフアが三状態であれば常に、データがシフトアウト
されないよう阻止する。
第１図の制御ブロツク22からくるマスタリセツト制御
MRがそれぞれの内部レジスタ段で制御ロジツクをリセツ
トするために提供され、アレイにおける全ての既存デー
タを無効にする。
第３図はFIFOレジスタセクシヨン28から36までのいず
れかにおける内部構造を示す。各FIFOレジスタセクシヨ
ンは多数の内部レジスタ段と支援制御ロジツクとから構
成されている。各段はビツト０から８で示す９個のＤタ
イプラツチから構成されるデータワードレジスタ50をク
ロツクする制御ロジツク48を含む。また、各制御ロジツ
ク48は、関連のデータワードレジスタが充満されている
ときを示すよう起動し、あるいは関連のデータワードレ
ジスタが空であるときを示すよう非作動となる状態マー
カビツトFLxを記憶する。マーカビツトは制御ロジツク4
8が、先の制御ロジツク段の状態を検出し、かつそれ自
体の状態を後続の制御ロジツク段へ継ぐことができるよ
うにする。
ローカルツリーロジツク49は全体としてレジスタセク
シヨン用のFLおよびMT状態信号を提供する単なる組合せ
ロジツクであつて、これらの出力はグローバルツリーロ
ジツク46へ送られる。
各データワードレジスタ50は関連の制御ロジツク48に
より自動クロツクする。制御ロジツク48がそれ自体のデ
ータワードレジスタで空の状態を示し、同時に先の段の
データワードレジスタにおいて充満の状態を検出すれ
ば、先のデータワードレジスタからそれ自体のデータワ
ードレジスタへデータを転送し、それ自体のマーカビツ
トFLxを起動させ、かつ先の制御ロジツク段48のマーカ
ビツトをリセツトしイナクテイブ（inactive）とさせる
クロツクパルスOxを発生させる。
データは、先のレジスタセクシヨンからの通常のリツ
プル入力側52の経路あるいは、第２図に示す状態レジス
タあるいは制御ロジツク44において発生する信号LDn
（ロードデータ）により制御されたマルチプレクサ54を
介してバイパスバス40からのいずれかからレジスタ28か
ら36までのいずれかへ入ることができる。データがFIFO
からシフトアウトされるにつれて、全ての先行のデータ
は自動的に出力端に向かつて流れる。所定のレジスタセ
クシヨンへの全ての有効入力データは出力段まで流れる
ので、最後のロジツク段の状態FLxはFIFOがデータを出
力する状態となつたときを指示する。同様に、全ての空
の位置が自動的に入力端までバブル（bubble）化するの
で、第１の制御ロジツクステージの入力セクシヨンの状
態は、FIFOがデータを受取る状態となつたときを指示す
る。
個々のレジスタセクシヨンの適正長さの選択に対して
重要なのは内部ステージの２のパラメータである。これ
らのパラメータは、FIFOに入力されると、データがすで
にデータを含んでいる出力、即ち次の段に達するまで空
の段を通して連続的にシフトするという原理に基いてい
る。
一方のレジスタ段から次の連続した段までデータが要
する時間、即ちデータの「ドロツプ」はＴドリツプ、即
ち「ドリツプ時間」として規定される。一方のレジスタ
段から、先行する充満した段まで動く、データが空にな
る、即ち「バブル化する」時間はＴバブル、即ち「バブ
ル化時間」として規定される。一般的には、Ｔドリツプ
は、概念的には同じように見えるが通常はＴバブルより
僅かに小さい。本実施例においては、Ｔドリツプは25ナ
ノ秒で、Ｔバブルは主として回路設計ならびに使用され
る半導体技術におけるゲート経路の差により28ナノ秒で
ある。
ある種の主なパラメータは、適正な性能を達成するた
めに送出側サブシステムと受取側システムの相互作用に
よつて左右される。レジスタセクシヨン28から36までの
適正長さを選択する上でのパラメータ全体に重要なこと
は希望するフオールスルー時間、Ｔフオールスルーと必
要とする入力あるいは出力シフト時間、Ｔシフトであ
る。
フオールスルー時間は、必要なデータブロツクサイズ
を考慮に入れて、特定システムの要求に対してできるだ
け短くあるべきである。本実施例において、Ｔフオール
スルーは265バイトの最小データブロツクサイズに対し
て500ナノ秒となるよう選定した。
パラメータＴシフトは、シフトインおよびシフトアウ
トクロツクが速度上に制限がある故に、即ちデータが内
部FIFOクロツク回路が動作する以上に速くFIFOレジスタ
ブロツクにシフトインあるいはシフトアウトできる故に
重要である。本実施例においてはＴシフトは80ナノ秒で
ある。
データはＴシフトより常に速いそれ自体の自動クロツ
ク速度で個々のレジスタステージの間でシフトされる。
したがつて、FIFOへ入るデータは、それがシフトアウト
しうる以上の速さで内部で移動するため、FIFOを通して
すでにシフトしつつあるデータに「追いつく」。
また、本実施例に対して提供した数字は最悪のケース
に対するものであることを注目すべきである。
出力側に最も近いレジスタセクシヨン36におけるステ
ージ（N1）の適正数は単に次式の通りである： N1＝Ｔフオールスルー/Tドリツプ N1は整数であつて、実際のフオールスルー時間が最低
のＴフオールスルーであることを保証するために丸める
必要がある。また前記式に対して、レジスタセクシヨン
28から36までは１から５で指示し、５は入力側に最も近
く、１は出力側に最も近い。先行するレジスタセクシヨ
ンに対しては次式が適用されるべきである： Nj＝（N1＋…＋Ｎ（ｊ−１））×（Ｔシフト−Ｔバブル
− Ｔドリツプ）/Tドリツプ 前記と同じことがNjにも適用され、整数に丸める必要
がある。市販のコンポーネントにより適当な組のFIFOレ
ジスタ長さを見つけることは困難である。しかしなが
ら、カスタムICにおいては、FIFOの特定の応用に対して
適当なサイズである一連のレジスタセクシヨン長さを有
するFIFOを設計するために前記の式を使用することがで
きる。レジスタセクシヨンの長さが特定の応用に対して
適正でないならば、データの遅れにより時間のギヤツプ
を有する、連続的にシフトした入力データの流れが出力
データの流れにおいて発生しうる。しかしデータの一貫
性はレジスタセクシヨンの長さとは独立しており；セク
シヨン化することによつて出力データのタイミングのみ
が影響を受ける。
本実施例においては、レジスタセクシヨン28から36ま
での適正長さは計262レジスタに対してそれぞれ130、6
9、33、16、14である。さらに、入力段38はデータのゲ
ートインに対して２個のレジスタを要し、出力段42はデ
ータのゲートアウトに対して１個の追加レジスタを要す
る。したがつて全体の長さは265ビツトである。
さて第４図を参照すれば、内部の一方向性構造を用い
てFIFOに双方向性オペレーシヨンを提供するバス切換ロ
ジツクを主として含むポートA12の詳細なブロツク線図
が示されている。ポートA12は送出側サブシステムから
の双方向性データバスにおいてデータバイトA0−A8を受
取る。
入力制御装置58は制御ブロツク22からCON EN（制御
使用可能）およびDIR（方向選択）信号を受取る。DIR選
択信号がＡからＢを指示し、かつCONT ENが使用不能で
あれば、データバイトA0−A8が三状態バツフア60を介し
てFIFO入力バス16へ分岐される。CONT ENが作用すれ
ば、バツフア60が使用不能となり、かつデータバイトA0
−A8が代りにデータ再循環ブロツク24およびCRC計算ブ
ロツク26へ分岐される。
制御ブロツク22からの信号CONT EN（制御使用可能）
およびDIR（方向選択）も出力制御ブロツク64へ提供さ
れ、該ブロツクが送出側サブシステムから追加の信号入
力AOE（出力使用可能）を受取る。出力制御ブロツク64
は、DIRがＢからＡへ送られ、AOEが使用可能で、かつCO
NT ENが使用不能のときのみ三状態バツフア66を使用可
能とする。３個の制御信号が一緒になつて、ポートA12
がデータ入力あるいはデータ出力ポートとして作動して
いるか否かを検出する。
送出側サブシステムからクロツク発生器68までのクロ
ツクラインACLKは適当なシフトイン速度あるいはシフト
アウト速度を有する。クロツク発生器68からのクロツク
信号は信号SIライン（シフトイン）としてFIFO入力バス
16へ、信号ラインSO（シフトアウト）としてFIFO出力バ
ス20へ、かつ信号ラインCRC CLKとしてCRC通信ブロツ
ク26へ接続される。
状態指示ロジツク70は送出側サブシステムあるいは受
取側サブシステムヘフラツグ出力ARFD/DAVを発生させ
る。信号ARFD/DAVはFIFOレジスタブロツク18の最初と最
後の記憶レジスタの状態を指示する。ポートＡが入力側
として作用している場合信号はRFD（データが準備され
た）、あるいはポートＡが出力側として作用する場合DA
V（データ利用可能）と称される。状態指示ロジツク70
への信号ラインはRFD、抑止RFD、DIRおよびDAVである。
DIRがＡからＢに対してセツトされ、RFDが非使用可能で
あれば、RFD/DAVフラツグがセツトされる（アクテイブ
ハイ）；またDIRがＢからＡにセツトされ、DAVが使用可
能であればRFD/DAVフラツグがセツトされる（アクテイ
ブロー）。
第５図はポートB14のさらに詳しいブロツク線図を示
し、該ポートはポートA12と同様、内部の一方向性構造
を用いてFIFOに双方向性オペレーシヨンを提供するバス
切換ロジツクを主として含む。ポートB14は送出側サブ
システムからの双方向性データバスにおいてデータバイ
トA0−A8を受取る。ポートB14の構造は、FIFO入力バス1
6へ三状態バツフア74を使用可能あるいは使用不能とす
る入力制御72を備えたポートＡの構造と同一であり、か
つ補完する。出力制御ブロツク76は、DIRがＡからＢに
セツトされ、かつBOEが使用不能の際のみ三状態バツフ
ア78を使用可能とする。再循環およびCRC通信機能はポ
ートA12のみによつて制御されるためポートB14のロジツ
クにはCONT EN入力側は何ら介在しないが、これは単に
設計上の選択の問題であつた。送出側サブシステムから
クロツク発生器80へのクロツクラインBCLKは適当なシフ
トイン速度あるいはシフトアウト速度状態にある。状態
指示ロジツク82は送出側あるいは受取側サブシステムへ
フラツグ出力BRFD/DAVを発生させる。
さて、ポートA12およびポートB14の双方のオペレーシ
ヨンを全体的に検討する。データは、入力ポートでのRF
Dフラツグが、該ポートのクロツク入力側に対する適当
なクロツク遷移によつて使用可能にされといつでもFIFO
へ入ることができる。次いで、データが内部FIFOレジス
タ段の第１の段から第２の段まで転送されてしまうまで
RFDフラツグは一瞬使用不能なり、次いで使用可能状態
へ戻る。265のワード位置の全てが有効データで充填さ
れると、RFDフラツグは使用不能状態に留まり、その間F
ULLフラツグが使用不能となり当該装置が充満した状態
であることを指示する。CLK入力側におけるクロツク遷
移はRFDフラツグが使用不能の間当該装置によつて無視
される。
最初の有効データがFIFOレジスタの出力側へリツプル
されるやいなや、出力ポートのDAVフラツグが使用可能
となる。データは前記ポートに対するCLK入力側での適
当なクロツク遷移により除去することができる。このた
め、先行データが出力レジスタ段へ転送されている間DA
Vフラツグを瞬間に使用不能とさせる。FIFOが空となる
と、DAVフラツグは使用不可能状態に留まり、空のフラ
ツグが使用可能となる。CLK入力側でのクロツクの遷移
はDAVフラツグが使用不能である間当該装置によつて無
視される。
第６図は制御ブロツク22の機能を詳細に示す。制御ロ
ジツクはデータ再循環ブロツク24の制御と、CRC計算ブ
ロツク26とに専用される２個の主要セクシヨンを有して
いる。各セクシヨンはCONT EN（制御使用可能）信号を
受取つたときのみであるが、データ入力側A0−A8におい
てポートA12に提供された指令バイトを復号化するロジ
ツクを有する。信号CONT ENは励振器92を介してポート
A12へ転送される。指令バイトはポートＡのサブシステ
ムにおいて発生する。
再循環命令解読ロジツク84は指令バイトを復号化し、
データ再循環ブロツク24に対して適当な制御信号を発生
させる。指令バイトは、状態レジスタ86をセツトし再循
環使用可能信号を発生させる再循環制御を付属した一状
態ビツトを有する。ポートＡサブシステムからの指令に
応答して、パルス化された制御信号RECRC DELETEがFIF
Oからシフトアウトされたデータの最後のバイトを再循
環経路から削除することができる。
また、CRC命令解読ロジツク88も指令バイトを復号化
し、かつ周期的な計算ブロツク26に対して適当な制御信
号を発生させる。状態レジスタ90には周期的な冗長性検
査機能を関連した２個の状態ビツトがあり、CRCクロツ
ク使用可能およびCRCポリノミナル選択のための出力信
号を規定する。前記の２種類の機能はポートＡサブシス
テムからの適正な指令バイトにより独立してセツトある
いはクリヤできる。パルス化した制御信号、即ちCRCリ
セツトおよびCRCダンプは適正な指令バイトに応答して
信号ラインへ出力される。
MR（マスタリセツト）信号がポートＡサブシステムか
ら受取られると、ステートレジスタ86および90における
全ての状態ビツトは零にクリヤされ、３個のパルス化さ
れた制御信号が出力されリセツト、CRCリセツトおよび
再循環削除ラインを制御する。励振器94を介してマスタ
リセツト（MR）命令はFIFOの全ての回路を適当な初期状
態とする。
また信号DR（方向選択）も送出側サブシステムにおい
て発生し、励振器96を介してポートA12およびポートB14
に通され、データがFIFOを通して送られる方向、Ａから
Ｂの方向あるいはＢからＡの方向のいずれかを選択す
る。FIFOレジスタ18はデータの転送方向が変わる前ある
いはその変更の結果の予測がつかない前に空にしておく
必要がある。方向を変更すべき際にFIFOレジスタの状態
が不明であれば、パルス化したマスタリセツト（MR）を
まずFIFOに適用してレジスタをクリヤすべきである。
データ再循環ブロツク24が第７図に詳細に示されてい
る。FIFOから読出されたデータは自動的にFIFOへ再入力
されデータ再循環特性を提供する。ＡとＢのデータライ
ンは外部で相互に接続される必要があり、データ再循環
はＡからＢの方向においてのみ発生し、FIFOは基本的に
大型シフトレジスタとなる。RECRC INの信号はポートA
12データラインへ再循環されつつあるデータ用の再循環
クロツクである。
指令バイトおよびその結果発生する制御ブロツク22か
らの再循環取消し信号に応答して、データバイトは明ら
かに取消されFIFOにおけるデータの量を減少させること
ができる。しかしながら、新しいデータバイトを、特殊
な指令バイトなしにFIFOへ投入し、循環しているデータ
の量を増加させることができる。挿入および取消しオペ
レーシヨンを同じバイトに対して実行することができ、
そのため循環データの全長に影響することなくデータバ
イトを置換することができる。もし、再循環使用可能信
号がRECIRC INクロツクの使用可能エツジで現わされる
とすれば、Ａポートの９ビツトのデータが保持レジスタ
102へクロツクされ、保持レジスタ102の古い中味は保持
レジスタ100へクロツクされる。再循環制御106が、RECI
RC INクロツクが再循環使用可能を示した後保持レジス
タ102を充満しているとしてマークし、再循環取消しの
後レジスタ102を空としてマークする。RECIRC INクロ
ツクが使用可能なときにレジスタ102が充満していると
マークされたとすれば、保持レジスタ100の中味は三状
態バツフア104を介してFIFO入力バス16へ励振され、FIF
Oへ入る。FIFOへのデータの転送の間、抑止RFDが出され
てFIFO入力バスでの混乱を抑止する。
第８図はCRC計算ブロツク26を詳細に示す。周期的冗
長性検査文字の計算がFIFOのポートA12に対して提供さ
れ、ポートA12へ出入りするデータバイトがCRC累算に対
して使用される。CRC回路は従来型であつて、２個の標
準的なポリノミナルの中のいずれかを備えた16ビツトCR
Cの累算を行う。その結果のCRCエラー出力が、伝送オペ
レーシヨンのためにFIFO入力バス16を介してFIFOへ入力
された２バイト、あるいはCRCNZ（非常）信号ラインの
エラー検査信号のいずれかとして提供される。
まず、CRCリセツトが使用可能されると16ビツトのCRC
レジスタが非同期的に零へクリヤされる。２個の標準的
なCRCポリノミナルが専用のORロジツク110および112で
実行され、前の16ビツトのCRCならびに現在の８ビツト
のデータ入力の関数として２個のCRC計算がなされる。
マルチプレクサ114はポリノミナル選択（POLY SELEC
T）制御信号を介して２個のCRC計算の中の一方を選択す
る。CLK、ENABLE制御入力が使用可能である場合のみ新
しいCRC値が16ビツトのレジスタ108をポートＡクロツク
入力側の使用可能エツジにおけるポリノミナルコードを
充填する。DUMP CRC制御信号を受取ると、レジスタ/MU
X116が使用可能となり以下の作用を実行する： 抑止（INHIBIT）RFDが出され、オペレーシヨンが完了
するまでいずれの入力もFIFOへ入らないように;CRCの最
も有効なバイトがFIFO入力バス18を介してFIFOへ入り;C
RCの最も有効でないバイトがFIFO入力バス18を介してFI
FOへ入り；最後にINHIBIT RFDが否定される。
特許請求の範囲に記載の本発明の範囲から逸脱するこ
となくFIFOに対して各種の修正を加えることが可能であ
ることを理解すべきである。例えば、NMOSあるいはCMOS
技術が実現のために好適であるがその他の適当なチツプ
技術を用いてもよい。あるいは本発明によるFIFOは本明
細書に説明のものでなく、一組のチツプを用いて実現す
ることができる。さらに、FIFOは設計者の特定システム
要件に適合するよう前述のものと異るレジスタ長や幅と
することも可能である。
【図面の簡単な説明】
第１図は本発明によるFIFOメモリ全体の機能ブロツク線
図； 第２図は本発明によるレジスタブロツクの詳細ブロツク
線図； 第３図は１個のレジスタセクシヨンの内部構造を示す機
能図； 第４図はFIFOへのデータの入出力に用いる回路を示す入
力／出力ポートＡのブロツク線図； 第５図はFIFOへのデータの入出力に用いる別の回路を示
す入力／出力ポートＢのブロツク線図； 第６図は制御ブロツクのブロツク線図； 第７図はデータ再循環ブロツクの機能ブロツク線図、お
よび 第８図はCRC計算ブロツクの機能ブロツク線図である。 図において、 10……FIFOデータメモリ 26−28……セクシヨン 28−36……セクシヨン 40……バイパスバス、42……出力手段 48……制御ロジツク手段 50……シフトレジスタステージ、52……入力手段 68……クロツク入力手段、80……クロツク入力手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・エム・ベソッロ アメリカ合衆国マサチューセッツ州 01450，グロトン，リーディ・メドウ・ ロード 327 (56)参考文献 特開 昭58−96343（ＪＰ，Ａ) 特開 昭58−169388（ＪＰ，Ａ) 特開 昭59−36390（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】先入れ先出し（FIFO）データ・メモリにお
    いて、 シーケンシャルに配置されカスケード動作のために結合
    されており、それぞれが１つ前のものよりも少ない所定
    の数のシフト・レジスタ・ステージを有する複数のシフ
    ト・レジスタ・セクションと、 各セクションに結合され、その中へデータを書き込む入
    力手段と、 前記セクションの中の最後のセクションに結合され、前
    記データ・メモリからデータを読み出す出力手段と、 前記ステージの中の最初のステージに書き込まれたデー
    タを、前記ステージを通過し、前記ステージの中で現に
    データを含んでいない最後のステージまでシーケンシャ
    ルにシフトする手段と、 フォールスルー遅延時間を減少させるために、前記出力
    手段に最も近く現にデータで満たされていないセクショ
    ンの最初のステージにデータを直接に選択的に書き込む
    手段と、 を備えていることを特徴とするFIFOデータ・メモリ。
  2. 【請求項２】請求項１記載のFIFOデータ・メモリにおい
    て、 これを通じてデータが導入される各セクションの前記入
    力手段に選択的に結合されたバイパス・バスと、 前記ステージのそれぞれに関連し、該ステージに対して
    はエンプティ・データ条件を、その直前のレジスタ・ス
    テージに対してはフル・データ条件を指示する第１のス
    テータス手段と、 前記レジスタ・ステージのそれぞれに関連し、前記第１
    のステータス手段に応答して前記データを前記直前のレ
    ジスタ・ステージから現在のレジスタ・ステージに進め
    る第１の制御論理手段と、 前記セクションのそれぞれに結合され、該セクションに
    対してフル又は否フル・データ条件のいずれかを指示す
    る第２のステータス手段と、 前記セクションのそれぞれに結合され、前記第２のステ
    ータス手段に応答して前記セクションの中のどのセクシ
    ョンが前記バイパス・バスからデータを受け取るかを選
    択する第２の制御論理手段と、を更に備えることによっ
    て、 当該データ・メモリに入力されるデータが、フォールス
    ルー遅延時間を減少させるために、現に否フル・データ
    条件を指示している出力手段に最も近接したセクション
    に書き込まれることを特徴とするFIFOデータ・メモリ。
  3. 【請求項３】請求項２記載の先入れFIFOデータ・メモリ
    において、 前記バイパス・バスに結合された第１のクロック手段
    と、 データが前記データ・メモリから読み出される速度を制
    御する第２のクロック手段と、 を更に備えていることを特徴とするFIFOデータ・メモ
    リ。
  4. 【請求項４】請求項１記載のFIFOデータ・メモリにおい
    て、該メモリがソリッド・ステート集積回路として構成
    されることを特徴とするFIFOデータ・メモリ。
  5. 【請求項５】プログラマブルFIFOデータ・メモリにおい
    て、 該データ・メモリの中へ、又は該データ・メモリの中か
    らデータを転送する第１の両方向性ポートと、 該データ・メモリの中へ、又は該データ・メモリの中か
    らデータを転送する第２の両方向性ポートと、 前記第１及び第２の両方向性ポートに結合され、該ポー
    トを通過するデータ転送の方向を選択する手段と、 結合されてカスケード動作をする複数のシフト・レジス
    タ・セクションと、入力と、出力とを含み、当該レジス
    タ・ブロックの入力において導入されるデータが前記シ
    フト・レジスタ・セクションを通過して前記出力までシ
    ーケンシャルにシフトされる、レジスタ・ブロックと、
    を備えており、 前記各セクションは、所定の数のシフト・レジスタ・ス
    テージを有し、 前記各セクションは、直前のセクションよりも少ない数
    のレジスタ・ステージを有しており、更に、 前記第１又は第２の両方向ポートから前記レジスタ・ブ
    ロックの入力にデータを転送する入力バスと、 前記レジスタ・ブロックの出力から前記第１又は第２の
    両方向ポートにデータを転送する出力バスと、 を備えていることを特徴とするプログラマブルFIFOデー
    タ・メモリ。
  6. 【請求項６】請求項５記載のプログラマブルFIFOデータ
    ・メモリにおいて、 フォールスルー遅延時間を減少させるために、前記出力
    手段に最も近い現在データで満たされていないセクショ
    ンに、データを直接に選択的に書き込む手段と更に備え
    ていることを特徴とするプログラマブルFIFOデータ・メ
    モリ。
  7. 【請求項７】請求項５記載のプログラマブルFIFOデータ
    ・メモリにおいて、少なくとも１つのポートに結合され
    たデータ・エラー検出手段を更に含むことを特徴とする
    プログラマブルFIFOデータ・メモリ。
  8. 【請求項８】請求項５記載のプログラマブルFIFOデータ
    ・メモリにおいて、少なくとも１つのポートに結合され
    たデータの再サーキュレーティング手段を更に含むこと
    を特徴とするプログラマブルFIFOデータ・メモリ
  9. 【請求項９】請求項５記載のプログラマブルFIFOデータ
    ・メモリにおいて、該メモリがソリッド・ステート集積
    回路として構成されていることを特徴とするプログラマ
    ブルFIFOデータ・メモリ。
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