JPH0334661A - デジタル・データ通信装置及びそれに使用するデータ通信アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ通信システムにおけるディジタル・デ
ータ通信装置に係り、特に通信伝送路を介して端末やワ
ーク・ステーション間でデータの送受信を行なうに好適
なデータ通信アダプタ装置に関する。さらに、本発明は
ディジタルデータ処理装置に関する。

〔従来の技術〕

第１４図はトークンリングＬ　Ａ　Ｎ　（Ｌｏｃａｌ　
ＡｒｅａＮｅｔｔｇｏｒｋ）システムにおけるデータ通
信システムであり、信号伝送路１．データ端末装置２、
及びデータ通信アダプタ３で構成される。データ端末装
置２は、ホストプロセッサ４．送受信データ格納用バッ
ファメモリ６、及びデータ通信アダプタ３との間の送受
信データの転送媒体であるシステムデータバス５を含ん
でいる。データ通信アダプタ３は、信号伝送路１より受
信したデータがデータ通信アダプタ３を通り、バッファ
メモリ６に格納される際に受信データ１８．１９を一時
格納する受信ＦＩＦＯメモリ１７と、バッファメモリ６
がらデータ通信アダプタ３を通って信号伝送路１へ送信
される送信データを一時格納する送信ＦＩＦＯメモリ３
３を含んでいる。

ここで、受信ＦＩＦＯメモリ１７及び送信ＦＩＦＯメモ
リ３３を設ける理由について説明する。受信ＦＩＦＯメ
モリ１７は、シリアル受信データ処理部からフレーム・
データを受信時、ホストプロセッサの応答時間を確保す
るため、及びデータ通信アダプタがあるフレーム・デー
タを処理中に、次のフレーム・データが来た時の一時格
納用として設けられる。

送信ＦＩＦＯメモリ３３は、信号伝送路１とシステムデ
ータバス５のデータ転送速度のバッファリングに設ける
ものである。すなわち、フレーム送信伝送速度と、バッ
ファメモリ６がら送信ＦＩＦＯメモリ３３へのデータ転
送速度緩衝用として設ける。

第１５図は０５Ｉ（Ｏｐｅｎ　ｓｙｓｔｅｍ　ｉｎｔｅ
ｒｃｏｎｎｅｃｔｉｏｎ）参照モデルと、上述のデータ
通信システムの位置付けを示す、データリンク層におけ
るＬＬＣ（Ｌｏｇｉｃａｌ　Ｌｉｎｋ　Ｃｏｎｔｒｏｌ
）サブ層は、論理的なリンクの設定と解放、フレームの
再送制御、フレームの流量制御などステーション間のフ
レーム送受制御を行なう、ＭＡＣサブ層はステーション
間の媒体アクセス制御及び伝送路の異常検出などの機能
を行なう。データ通信アダプタは主にＭＡＣサブ層を実
現するものである。なお、ホストプロセッサシステムは
ＬＬＣサブ層を実現する。

第１６図は、ステーションの構成例を示したものであり
、前述の物と同一または同等物は同じ符号にて示しであ
る。ステーションは、ホストプロセッサ４．バッファメ
モリ６、データ通信アダプタ３．シリアルインタフェー
ス装置ＳＩ、トランク・カップリング・ユニット（Ｔｒ
ｕｎｋ　ＣｏｕｐｌｉｎｇＵｎｉｔ）　Ｔ　ＣＵ及び通
信伝送路１などから威る。シリアルインタフェース装置
ＳＩは、ＰＨＹ（Ｐｈｙｓｉｃａｌ）層機能を実現する
もので、送受信クロックの同期化、信号の位相、振幅補
正９通信路の故障検出などを行なう。トランクカップリ
ングユニットＴＣＵは、ステーションを通信路に挿入。

離脱させるリレー装置である。信号ＳＤは、たとえば送
信、受信データ、受信クロック、自局発振クロック、及
びインサート／バイパス指示信号などＳＩ制御信号から
成る。

データ通信アダプタは、国際標準プロトコルを満足する
様構成される。

国際標準規格プロトコルについては、国際標準規格Ｉｓ
○／ＴＣ９７／ＳＣ６Ｎ４４７７゜１９８７−０２−１
２、同ＩＳＯ／ＴＣ９７／ＳＣ６Ｎ４４８８．１９８７
−０１−０１、及びローカル・エリア・ネットワークス
・トークンリング・メディア・アクセス・メソド　アン
ドフィジカル・レイヤ・スペシフイケーションズ。

コモン・レファレンス・ドキュメント　シー・アイ・ア
ール・シー・ニー、ノヴエンバー（Ｌｏｃａｌ　Ａｒｅ
ａ　Ｎｅｔｗｏｒｋｓ　Ｔｏｋｅｎ　Ｒｉｎｇ　Ｍｅｄ
ｉａ　ＡｃｃｅｓｓＭｅｔｈｏｄ　ａｎｄ　Ｐｈｙｓｉ
ｃａｌ　Ｌａｙｅｒ　５ｐｅｃｉｆｉｃａｔｉｏｎｓ。

Ｃｏ＠ｍｏｎ　Ｒｅｆｅｒｅｎｃｅ　Ｄｏｃｕｍｅｎｔ
　ＣＩ　ＲＣＡ、Ｎ０Ｖ）１９８８年、第１頁がら第３
０頁などに記載されている。

第１７図は信号伝送路１を流れるデータ１８゜１９の構
成例である。トークンリングＬＡＮにおいては、トーク
ンと呼ばれる、各ステーション間で送信権を仲介するた
めの制御媒体となるデータ２６（第１７図（ｂ））、及
び通常の情報を含むフレームと呼ばれるデータ２０（第
１７図（ａ））の２種のデータが存在する。フレーム２
ｏは、フレームの先頭を示す開始デリミタ２１．フレー
ムの種類、宛先アドレス、送信局アドレス等フレームの
特徴を示す制御フィールド２２．フレームの後尾を示す
終了デリミタ２４、それにフレームの宛先アドレスが存
在したか、フレームが宛先アドレス局でコピーされたか
の情報を含む終了制御フィールド２５、及び情報フィー
ルド２３から成る。

トークン２６は、開始デリミタ２７．プライオリティピ
ットや予約ビットを含む制御フィールド２８、それに終
了デリミタ２９から成る。

ところで、前述のデータ通信システム構成法、特にホス
トプロセッサ・システムとデータ通信アダプタの構成法
は、例えば特開昭６１−２３９７４７号。

特開昭６１−８７４５１号で論じられている。以下、従
来例について述べる。

第１８図はＬＡＮデータ通信装置の従来例を示すもので
ある。全体の構成は、ホストプロセッサ装置２１２（デ
ータ端末装置又はホストプロセッサシステム２）、ステ
ーション２１ｏ（データ通信アダプタ３）から成り、該
ステーション２１０はシステム・インタフェース２３ｏ
、メツセージ・プロセッサ２２ｏ、プロトコル処理装置
２１６から構成される。ホストプロセッサ装置２１２は
ホスト中央処理装置（ＣＰＵ）２３１．メインメモリ２
３２２周辺Ｉ１０装置２３３、及びそれらを相互接続す
るメインアドレス／データバス２３４゜制御バス２３５
から成る。一方、メツセージプロセッサ２２０は、ロー
カルＣＰＵ２２１．汎用タイマ２２５．バス仲裁装置！
２２６．ローカルＲＡＭ２２２、及びそれらを相互接続
するローカル・アドレス／データバス２２３．ローカル
制御バス２２４から成る。また、プロトコル処理装置２
１６はマルチプレクサ２３９．直列／並列変換器（Ｓ／
Ｐ変換器）２１７．並列／直列変換器（Ｐ／Ｓ変換器）
２３８．送信ＦＩＦＯ２３７，受信ＦＩＦＯ２１８，ア
ドレスバス２２８．データバス２１９、及びローカルＲ
ＯＭ２２７から構成される。なお、ステーション中の２
１５はリング・インタフェースで、受信入力信号２１１
を内部処理用の電圧レベルに変換して通信ループの信号
からタロツク信号φＳを再生する。

信号路２１３から入力される直列データ（受信データ）
は直列／並列変換回路２１７において並列データに変換
される。上記直列データがコピーされるべきものである
ときは、入力されたデータバイトはＦＩＦＯバッファ２
１８によりデータ・バス２１９へ送出される。メツセー
ジプロセッサ２２０は、直接メモリ・アクセス（ＤＭＡ
）により入力データをローカル・アドレス／データバス
２２３及びローカル制御バス２２４を介してローカルＲ
ＡＭ２２．２に転送する。なお、メツセージプロセッサ
２２０のローカルＣＰ　Ｕ　２２１に関するプログラム
はローカルＲＯＭ２２７に記憶されており、このローカ
ルＲＯＭ２２７はローカルアドレス／データバス２２３
の延長であるアドレスバス２２８及びデータバス２１９
によりアクセスされる。次に、ローカルＲＡＭ２２２に
コピーされた入力データは、システムインタフェース２
３０を介してＤＭＡによりホストプロセッサ装［２１２
内メインメモリ２３２に転送される。

送信動作を下記に述べる、メインメモリ２３２内のメツ
セージフレームは、システムインタフェース２３０及び
ローカル・アドレス／データバス２２３を介してＤＭＡ
によりローカルＲＡＭ２２２にコピーされる。プロトコ
ル処理装置２１６がフリート−クンの受信を確認すると
、プロトコル処理装置内のコントローラはＤＭＡにより
ローカルＲＡＭ２２２からローカル・アドレス／データ
バス２２３．データバス２１９及びＦＩＦＯ２３７を介
してフレームの転送を開始し、このＦＴＦ○２３７から
のデータは並列／直列変換器２３８により直列化され、
マルチプレクサ２３９を介して出力、Ｗ！、２１４’　
に導かれる。

以上の説明から明らかなように、従来の構成においては
、共通のバス系（ローカル・アドレス／データバス２２
３及びデータバス２１９．アドレスバス２２８）にプロ
トコル処理袋５１２１６．システム・インタフェース２
３０．ローカルＣＰＵ２２１の３個のバスマスタが接続
され、バスマスタ間でバス専有権獲得を調停するための
バスアービタ（バス仲裁袋り２２６が必要である。

したがって、従来においては外部バス・マスタの１つが
制御している間に更に高い優先権のバスマスタがローカ
ル・アドレス／データバス２２３を要求するケースがあ
る。たとえば、システム・インタフェース２３０が制御
している間（入力メツセージをメインメモリ２３２から
ローカルＲＡＭ２２２にＤＭＡ転送中）、プロトコル処
理装置２１６が受信データをローカルＲＡＭ２２２にＤ
ＭＡ転送する要求を発生した場合が相当する。

〔発明が解決しようとする課題〕

従来例装置では、送受信時、送受信ＦＩＦＯ。

ローカルＲＡＭ、メインメモリの間でデータ転送する間
パスを専用し続は他の処理は困難となるので、データ通
信アダプタ内ＣＰＵ装置（ローカルＲＡＭ）の処理能力
が落る傾向があった。また、ホストプロセッサから制御
パラメータや初期設定パラメータを該データ通信アダプ
タに設定する時も内部バスを占有することになり、ＣＰ
　Ｕ装置の処理能力を低下させる一因となっていた。さ
らに、バスアービタが必要となり、バスマスタが変わる
時のバスアービトレーション時間がオーバヘッドとなる
とともに、バスアービトレーションの制御論理が複雑に
なる傾向があった。

本発明の目的は、送受信フレームの処理能力が高く、か
つホストプロセッサで解釈すべきフレーム受信の場合も
データ通信アダプタ内ＣＰＵ装置の処理能率を低下させ
ないディジタル・データ通信装置を提供するにある。

本発明の別な目的は、ホストプロセッサから容易に、効
率よくデータ通信アダプタをアクセス。

制御でき、かつデータ通信アダプタからホストプロセッ
サへ効率的に迅速な報告が可能なインタフェース手段を
有するデータ通信アダプタ装置を提供するにある。

本発明の異なる目的はフレームステータス報告手段、パ
リティ・チエツク機能などにより高信頼化を図ったディ
ジタル・データ通信装置を実現するにある。

更に本発明の他の目的は、ホストプロセッサとの汎用的
インタフェースを実現する、半導体集積回路袋［（ＬＳ
Ｉ）に好適なデータ通信アダプタ装置を提供するにある
。

〔課題を解決するための手段〕

上記目的を達成するためのディジタルデータ通信装置は
主にＬ　Ｌ　Ｃ（Ｌｏｇｉｃａｌ　Ｌｉｎｋ　Ｃｏｎｔ
ｒｏｌ）フレームの生成、解釈を行なうとともに、デー
タ通信アダプタに対して初期設定、制御パラメータ設定
、送受信の起動、それに異常処理などの指示を行なうホ
ストプロセッサ・システムと、該ホストプロセッサ・シ
ステムと通信伝送路の間に挿入され、主にＭＡＣ層の機
能を実現するデータ通信アダプタから成る。ホストプロ
セッサ・システムは、ホストプロセッサとバッファメモ
リ、それら相互を接続するシステムデータ／アドレスバ
ス手段を有する。

データ通信アダプタ３は第１図に示すように少なくとも
専用プロセッサ部５７．システムインタフェース部５８
．送信パラレルデータ処理部、受信パラレルデータ処理
部それにシリアル送受信制御部５９から成る。

専用プロセッサ部５７は、ＭＡＣ層を制御するＣＰＵ装
置５２．ワークＲＡＭ５３．受信ＭＡＣフレーム格納用
受信ＭＡＣＲＡＭ５６．タイマ５４、コントロール／ス
テータスレジスタ６６から構成され、システム・インタ
フェース部５８は、システムインタフェースＲＡＭ５０
．コマンド／コントロールレジスタ５５、及びこれらＲ
ＡＭ。

レジスタとシステムデータ／アドレスバス（以後システ
ムバスと称す）手段５とを接続するバスインタフェース
手段６１から構成される。

送信パラレルデータ処理部は送信ＦＩＦＯ３３゜端末装
置内のバッファメモリ内の送信データをシステムバス５
．内部ホストバス６２を経由して送信ＰＩＦＯ３３へＤ
ＭＡ転送するＤＭＡ制御手段６５、及び該ＣＰＵ装置５
２によりＣＰＵ専用バス５１を介して送信ＦＩＦＯ３３
へ送信データを転送するＦＩＦＯアクセス手段から構成
される。

送信パラレルデータ処理部は、受信ＦＩＦＯ１７゜受信
ＦＩＦＯ１７内の受信データを、内部ホストバス６２．
システムバス５を介してバッファメモリへＤＭＡ転送す
るＤＭＡ制御手段６５．受信データ６４を該ＭＡＣＲＡ
ＭにＤＭＡ転送するＭＡＣＤＭＡ制御手段、上記両ＤＭ
Ａ制御手段を受信フレームの種類に応じて選択、制御す
る手段から構成される。

シリアル送受信制御部５９は、シリアル送受信データを
取扱い、送受信データの変調、復調、アドレス・チエツ
ク、トークン制御、　Ｆ　ＣＳ　（ＦｒａｍｅＣｈｅｃ
ｋ　５ｅｑｕｅｎｃｅ）の生成とチエツク、ＰＨＹ層に
おける障害の検出とその回復などの機能を有する。

以上の構成から明らかなように、システムインタフェー
スＲＡＭ５０を介してホストプロセッサとＣＰＵ装置５
２との間でステータス、パラメータの授受を行なうよう
にし、またコントロール／コマンドレジスタ５５を介し
てホストプロセッサ・システムからデータ通信アダプタ
３をアクセス。

制御するようにして、ＣＰＵ専用データ／アドレスバス
手段５１とシステムデータ／アドレスバス手段５を分離
した。さらに、ホストプロセッサ・システムで生成、解
釈するフレーム（ＬＬＣフレーム）データは、送信、受
信ＦＩＦＯとバッファメモリとの間で、内部ホストバス
６２．システムバス５を介してＤＭＡ転送するようにす
る。また、データ通信アダプタ３　（ＣＰＵ装Ｗ５２）
により生成、解釈すべきフレーム（ＭＡＣフレーム）デ
ータは、送信の場合ＣＰＵ装置５２からＣＰＵ専用デー
タ／アドレスバス手段５１を介して送信ＦＩＦＯ３３へ
転送し、受信の場合受信ＰＩＦＯ１７の出力（または受
信ＦＩＦＯ入力側受信データ）を専用バス６４を経由し
て受信ＭＡＣＲＡＭへＤＭＡ転送するようにする。

データ通信アダプタ３及び取扱いデータの高信頼性化は
下記の手段、構成により達成される。パリティチェック
機能は、送信パリティビットを含むシステムバス５及び
ＣＰＵ専用データバス５１からの送信データ用パリティ
チェック手段をバスインタフェース部６エ内（内部ホス
トバス６２上）、送信ＦＩＦＯ出力部６３に設け、受信
データのパリティ生成手段をシリアル送受信制御部５９
の受信データ出力６４上に、受信パリティチェック手段
を内部ホストバス６２上に設けることにより実現される
やまた、パリティエラーが発生した時の要因をセットす
るステータスレジスタを設ける。

そして、上記パリティチェック手段によりパリティエラ
ーが検出された時ＤＭＡ転送中ならば、それを停止する
手段、該ＤＭＡ転送停止後該パリティエラーの要因ステ
ータスをホストプロセッサ４に報告する手段を具備する
ようにし、高信頼性化を達成する。

また、システムバス５を介してホストプロセッサ・シス
テムからパリティビットを含むデータをデータ通信アダ
プタ３内のＲＡＭ５０やレジスタ５５にライトする際、
パリティエラー検出時上記ＲＡＭやレジスタにデータが
ライトされることを禁止する手段を設ける。これは前記
ステータスレジスタの出力に依り簡単に実現することが
できる。

フレームステータスの迅速な報告による高信頼性の確保
は、下記手段で実現される。

フレーム受信時または送信フレームが信号伝送路−巡時
、該フレームからデータ通信アダプタ内（シリアル送受
信制御部５９内）で生成したフレームステータス情報を
、該フレームデータとともに受信ＭＡＣＲＡＭ５６また
はバッファメモリへＤＭＡ転送し、かつＣＰＵ装置５２
またはホストプロセッサ４に報告する手段を具備させる
。また、受信フレームの種類（データ通信アダプタ３で
解釈すべきか、ホストプロセッサ４で解釈すべきか）を
検出し、上記フレームステータス情報の転送先を決定す
る手段を具備する。

ホストプロセッサがシステムインタフェースＲＡＭ５０
をアクセスする時は、その前後にそれぞれＲＡＭアクセ
ススタート、エンドコマンドをコマンドレジスタ５５に
ライトし、ライトされた該コマンドコードをＣＰＵ装［
５２に報告する手段を設け、ＣＰＵ装置５２が該アクセ
ス期間インタフェースＲＡＭ５０をアクセスするのを禁
止するようにする、 これにより、同時アクセス時の競合を避けるためのウェ
イト発生回路が不要なため、論理規模を小さくでき、ま
た容易にホストプロセッサからシステムインタフェース
ＲＡＭをリード、ライト・アクセスすることができる。

データ通信アダプタ３内で発生した。ステータスのホス
トプロセッサへの報告を効率よく、迅速に行なうため、
下記の手段を採用した。

各ビットがグループ分けしたステータス群のそれぞれを
示し、ＣＰＵ装置からリード、ライトアクセス可能な割
込みレジスタを設け、該割込みレジスタのｂｉｔ出力の
ＯＲ論理出方をホストプロセッサへの割込み信号とする
。

ＣＰＵ装置は報告すべきステータスが発生した時、シス
テムインタフェースＲＡＭ内の当該ステータスエリアに
ステータスビットをライトし、次に割込みレジスタの当
該ビットに′１′をライトする。ホス］・プロセッサは
割込み信号を検知した後、割込みレジスタをリードして
から当該ステータス群をリードするようにする。そして
、ステータス・リード後、割込みレジスタにａｌｌ’ｏ
’をライトして割込み処理を完了する。割込みレジスタ
がクリアされているのを確認してがら、ｃＰＵＩＩＩは
、システムインタフェースＲＡＭ内のステータスをクリ
アするようにする。

このようにすれば、システムインタフェースＲＡＭへの
アクセスはハンドシェイク方式で行なわれるので、アク
セス競合は起ることはなく、容易にホストプロセッサへ
のステータス報告ができる。

以上述べた本発明で採用した手段、方式を組合わせれば
、より強力な効果を生むことが可能である。その−例に
ついて説明する。

前記パリティエラー検出によるＤＭＡ転送停止後、前記
フレームステータス情報を受信ＭＡＣＲＡＭ５６または
バッファメモリへＤＭＡ転送を行なうようにする。しか
る後、前記ステータス（パリティエラー）報告をホスト
プロセッサ４に対して行なう。

これによりホストプロセッサ・システム及びＣＰＵ装置
５２はエラー発生の状況、要因を確実に、かつ迅速に把
握できる、適切な処理を行なうことができる。

〔作用〕

全体構成は、ホストプロセッサ・システムとデータ通信
アダプタ３に分けられ、システムデータ／アドレスバス
５とＣＰＵ専用データ／アドレスバス手段５１とは分離
されており、システムインタフェースＲＡＭ５０．コマ
ンド／コントロールレジスタ５５を介してホストプロセ
ッサとＣＰＵ装Ｎ５２間でデータの授受が行なわれるの
で、ＣＰＵ装置のバス占有率を低下させない利点がある
。また、ホストプロセッサで生成、解釈すべき送受信デ
ータは、ＣＰＵ専用バス手段５１とは異なる内部ホスト
バス６２．バスインタフェース手段６１．システムデー
タバス５を介して送信ＦＩＦＯ３３または、受信ＦＩＦ
Ｏ１７とバッファメモリの間でＤＭＡ転送される。さら
に、ＣＰＵ装置５２（データ通信アダプタ３）で生成す
る送信データは、ＣＰＵ専用バス５１を介して送信ＦＩ
ＦＯ３３にライトされ、送信ＦＩＦＯ３３゜シリアル送
受信制御部５９経出で通信伝送路に送出される。ＣＰＵ
装置５２で解釈される受信データは、受信ＭＡＣＲＡＭ
５６へ一旦転送され、しかる後Ｃ’ＰＵ装＠５２により
該受信ＭＡＣＲＡＭの内容がリードされる。

以上から明らかなように、ホストプロセッサ処理及びフ
レームの送受信にあたっては、ＣＰＵ装置の介在は最低
域の程度におさえられており（Ｃ，Ｐ　Ｕ専用バス５１
の上記フレーム処理のための占有率は低くおさえられる
）、ＭＡＣＪ！制御のＣＰＵ装置本来の処理能力を低下
させない。

ＣＰＵ専用バス５１上のバスマスタはＣＰＵ装置５２の
みであり、バスアービタを必要としないので、複雑な制
御が不要であり、またデータ転送効率が高い。

さらに、ＭＡＣ層、ＬＬＣ層のサポート機能はお互いに
独立した構成となっており、本データ通信アダプタはホ
ストプロセッサとの汎用的インタフェースを実現するこ
とができる。

なお、パリティチェック機能、フレームステータスの転
送、インタフェースＲＡＭのアクセス方式、ステータス
報告方式については、前節で述べたので割愛する。

〔実施例〕

第２図は、本発明によるディジタル・データ通信装置の
一実施例を示すものである。なお、前述のものと同一ま
たは同等物については同じ符号にて示す。以後、この原
則に従かうものとする。

このディジタル・データ通信装置は、（１）ホストプロ
セッサ４．バッファメモリ６、端末装置２を有するホス
トプロセッサシステム部、（２）ＣＰＵ装置５２．該Ｃ
ＰＵ装置５２を制御するマイクロプログラムを格納する
μＲＯＭ５２−１゜ワークＲＡＭ５３．データ通信アダ
プタ内で解釈される受信フレームデータ格舶用ＲＡＭ　
（受信ＭＡＣＲＡＭ）５６−２．コントロール／ステー
タスレジスタ６６、タイマ５４、及び前記ＲＡＭ、レジ
スタ類を該ＣＰＵ装置でリード、ライト・アクセスする
ためのＣＰＵ専用データ／アドレスバス手段５１を有す
る専用プロセッサ部、（３）ＣＰＵ専用データ／アドレ
スバス手段５１及びシステムデータ／アドレスバス手段
５とバスインタフェースを有スるコントロール／コマン
ドレジスタ５５、及びシステムインタフェースＲＡＭ５
０を有するシステムインタフェース部、（４）送信ＦＩ
ＦＯ３３，ＦＩＦＯ制御部３３−ｌ、及び該バッファメ
モリ６内の送信データをシステムデータバス５と内部ホ
ストデータバス６２．６２−２を介して該送信Ｆ　Ｉ　
ＦＯ３３へ転送するＤＭＡ制御手段６５を有する送信パ
ラレル・データ処理装置部、（５）受信ＦＩＦＯ１７，
ＦＩＦＯ制御部３３−１．シフトレジスタ１７−王、該
受信ＦＩＦＯ１７の出力を内部ホストデータバス６２゜
６２−１とシステムデータバス５を介して該バッファメ
モリ６へ転送するＤＭＡ制御手段６５．システムバス制
御手段６５−１、及び該シフトレジスタ１７−ｌの出力
を受信ＭＡＣＲＡＭ５６に転送するＤＭＡ制御手段５６
−１を有する受信パラレルデータ処理部、それに（６）
シリアル送受信制御部５９から構成される。

上述の専用プロセッサ部２システムインタフェース部、
送信パラレルデータ処理部、受信パラレルデータ処理部
、及びシリアル送受信制御部５９は、データ通信アダプ
タ３を構成する。

次に動作について説明する。フレームには、ホストプロ
セッサ４で生成、解釈されるフレーム（ＬＬＣフレーム
と呼ぶ）とデータ通信アダプタ３内で生成、解釈される
フレーム（ＭＡＣフレームと呼ぶ）の２種類がある。Ｌ
ＬＣフレームの送信にあたっては、まずホストプロセッ
サ４は、送信起動コマンドをコントロール／コマンドレ
ジスタ５５にライトし、これによりＣＰＵ装置５２に送
信手続きを実行させる。送信ＬＬＣフレームデータは、
システムデータバス５．内部ホストデータバス６２を介
してバッファメモリ６から送信ＦＩＦＯ３３にＤＭＡ転
送され、シリアル送受信制御部５９を経由して通信伝送
路１に出力される。

ＭＡＣフレームの送信は、ＣＰＵ装置５２がμプログラ
ム制御により送信Ｆ　Ｉ　ＦＯ３３にＣＰＵ専用データ
バス５１を介して送信データをライトして実行される。

なお、送信ＦＩＦＯ３３は入力データと通信伝送路出力
データ（送信フレーム）の転送速度緩衝用として一時記
憶を行なうのに使う。

送信ＦＩＦＯ３３はたとえば、テンポラリレジスタ、Ｆ
ＩＦＯメモリ、シリアル部インタフェース、ＣＰＵイン
タフェース部より構成され、上記送信データは該テンポ
ラリレジスタにライトされる。フレームデータの開始と
終了を送信ＦＩＦＯに知らせるため、該テンポラリレジ
スタに送信フレームデータと一緒にスタート・ビット、
エンド・ビットをライトする。

受信ＬＬＣフレームデータは、受信ＦＩＦＯ１，７から
バッファメモリ６へ、システムデータバス５゜内部ホス
トデータバス６２を介してＤＭＡ転送される。受信ＭＡ
Ｃフレームデータは、シフトレジスタエ７−１を通った
後ＤＭＡ制御手段５６−１によって、２個の受信ＭＡＣ
ＲＡＭ５６（５６−２）のうちどちらか一方へＤ　Ｍ　
Ａ転送される。受（ｉ　Ｍ　Ａ　ＣＲＡ　Ｍへの転送が
終了すると、割込み手段（図示せず）によりＣＰＵ装置
５２へ報告され、ＣＰＵ装置５２は、ＣＰＵ専用データ
バス５１を介して受信ＭＡＣＲＡＭをリードする。

本実施例では受信ＦＩＦＯ部は受信ＰＩＦＯ１７とシフ
トレジスタ１７−１から成り５該シフトレジスタエ７−
１に受信データが転送されている間、該受信フレームを
メモリバッファ６へ、または受信ＭＡＣＲＡＭ５６（５
６−２）へ転送すべきか否かを判定する時間、およびフ
レームステータス（シリアル送受信制御部５９内で生成
される）を生成する時間を確保することができる。した
がって、受信データは上記判定後、及びフレームステー
タス生成後、ＰＩＦＯ１７へ入力されるのでＦＩＦＯ制
御が簡単である。また、ＭＡＣＲＡＭを２個備えている
ので、受信ＭＡＣフレーム２個の連続受信が可能で、受
信フレームの処理能力が高い特徴を持つ。

さらに、このデータ通信アダプタ３は、μＲＯＭ５２−
１を搭載しておりＣＰＵ装置５２はマイクロプログラム
制御で働き、また、種々のホストプロセッサとのインタ
フェースを汎用化できることから半導体集積回路装置（
ＬＳＩ）化に好適な構造となっている。

なお、受信ＦＩＦＯを何もシフトレジスタと組合わせる
ことはなく、通常のＦＩＦＯメモリのみで構成してもよ
いことは明らかである。この場合受信ＦＩＦＯの出力を
内部ホストバスか、ＣＰＵ専用バスへ送出するかの選択
送出手段を必要とする。

パリティチェック機能を有するデータ通信アダプタの一
実施例を第３図に示す。第３図の基本構成は第１の実施
例第２図と同じであるので、本実施例の主眼に直接関係
ない所は省略し、前述の実流側と異なる所を中心的に説
明する。

本実施例では、それぞれハイバイト側、ローバイト側デ
ータを格納する２個のシステムインタフェースＲＡＭ５
０−１．５０−２、送信ＦＩＦＯ３３とテンポラリレジ
スタ３３−１から成る送信ＦＩＦＯ部が設けられ、パリ
ティビット生成、チエツク回路を含むパリティ回路７５
〜７７、Ｐ／Ｓ変換回路７８．Ｓ／Ｐ変換回路７９．符
号化回路８０．復合化回路８１及びセレクタ回路８６〜
９５、入力バッファ８３．８４．出力バツフア８２．８
５が新たに追加されている。

この実施例では、ＣＰＵ専用データバス５１はＣＰＵリ
ードデータバス５１−ｌとＣＰＵライトデータバス５１
−２の２バス構成から戒っており、内部ホストデータバ
ス６２もホストリードデータバス６２−１とホストライ
トデータバス６２−２から戒っている。なお、リードラ
イト共通バス（コモンバス）方式に対しても、本発明の
主眼は適用できることは以下の説明から明らかとなろう
。

パリティチェック機能は下記構成で実現される。

ＣＰＵリードデータバス５１−１のデータ用パリティチ
ェック回路７６−１．ＣＰＵライトデータバス５１−２
のデータ用パリティ生成回路７６−２は、パリティ８回
路７６で、内部ホストリードデータバス６２−１のデー
タ用パリティ生成回路７５−２．内部ホストライトデー
タバス６２−２のデータ用パリティチェック回路７５−
１はパリティＡ回路７５で、内部送信データ用パリティ
チェック回路７７−１．内部受信データ用パリティ生成
回路７７−２はパリティＣ回路７７で示されている。パ
リティビットを含んだＬＬＣ送信データはパリティＡ回
路７５　（７５−１）でパリティチェックされた後Ｐ／
Ｓ変換回路７８の出力側（または入力側）においてパリ
ティＣ回路７７（７７−１）でパリティチェックされる
。ＭＡＣ送信データはパリティ８回路７６　（７６−２
）で生成されたパリティビット７２とともにテンポラリ
レジスタ３３−１にライトされ、テンポラリレジスタ３
３−１．送信ＦＩＦＯ３３経過後上記と同様パリティＣ
回路７７　（７７−１）でパリティチェックされる。

ＬＬＣ受信データは、Ｓ／Ｐ変換回路７９の入力側（ま
たは出力側）でパリティＣ回路７７　（７７−１）によ
りパリティビットを生成され、受信データはシフトレジ
スタ１７−１．受信ＰＩＦＯ１７を介して、パリティビ
ットはさらに信号経路７４を介してパリティＡ回路７５
　（７５−１）に入力され、パリティチェックされる。

ホストバス６２−１上の受信データは、出力バツファ８
５．入力バッファ８４を経由してパリティＡ回路７５　
（７５−１）に入力される。受ＩＭＡＣフレームデータ
、及び上記と同様にして生成されたパリティビットは、
受信ＭＡＣＲＡＭ５６−２−１．５６−２−２に格納さ
れた後ＣＰＵリード時、それぞれＣＰＵリードバス５１
−１．信号経路９６を介してパリティ８回路７６　（７
６−１）に入力されパリティチェックされる。

次に、システムバス５から内部ＲＡＭ、レジスタをアク
セスする時のパリティチェックの動作について説明する
。但し、以後データバスは簡略化のため単にバスと記述
することにする。

システムバス５からのライトデータ及びアッパーバイト
データ、ローバイトデータのパリティビットＰＨ，ＰＬ
はそれぞれ人力バッファ８４．８３を介して入力され、
パリティＡ回路７５　（７５−１）でパリティチェック
された後、システムインタフェースＲＡＭ５０−１．５
０−２、またはワークＲＡＭ５３．ＭＡＣＲＡＭ５６−
２−１゜５６−２−２にライトされる。なお、ワークＲ
ＡＭ５３、ＭＡＣＲＡＭ５６−２−１．５６−２−２は
ホストプロセッサからライトできる必要はなく、この実
施例ではデータ通信アダプタの診断のために可能としで
ある。ホストプロセッサリード時は、上記ＲＡＭに格納
されているパリティビットは信号経路７０．セレクタ回
路９１．出力バッファ８２を介して信号ＰＨ，ＰＬとし
てリードデータＤｏ＝Ｄｉａと同じタイミングで出力さ
れる（ＬＬＣ受信フレームデータの場合はパリティＡ回
路７５　（７５−２）で新たにパリティビットが生成さ
れ、ＰＨ，ＰＬ信号として出力される）。

ここで、ＰＨ，ＰＬはそれぞれハイバイ１−、ローバイ
トデータ側のパリティビット信号であり、上述のように
ホストプロセッサ側で生成、あるいは通信アダプタ内で
生成される。

９６はパリティエラーが発生した時の要因をセットする
ステータス発生回路、９７はＯＲゲートである６本実施
例ではステータスは、ホストプロセッサから内部ＲＡＭ
をアクセスする際生成されるチップセレクト（ＣＳ）信
号のＯＲ論理出力でセットされる。ステータス発生回路
に入力されるエラー要因は、パリティＡ回路７５．パリ
ティＣ回路７７のものも含まれる（図示せず）。

パリティチェック回路７５−１の例を第４図に示す。本
回路は、Ｅｘｃｌｕｓｉｖｅ　−ＯＲゲート（入力が一
致すると′１′、不一致するとｔ　Ｏｌ　を出力する）
１００．２人力ＮＡＮＤゲートエ０２，１０３、インバ
ータゲート１０１で構成される。ハイパイトデータＰＨ
Ｄｉ１５−８（内部ホストライトバス６２−２のデータ
）とＰＨ、ローバイトデータＰＨＤｉ７〜Ｏ（同上）と
ＰＬのパリティチェック結果は、それぞれノード１０４
，１０５に現われる。すなわち、パリティビットを入れ
た９ビツトのデータにおいて、ＥＶＥＮパリティ成立時
は’１’　、ＯＤＤパリティ威立時は′０′となる。

ノード１０６，１０７の信号は、パリティモード信号Ｉ
’ＲＴＭＤ＝　’１’（ＥＶＥＮパリティモード）の時
はＥＶＥＮパ’Ｊ−ｒイエジー時、Ｐ　ＲＴ　Ｍ　Ｄ　
＝’Ｏ’　　（ＯＤＤパリティモード）の時はＯＤＤパ
リティエラー時、ともに′１′となり、データストロー
ブ信号ＨＤＳ、ＬＤＳが′０′のタイミングでパリティ
エラー信％ＰＲＴＥＲＲ，ＰＲＴＥＲＲＮが出力される
。但し、ＰＲＴＥＲＲＮ信号は、パリティイネーブル信
号ＰＲＴＥＮＢの論理値によってイネーブル／ディスエ
イプル化される。

本実施例で１よ、ＰＲＴＥＮＢ、　ＰＲＴＭＤ信号を、
ホストプロセッサからアクセス可能なレジスタの出力と
することにより、パリティ・イネーブル／デスエイプル
・モード及びＯＤＤ／ＥＶＥＮパリティモードを任意に
設定できるので汎用性に富み。

ＬＳＩ化に優れている。

第５図は、ステータス発生回路（パリティエラーレジス
タ）の一実施例を示したものである。本回路はＤタイプ
ラッチ回路１１０ａ〜１１０ａ、ＡＮＤゲート１１１ａ
〜１１５ａ、１ｌｌｂ　〜１１５ｂ及びＯＲゲート１１
６から戊る。

ＰＲＴＥＲＲは種々のパリティエラー要因のＯＲ論理出
力である。ＡＮＤゲート１ｌｌａ〜１１３ａの入力には
、ホストライトイネーブル信号ＷＥとＰＲＥＴＮＢ信号
が共通につながれている。また、上記３個のＡＮＤゲー
トには、それぞれシステムインタフェースＲＡＭのＣＳ
信号ＳＭＰＵ、コマンドレジスタのＣ８信号ＨＡＯ１及
びコントロールレジスタのＣ８信号ＨＡ２が接続されて
いる。ホストプロセッサが上記レジスタをアクセスした
際パリティエラーが発生すると（ＰＲＴＥＲＲ＝　’　
１　”Ｉ　。

チップセレクトされたレジスタに相当するラッチ回路が
セットされ、パリティステータスＰＲＴＹ５〜７のいず
れかが′１′となる。また、ＡＮＤゲート１１４ａ、１
１５ａは、ＰＲＥＮＢ＝　’１’の時、それぞれ送信Ｄ
ＭＡパリティエラーセット信号ＴＸＰＳＥＴ＝　’１’
　、受信ＤＭＡパリティエラーセット信号ＲＸＰＳＥＴ
＝　’１’　のタイミングでＰＲＴＥＲＲ信号を上記ラ
ッチ回路１１０ｄ。

１１０ｅにラッチする。パリティエラーステータスＰＲ
ＴＹ３〜７のＯＲ論理出力Ｃ１Ｒ１はＣＰＵへの割込み
信号となる１割込み受付は後ＣＰＵ装置が本パリティエ
ラーレジスタをリードすれば、どの箇所（要因）でパリ
ティエラーが発生したかが分かる。このことは、異常が
起こった場合のエラー解析、処置に非常に有効である。

特に、このステータスをホストプロセッサシステムに報
告し、ホストプロセッサシステムに異常に対する回復処
置、対策を迎ぐことかできる（パリティ報告については
後述する。）、なお、上記ラッチ回路のリセットは、Ｃ
ＰＵ装置からＣＰＵライトバスのデータＣＲＤ３〜７を
介して′１′をライトすることにより行なわれる。　Ｐ
ＲＴＳＥＬ、　ＷＢ　、　ＣＭＣＫは。

それぞれパリティエラーレジスタのＣ８信号、ライトイ
ネーブル信号、ライトストローブ信号であり、専用プロ
セッサ部内で生成される信号である。

ホストプロセッサによる上記パリティエラーレジスタ・
セット時のタイムチャートを第６図に示す。このタイミ
ング時には、同時にコントロール／コマンドレジスタや
・ＲＡＭにデータをライトしているが、これらレジスタ
のライトクロックは、Ｗ　Ｅ　−ＰＲＴＥＲＲＮの論理
にする。パリティエラーが発生した時は、ＰＲＴＥＲＲ
Ｎ　＝　’Ｏ’　となるのでレジスタのライトクロック
は発生せず、パリティエラ一時データがライトされるこ
とはない。

以上の説明から、パリティエラー発生時にＤＭＡ転送を
停止する実施例は容易に考えることができる。前記した
ように、ＣＰＵ装置は割込み信号Ｃ１Ｒ１を検知した後
、該パリティエラーレジスタをリードすることにより、
ＤＭＡ転送時のパリティエラー（ＰＲＴＹ３　ｏｒ　Ｐ
ＲＴＹ４＝　’１’　）と言うことがわかる。しかる後
、ＣＰＵ専用ライトバス５１−２を通してＤＭＡ制御手
段６５にＤＭＡ停止コマンドコードをライトし、該ＤＭ
Ａ制御手段６５は該コードをデコードしてＤＭＡ動作を
停止するようにすればよい。

フレームステータス転送を実現するディジタルデータ通
信装置の一実施例を第７図に示す。

第７図において、４はホストプロセッサ、６−１．６−
２はバッファメモリ、６５はＤＭＡ制御回路、６５−ｌ
はシステムバス制御回路、５２はＣＰＵ装置、５６は受
信ＭＡＣＲＡＭ、５６−１は、ＭＡＣＤＭＡ制御回路、
１７は受信ＦＩＦＯ１１７−１はシフトレジスタ、７９
はＳ／Ｐ変換回路、１２０はフレームステータス生成回
路、５９はシリアル送受信制御部である。

次に動作９機能について説明する。シリアル受信データ
１２２はＳ／Ｐ変換回路７９に入力されると同時にステ
ータス生成回路１２０にも入力される。ステータス生成
回路１２０は、フレームの長さ、パリティエラーやＦＣ
Ｓエラー発生の有無２フレームの宛先アドレスと自局ア
ドレスとの一致／不一致を示すビットなどから成るステ
ータスを生成する。シフトレジスタ１７−１は、これら
フレームステータスの生成、またはフレームコピーの判
定に関する時間の間受信データの一時蓄積用に使う、シ
フトレジスタ１７−１は、ＦＩＦＯメモリで構成しても
よい。受信データがシフトレジスタ１７−１から出力側
１２６に出てくる時点ではフレームステータスの生成及
びコピー判定は完了しており、受信ＭＡＣフレームデー
タの場合は、フレームフィールド検出信号１２３により
チャンネルセレクタ１２４を切替えることによって受信
ＭＡＣフレームデータに引続いて、フレームステータス
１２５をＭＡＣＲＡＭ５６へＤＭＡ転送することができ
る。ＭＡＣＲＡＭ５６内５６ａは受信フレームデータ、
５６ｂは受信フレームステータスの格納エリアを示す。

ＬＬＣフレーム受信の場合は、フレームフィールド検出
信号１２３によりチャンネルセレクタ１２１を切替える
ことにより受信データをバッファメモリ６−１または６
−２にＤＭＡ転送した後、該転送に引続いてフレームス
テータスをバッファメモリ６−１または６−２にＤＭＡ
転送する。フレームステータスは受信フレームデータと
ともに受信ＰＩＦＯ１７を通過する。ＤＭＡ転送要求は
、たとえばＣＰＵ装置５２によりＣＰＵ専用バス５１を
介してＤＭＡ制御回路６５内にＤＭＡ転送スタートコマ
ンドを発行し、バスアービトレーション、ＤＭＡ転送ア
ドレス、リード／ライト制御信号などの生成に始まる一
連の動作を起動する。

バッファメモリ６−１．６−２において、６１ａ。

６２ａは受信フレームデータ格納エリア、６１ｂ。

６２ｂはそれぞれの受信フレームに対するフレームステ
ータス格納エリアを示す。

フレームステータスの構成の実施例を第８図に示す、送
信フレームステータスは、送信フレームが一巡後自局に
戻ってきた時生成されるステータスでたとえば下記から
成る。

（１）ＴＲＲＥＸ：　ＴＲＲタイマＥｘｐｉｒｅｄ（２
）ＡＣＩ、ＡＣ２：フレームー巡後のＡビット。

Ｃビットの内容 （３）置、ＴＥ２　：フレームー巡後のＥビットの内容 （４）　ＴＰＴＹＥＲＲ：送信データのバイト毎に生成
したパリティ・ビットにエラーが発生したことを示す。

（５）ＣＭＰＬ：フレーム送信（フレーム−巡）終了を
示す。

受信フレームステータスは、たとえば下記から成る。

（１）　ＲＰＴＹＥＲＲ：受信データのバイト毎に生成
したパリテイビットにエラーが発生したことを示す。

（２）Ｆｅ２　：　ＦＣＳフィールド有／無を示す。

（３）　ＤＡＥＱＭＡ　：自局宛フレームであるか否か
を示す。

（４）　ＳＡＥＱＭＡ　：受信フレームの送信元アドレ
スがＭＡ（自局アドレス）と等しいかどうかを示す。

（５）ＲＡＣＩ、ＲＡＣ２：　Ａ、Ｃビットの内容を表
示する。

（６）ＲＥ　１．ＲＥ２　：　Ｅビットの内容を表示。

（７）　ＦＣ３Ｅ　：　Ｆｅ２　（Ｆｒａｍｅ　Ｃｈｅ
ｃｋ　５ｅｑｕｅｎｃｅ）エラーか否かを示す。

（８）ＮＤＡＴＨフレーム受信時にＮｏｎ　Ｄａｔａを
検出したか否かを示す。

（９）ＯＣＴ：フレーム受信時に０ｃｔａｔエラー・が
発生したことを示す。

（１０）Ｔ＝○■；初期設定した最大フレーム長を越え
てフレームを受信したことを示す。

（１１）ＡＢＴ：受信中にアボート５ｅｑｕｅｎｃｅを
検出したことを示す、 （１２）ＲＣＶＤ　：　１フレームの受信を完了したか
否かを表わす。

以上のフレームステータスはＬＬＣフレーム送信または
受信時バッファメモリ６−．１．６−２へ転送される。

ＭＡＣフレーム（最大５８Ｂｙｔｅ）のフレームステー
タスのＭＡＣＲＡＭ内配列を第９図に示す。

この場合ＭＡＣＲＡＭは８ビツト×６４リード構成とな
っており、ステータスエリヤにはフレーム長さＦ　ＲＬ
　（Ｏｃｔｅｔ）　、フレームステータスＲＸＳＴＳＩ
、ＲＸＳＴＳ２　（、それぞれは第８図のステータスを
含む）が順番に入力される。

本実流側テｉｔ、、ＲＣＶＤ、ＡＢＴ、ＬＯＶ。

ＲＰＴＹ、ＴＰＴＹ、ＦＣ３Ｅなど重要なエラーステー
タスがＭＡＣＲＡＭまたはバッファメモリへ転送される
のでＣＰＵ装置、ホストプロセッサは迅速にエラーに対
する処理を行なうことができる。

システムインタフェースＲＡＭを介したホストプロセッ
サとデータ通信アダプタ（ＣＰＵ装置）とのデータ、コ
マンドの授受方式に関する実施例について説明する。

第１０図はコマンドレジスタによるインタフェースを示
す論理ブロック図である。１３０はコマンドレジスタ、
１３１，１３２はチャンネルセレクタ、５２はｃｐｕ装
置、１３４はＯＲゲート、１３３はＡ　Ｎ　Ｄ−ＯＲゲ
ート、１３５はインバータゲートである。

ＣＰＵ専用ライトバス５１−２上のＣＰＵライ１〜デー
タと内部ホストバス６２−２上のホストライトデータは
チャンネルセレクタ１３１で選択され、コマンドレジス
タ１−３０にライトされる。該チャンネルセレクタ１３
１は、ＣＰＵ装置側Ｃ，Ｓ信号ＣＭＤＳＥＬが′１′の
時はＣＰＵライトバス５１−２上のデータを、ＣＭＤＳ
ＥＬがｔ　Ｏｌの時は内部ホストライトバス６２−２上
のデータを選択し、コマンドレジスタ１．３０に入力す
る。ラッチ信号１３６は、ホスト側Ｃ８信号ＨＡＯ及び
該ＣＭＤＳＥＩ、信号によって、ホストライトイネーブ
ルＨＷＥが、ＣＰＵライトイネーブルＣＷＥのどちらか
が選択され、コマンドレジスタのライトタイミング信号
となる。コマンドレジスタ１３０の出力１３７は、チャ
ンネルセレクタ１３２．ＣＰＵ専用専用リドバス５１−
１を介してＣＰＵ装置５２にリードされる９本実施例で
は、コマンドレジスタ１３０内のある１ビツトをＣＰＵ
装置１５２への割込み信号１３８としており、制御回路
が簡単である特徴がある。なお、本実施例では、診断の
ためコマンドレジスタ］、３０をＣＰＵがライトできる
としたが、必ずしもその必要はない。

第１１図にインタフェースＲＡＭのアクセスフローを示
す。この様に、ホストプロセッサは、パラメータをイン
タフエ・−スＲＡＭに設定するアクセスの前後に、それ
ぞれインタフェースＲＡ　Ｍアクセススタート、エンド
コマンドを発行し、上記割込みによってＣＰ　Ｕ装置５
２にアクセス期間中はこの対応関係を示す架空のもので
ある。ＣＰＵ装置は報告すべきステータスが発生した時
、システムインタフェースＲＡＭ５０内の当該ステータ
スエリアにビット値をライトし、さらに割込みレジスタ
１４０の当該ビットに′１′　をライトするようにする
。前記割込みレジスタへのライトにより割込み信号１４
５がアサートされ、ホストプロセッサは割込み受付後割
込みレジスタをリードし割込み要因ステータス群を検知
して、システムインタフェースＲＡＭ中の当該ステータ
ス・ワードをリードする。

この時の処理フローを第１３図に示す。ホストプロセッ
サはステータスリード役割込みレジスタにａｌｌ’ｏ’
　をライトしてクリアする。ＣＰＵ装置は、上記ａｌｌ
’ｏ’　を検知後システムインタフェースＲＡＭのステ
ータスをクリヤする。本実施例では、ＣＰＵ装置は割込
みレジスタをアクティブ化した後、ホストプロセッサが
割込み処理中該割込みレジスタをリードしており、ａｌ
ｌｌ　０１　をリードするまでメインプログラムに復帰
であることを知らせる。上記期間ＣＰＵ装置はシステム
インタフェースＲＡＭへのアクセスを停止することがで
き、該インタフェースＲＡＭへのアクセス競合が起るこ
とはない。本実施例では、コマンド発行に対してコマン
ド応答をホストプロセッサに返すようにしているので確
実なハンドシェイク・インタフェースが実現できデータ
の信頼性を高くすることができる。この応答方式につい
ては以下に述べられる。

第１２図は、システムインタフェースＲＡＭを介したス
テータス報告方式に関する実施例を示したものである。

第１２図において、５０はシステムインタフェースＲＡ
Ｍ、１４０は割込みレジスタ、１４１はＯＲゲートであ
る。ここで、システムインタフェースＲＡＭ５０のステ
ータスエリアにはコマンド応答ステータス１４２．リン
グステータス１４３゜モニタステータス１４４などのス
テータス群が格納される。各ステータス群は各割込みレ
ジスタの各ビットに対応しており、図中の引出し線１４
６しない。したがってステータスリードの前後に前出の
ＲＡＭアクセススタート／エンドコマンドを発行する必
要はない。なお、割込みレジスタ１４０への、ホストプ
ロセッサによるｔ　ＯＩ　ライトアクセスと上記ＣＰＵ
によるリードアクセスが競合しても、ＣＰＵ装置は少な
くとも２回目以降のリードアクセスで割込みレジスタａ
ｌｌ’ｏ’　をリードできるので実害はない。

本実施例によれば、ホストプロセッサとデータ通信アダ
プタ内ＣＰＵ装置との間で良好なインタフェースを、小
規模の論理回路で実現できる。

前記コマンド応答は、本実施例で述べたステータス報告
においてコマンド応答ステータスをホストプロセッサに
返すものである。ホストプロセッサは、本コマンド応答
ステータスを確認後、インターフェースＲＡＭのリード
、ライトを行なう。

コマンド応答ステータス１４２は、コマンド発行時正常
にコマンドが受付けられたか否か、否の場合そのエラー
内容（コード）などの情報を含む。

〔発明の効果〕

本発明によるディジタルデータ通信装置によれば、以下
に述べる効果がある。

システムバスとＣＰＵ専用バスが分離されていること、
送受信データ処理系統がＬＬＣ／ＭＡＣフレームで専用
ハード化されているため、フレーム処理能力が高い効果
を有する。また、システムインタフェースＲＡＭ、割込
みレジスタに依るインタフェース方式により、ホストプ
ロセッサシステムとデータ通信アダプタとの間で、高信
頼性で効率よいデータ授受、制御、ステータス報告を実
現できる効果がある。

さらに、パリティチェック機能、フレームステータス転
送機能に依り、取扱いデータの高信頼性化、エラー要因
に対する迅速な回復、対策処理を実現できる効果がある
。最後に、ＬＬＣＭの制御とＭＡＣ層の制御は、それぞ
れホストプロセッサシステム、データ通信アダプタに切
分けられたアーキテクチャになっているため、両者の接
続性。

汎用性に優れており、ＬＳＩ化に適している。

【図面の簡単な説明】

第１図は本発明のデータ通信アダプタの構成を示すブロ
ック図、第２図、第３図、第７図は本発明の一実施例を
示すブロック図、第４図、第５図は第３図を補足する論
理図、第６図は第５図を説明するタイムチャート、第８
図、第９図は第７図を説明する構成図、第１０図、第１
２図は本発明の他の実施例を示す論理図、第１１図、第
１３図はそれぞれ第１０図、第１２図を説明するフロー
チャート、第１５図はＯ３Ｉ参照モデルを示す説明図、
第Ｉ４図はＬＡＮシステム構成例を示すブロック図、第
１６図はデータ通信装置を示す構成図、第１７図はフレ
ームフォーマットを示す説明図、第１８図は従来例を示
すブロック図である。 １・・・通信伝送路、２・・・データ端末装置、３・・
・データ通信アダプタ、４・・・ホストプロセッサ、５
・・・システムデータバス、６・・・バッファメモリ、
ＳＩ・・・シリアル・インタフェース（ＬＳＩ）　、Ｔ
ＣＵ・・トランク・カップリング・ユニット、１７・・
・受信ＦＩＦ０．１７−１・・・シフトレジスタ、３３
・・・送ＩＦＩＦＯ１５０・・・システムインタフェー
スＲＡＭ、５２−ＣＰ　Ｔ、Ｊ装置、　５２　　−１−
・μＲＯＭ、５３−・ワー’、’ＲＡＭ、５４・・・タ
イマ、５５・・・コントロール／コマンドレジスタ、５
６・・・受信ＭＡＣＲＡＭ、５９・・・シリアル送受信
制御部、６１・・・バスインタフェース部、６５・・・
ＤＭＡ制御回路、６６・・・コン第 図 第 図 第 ４ 図 第 図 第 図 第 ７ 図 第 図 （ａ） 送信フレ ム・ステ タス （ｂ） 受信フレ ム・ステ タス １５ １４ １３ １２ ２目 １０ ９ ８ 第 図 第 ０ 図 第 １ 図 第 １２ 図 第 ３ 図 第 ４ 図 Ｌ　　　　　　　　１ 第 ５ 図 第 ７ 図

Claims (1)

1. 【特許請求の範囲】 １、信号伝送路、該信号伝送路に受信データ入力及び送
   信データ出力が接続された複数のステーションから成る
   デジタルデータ通信装置において、各ステーションは、
   それぞれ少なくとも（１）ＣＰＵ装置、ワークＲＡＭ、
   受信フレーム・データ格納用ＲＡＭ、制御パラメータ及
   び内部ステータス情報を記憶するレジスタ群を有し、さ
   らにＣＰＵ装置がＲＡＭ、レジスタ群をリード、ライト
   するためのＣＰＵ専用アドレス／データバス手段を有す
   る専用プロセッサ部、 （２）ホストプロセッサ、送信、受信データ、制御、ス
   テータス情報を格納するバッファメモリ、及び該ホスト
   プロセッサ、該バッファメモリ間でデータの授受を行な
   うための仲介となるシステムバス手段から成るホストシ
   ステム部、 （３）該ＣＰＵ専用アドレス／データバス及び該システ
   ムバスからのデータ受け入れ手段を有する送信ＦＩＦＯ
   メモリ、該バッファメモリ内の送信データを直接メモリ
   アクセスにより該システムバスを経由して該送信ＦＩＦ
   Ｏメリへ転送する送信ＤＭＡ制御手段、該ＣＰＵ専用ア
   ドレス／データバスを経由して該送信ＦＩＦＯメモリへ
   送信データを転送する転送制御手段、及び該送信ＦＩＦ
   Ｏメモリの出力を並列／直列変換して、少なくともシリ
   アル送信データを符号化して該信号伝送路へ出力する手
   段を有するシリアル送受信制御部へ送出する送信データ
   変換手段を有する送信パラレルデータ処理部、 （４）受信ＭＡＣＲＡＭ及びバツフアメモリへのデータ
   送出手段を有する受信ＦＩＦＯメモリ、少なくとも信号
   伝送路からのシリアル受信データを復号化する手段を有
   するシリアル送受信制御部からの受信シリアルデータを
   直列／並列変換して受信ＦＩＦＯメモリへ入力する受信
   データ変換手段、受信ＦＩＦＯメモリの出力をＤＭＡに
   よりシステムバスを経由してバツフアメモリへ転送する
   受信ＤＭＡ制御手段、及び受信ＦＩＦＯメモリの出力を
   受信ＭＡＣＲＡＭへ転送する転送制御手段を 有する受信パラレルデータ処理部、 を具備することを特徴とするディジタルデータ通信装置
   。 ２、送信パラレルデータ処理部における、ＣＰＵ専用ア
   ドレス・データバスを経由した送信ＦＩＦＯメモリへの
   データ転送制御手段は、ＣＰＵ装置による送信ＦＩＦＯ
   メモリ入力部テンポラリ・レジスタへのライト・アクセ
   ス手段であることを特徴とする特許請求の範囲第１項記
   載のディジタルデータ通信装置。 ３、受信パラレルデータ処理部における、受信ＦＩＦＯ
   メモリの出力を受信ＭＡＣＲＡＭへ転送する転送制御手
   段は、ＤＭＡ転送制御手段であることを特徴とする特許
   請求の範囲第１項記載のディジタルデータ通信装置。 ４、特許請求の範囲第１項において、送信パラレルデー
   タ処理部におけるＣＰＵ専用アドレス／データバスを経
   由した送信ＦＩＦＯメモリへのデータ転送制御手段は、
   ＣＰＵ装置による送信ＦＩＦＯメモリ入力部テンポラリ
   ・レジスタへのライト・アクセス手段であり、受信パラ
   レルデータ処理部における受信ＦＩＦＯメモリの出力を
   受信ＭＡＣＲＡＭへ転送する転送制御手段は、ＤＭＡ転
   送制御手段であることを特徴とするディジタルデータ通
   信装置。 ５、特許請求の範囲第１項記載の送信ＦＩＦＯメモリの
   データ受け入れ手段は、送信データが専用プロセッサ部
   、ホストシステム部で生成されるかに応じて、それぞれ
   ＣＰＵ専用アドレス／データバスのデータ、システムバ
   スのデータを受け入れる側をアクティブ化するようにし
   て成ることを特徴とするディジタルデータ通信装置。 ６、特許請求の範囲第１項記載の受信ＦＩＦＯメモリの
   データ送出手段は、受信データが該専用プロセッサ部、
   ホストシステム部で解釈すべきかに応じて、前者の場合
   受信ＭＡＣＲＡＭへのデータ転送を、後者の場合システ
   ムバスを介したバツフアメモリへのデータ転送を行なう
   ようにして成ることを特徴とするディジタルデータ通信
   装置。 ７、特許請求の範囲第６項において、送信パラレルデー
   タ処理部におけるＣＰＵ専用アドレス／データバスを経
   由した送信ＦＩＦＯメモリへのデータ転送制御手段は、
   ＣＰＵ装置による送信ＦＩＦＯメモリ入力部テンポラリ
   ・レジスタへのライト・アクセス手段であり、受信パラ
   レルデータ処理部における受信ＦＩＦＯメモリの出力を
   受信ＭＡＣＲＡＭへ転送する転送制御手段は、ＤＭＡ転
   送制御手段であり、かつ送信ＦＩＦＯメモリのデータ受
   け入れ手段は、送信データが専用プロセッサ部、ホスト
   システム部で生成されるかに応じて、それぞれＣＰＵ専
   用アドレス／データバスのデータ、システムバスのデー
   タを受け入れる側をアクティブ化するようにして成るこ
   とを特徴とするディジタルデータ通信装置。 ８、複数個のデータ端末装置、データ端末装置相互間の
   データ通信の媒体となる信号伝送路、信号伝送路とデー
   タ端末装置とを結ぶデータ通信アダプタ、及びデータ端
   末装置とデータ通信アダプタ間でデータの授受を行なう
   仲介となるシステムバスを有するディジタルデータ通信
   装置において、データ通信アダプタが、ＣＰＵ装置、Ｃ
   ＰＵ専用アドレス／データバス、システムバスと論理的
   に接続される内部ホストバス、内部ホストバスを介する
   データ受け入れ手段とＣＰＵ装置からの、ＣＰＵ専用ア
   ドレス／データバスを介するデータ受け入れ手段を有す
   る送信ＦＩＦＯメモリ、送信ＦＩＦＯメモリの出力を並
   列／直列変換してシリアル送受信制御部へ入力する送信
   データ変換手段、データ通信アダプタ内で解釈されるフ
   レームデータを格納する受信ＭＡＣＲＡＭ、内部ホスト
   バスを介するデータ送出手段と受信ＭＡＣＲＡＭへのデ
   ータ送出手段を有する受信ＦＩＦＯメモリ、及びシリア
   ル送受信制御部の受信データ出力を直列／並列変換して
   受信ＦＩＦＯメモリへ入力する受信データ変換手段から
   成ることを特徴とするディジタルデータ通信装置。 ９、ＣＰＵ装置から該ＣＰＵ専用アドレス／データバス
   を介する、送信ＦＩＦＯメモリへの送信データ転送は、
   送信ＦＩＦＯメモリ入力部テンポラリ・レジスタへのア
   ドレス・マツプド・ライト・アクセス手段によることを
   特徴とする特許請求の範囲第８項記載のディジタルデー
   タ通信装置。 １０、受信ＦＩＦＯメモリから受信ＭＡＣＲＡＭへの受
   信データ転送は、ＤＭＡ制御手段によることを特徴とす
   る特許請求の範囲第８項記載のディジタルデータ通信装
   置。 １１、システムバス、内部ホストバスを経由する送信Ｆ
   ＩＦＯメモリへの送信データ転送は、送信ＤＭＡ制御手
   段によることを特徴とする特許請求の範囲第８項記載の
   ディジタルデータ通信装置。 １２、受信ＦＩＦＯメモリから、内部ホストバス、シス
   テムバスを経由したデータ端末装置への受信データ転送
   は、受信ＤＭＡ制御手段によることを特徴とする特許請
   求の範囲第８項記載のディジタルデータ通信装置。 １３、特許請求の範囲第８項記載の送信ＦＩＦＯメモリ
   のデータ受け入れ手段は、データ通信アダプタ内で生成
   するフレームデータの場合ＣＰＵ専用アドレス／データ
   バスを介するデータ受け入れ手段を、データ端末装置で
   生成するフレームデータの場合内部ホストバスを介する
   データ受け入れ手段をアクティブ化するようにして成る
   ことを特徴とするディジタルデータ通信装置。 １４、特許請求の範囲第８項記載の受信ＦＩＦＯメモリ
   のデータ送出手段は、受信フレームデータがデータ通信
   アダプタ内で解釈される場合受信ＭＡＣＲＡＭへのデー
   タ送出手段を、フレームデータがデータ端末装置で解釈
   される場合内部ホストバスを介するデータ送出手段をア
   クティブ化するようにして成ることを特徴とするディジ
   タルデータ通信装置。 １５、特許請求の範囲第８項において、 ＣＰＵ装置から該ＣＰＵ専用アドレス／データバスを介
   する、送信ＦＩＦＯメモリへの送信データ転送は、送信
   ＦＩＦＯメモリ入力部テンポラリ・レジスタへのアドレ
   ス・マツプド、ライト・アクセス手段により、 受信ＦＩＦＯメモリから受信ＭＡＣＲＡＭ への受信データ転送は、ＤＭＡ制御手段により、システ
   ムバス、内部ホストバスを経由する送信ＦＩＦＯメモリ
   への送信データ転送は、送信ＤＭＡ制御手段により、 受信ＦＩＦＯメモリから、内部ホストバス、システムバ
   スを経由したデータ端末装置への受信データ転送は、受
   信ＤＭＡ制御手段によりそれぞれ行なうと共に、送信Ｆ
   ＩＦＯメモリのデータ受け入れ手段は、データ通信アダ
   プタ内で生成するフレームデータの場合ＣＰＵ専用アド
   レス／データバスを介するデータ受け入れ手段を、デー
   タ端末装置で生成するフレームデータの場合内部ホスト
   バスを介するデータ受け入れ手段をアクティブ化するよ
   うにして成り、受信ＦＩＦＯメモリのデータ送出手段は
   、受信フレームデータがデータ通信アダプタ内で解釈さ
   れる場合受信ＭＡＣＲＡＭへのデータ送信手段を、フレ
   ームデータがデータ端末装置で解釈される場合内部ホス
   トバスを介するデータ送出手段をアクティブ化するよう
   にして成ることを特徴とするディジタルデータ通信装置
   。 １６、特許請求の範囲第１項、第５項、第１４項又は第
   １５項において、受信ＦＩＦＯメモリは、シリアル送受
   信制御部の受信データ出力を入力とするシフトレジスタ
   群と、シフトレジスタ群の出力を入力とするＦＩＦＯメ
   モリから成り、受信ＦＩＦＯメモリの受信ＭＡＣＲＡＭ
   へのデータ送出手段は、シフトレジスタ群出力を受信Ｍ
   ＡＣＲＡＭへ転送するようにして成ることを特徴とする
   ディジタルデータ通信装置。 １７、ホストプロセッサ、ＣＰＵ装置を含むデータ処理
   装置、ホストプロセッサとデータ処理装置でデータの授
   受を行なう仲介をするシステムバス手段から成るディジ
   タルデータ処理システムにおいて、少なくともホストプ
   ロセッサとＣＰＵ装置間でデータの授受を行なうための
   データー時記憶用システムインタフェースＲＡＭ、ホス
   トプロセッサからデータ処理装置に種々のコマンド、制
   御指示を与えるためのレジスタ群、ＣＰＵ装置がＣＰＵ
   専用アドレス／データバスを介してシステムインタフェ
   ースＲＡＭ、レジスタ群をアクセスするためのＣＰＵリ
   ード／ライト制御手段、ホストプロセッサによるコマン
   ドレジスタへのライト・アクセスをＣＰＵ装置へ報告す
   る手段から成る、システムインタフェース部を具備して
   成ることを特徴とするディジタルデータ処理装置。 １８、特許請求の範囲第１項、または第５項において、
   システムバス、ＣＰＵ専用バス、及び送信ＦＩＦＯメモ
   リの出力側にパリテイビットを含む送信データのパリテ
   イチェックを行なう手段、受信ＦＩＦＯメモリの入力側
   に受信データのパリテイビット生成手段、システムバス
   （または該内部ホストバス）、ＣＰＵ専用バス上に受信
   データのパリテイチェック手段を具備して成ることを特
   徴とするディジタルデータ通信装置。 １９、特許請求の範囲第１８項において、パリテイビッ
   トを含む送信、または受信データのＤＭＡ転送中、パリ
   テイビット・エラー検出時ＤＭＡ転送を停止させる手段
   を具備して成ることを特徴とするディジタルデータ通信
   装置。 ２０、データ端末装置、データ端末装置相互間のデータ
   通信の媒体となる信号伝送路を結ぶデータ通信アダプタ
   から成るディジタルデータ通信装置において、フレーム
   ・データ受信時、または送信フレーム・データが信号伝
   送路を一巡し自局ステーションに戻つてきた時、データ
   通信アダプタ内でフレーム・データから生成した、それ
   ぞれ受信、送信フレームステータス情報を、データ通信
   アダプタ内バッファメモリ、および／またはデータ端末
   装置内バッファメモリへ転送することを特徴とするディ
   ジタルデータ通信装置。 ２１、特許請求の範囲第２０項において、受信フレーム
   ステータス情報は、受信フレーム・データが格納される
   バッファメモリの当該エリアへ、受信フレーム・データ
   に引続いて転送されることを特徴とするディジタルデー
   タ通信装置。 ２２、特許請求の範囲第２０項において、送信フレーム
   ステータス情報は、送信フレーム・データが格納されて
   いるバッファメモリの当該エリアに転送されることを特
   徴とするデイジタルデータ通信装置。 ２３、特許請求の範囲第２０項及び第２１項において、
   データ通信アダプタ内で解釈するフレームデータ受信の
   場合は、受信フレースステータス情報をデータ通信アダ
   プタ内バツフアメモリへ、データ端末装置内で解釈する
   フレームデータ受信の場合は、受信フレームステータス
   情報をデータ端末装置内バツフアメモリへ転送する手段
   を具備して成ることを特徴とするディジタルデータ通信
   装置。 ２４、特許請求の範囲第１７項記載のデータ処理装置に
   おいて、ホストプロセッサはシステムインタフェースＲ
   ＡＭをリード、またはライト・アクセスする際、事前に
   ＲＡＭアクセス・スタート・コマンドを、アクセス完了
   後はＲＡＭアクセス・エンドコマンドを該コマンドレジ
   スタにライトし、ＣＰＵ装置は、ＲＡＭアクセス・スタ
   ートコマンドを解釈してからＲＡＭアクセス・エンドコ
   マンドを解釈するまでの間システムインタフェースＲＡ
   Ｍへのリード、ライト・アクセスをしないようにするこ
   とを特徴とするディジタルデータ処理装置。 ２５、特許請求の範囲第１７項記載のデータ処理装置に
   おいて、各ビット値がグループ分けした各ステータス群
   の中のある一つのグループを指定する割込みレジスタ、
   各割込みレジスタの各ビット値のオア論理出力をホスト
   プロセッサへの割込み信号とする割込み信号発生手段、
   割込みレジスタをシステムバスを介してホストプロセッ
   サがアクセスする手段、割込みレジスタをＣＰＵ装置が
   ＣＰＵ専用アドレス／データバスを介してアクセスする
   手段を有し、ホストプロセツサへ報告すべきステータス
   が発生した時、ＣＰＵ装置は、システム・インタフェー
   スＲＡＭ内の該ステータス群の当該ビット位置に、ステ
   ータスをライトするとともに割込みレジスタの当該ビッ
   ト位置にアクティブ値をライトし、ホストプロセッサは
   、割込み検出後割込みレジスタをリードするとともに当
   該ステータス群をリードし、割込み処理終了後割込みレ
   ジスタをクリヤすることを特徴とするデータ処理装置。 ２６、特許請求の範囲第２５項において、ホストプロセ
   ッサが割込み処理中、ＣＰＵ装置は、ボーリング方式に
   より割込みレジスタのリードを継続し、割込みレジスタ
   の全ビット値が全てノン・アクティブ値になつたことを
   確認後、システムインタフェースＲＡＭ内当該ステータ
   ス群の当該ステータスビットをクリアするとともに、メ
   インプログラム・ルーチンに復帰することを特徴とする
   データ処理装置。 ２７、複数個のデータ端末装置相互間を接続する信号伝
   送路と各データ端末装置との間に介在され、データ端末
   装置とはシステムバスを介して接続されたデータ通信ア
   ダプタであつて、このアダプタがＣＰＵ装置、ＣＰＵ専
   用アドレス／データバス、システムバスと論理的に接続
   される内部ホストバス、内部ホストバスを介するデータ
   受け入れ手段とＣＰＵ装置からのＣＰＵ専用アドレス／
   データバスを介するデータ受け入れ手段とを有する送信
   ＦＩＦＯメモリ、送信ＦＩＦＯメモリの出力を並列／直
   列変換してシリアル送受信制御部へ入力する送信データ
   変換手段、データ通信アダプタ内で解釈されるフレーム
   データを格納する受信ＭＡＣＲＡＭ、内部ホストバスを
   介するデータ送出手段と受信ＭＡＣＲＡＭへのデータ送
   出手段を有する受信ＦＩＦＯメモリ、及びシリアル送受
   信制御部の受信データ出力を直列／並列変換して受信Ｆ
   ＩＦＯメモリへ入力する受信データ変換手段からなるこ
   とを特徴とするデータ通信アダプタ。