JPS61260351A - マルチプロセサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複数のプロセサが共通のシステムバスに接続
されるマルチプロセサ装置に関するものである。

〔従来の技術〕

第３図は従来のマルチプロセサ装置を示すブロック図で
あり、たとえばＩＥＥＥ−７９６スタンダードバスを使
用するマルチプロセサ装置を示す。図において（１−１
）　、・・・（１−ｉ　）　、・・・（１−ｎ　）はそ
れぞれブロセサナ１．・・・すｉ、・・・すｎであ、り
、（２１はメモリなどのスレーブモジュールであ、り、
１３１システムバスで、システムバス（３）の（３−１
）　ｔ−！アドレス信号を伝送するアドレスバス、（３
−２）ｔｉコｑン＃！号とステータス信号を伝送するコ
マンド／ステータスバス、（３−３）はデータを伝送す
るデータバスである。

たとえばプロセサ÷１　（１−１）からブロセサナｉ　
（１−ｉ　）にデータを転送しこの転送したデータをブ
ロセサナｉ　（１−ｉ　）のメモリに書込む場合を例に
して第３図の装置の動作を説明する。

ブロセサナ１（１−１）ｔ：ｌ宛先アドレス、すなわち
プロセサ÷ｉ　（１−ｉ　）に対してあらかじめ割当て
られているアドレスをアドレスバス（３−１）に出力し
、書込むべきデータをデータバス（３−３）に出力する
。同時に、書込みを指示するコマンド信号をコマンド／
ステータスバス（３−２）に出力する。

アドレスバス（３−１）上に出力されている宛先アドレ
スが当該プロセサに割当てられているアドレスであるこ
とを検知したブロセサナｉ　（１−ｉ　）は、データバ
ス（３−３）上のデータ全受取り、データの書込み完了
を示すステータス信号ＸＡＣＫＬをコマンド／ステータ
スバス（３−２）上に出力する。

第４図は第３図に示すシステムバス（３）上の信号の経
過を示す動作タイムチャートであって、第４図１ａｌは
書込みを指示するコマンド信号でコマンド／ステータス
バス（３−２）に出力されｒＬＪレベルが有意である。

第４図１ｂ）はアドレスバス（３−１）上のアドレスで
、並列多ビットの信号であり、平行２線が上下に交差す
る時点でバス上のアドレスが変化すること上意味し、第
４図１ｃ）Ｈコマンド／ステータスバス（３−２）　（
但し、書込みを指示するコマンド信号とは異なるライン
）上のステータス信号ＸＡＣＫＬで、末尾の５字が示す
とおｐｒＬ」レベルが有意である。第４図１ａｌ　ｒｉ
デテーバス（３−３）上のデータを示し、並列多ビット
の信号であり、平行２線が上下に交差する時点でバス上
のデータが変化することを意味する。

ブロセサナ１　（１−１）ではコマンド／ステータスバ
ス（３−２）上に信号ＸＡＣＫＬが出力されるのを見て
データ転送が成功裡に終了したことを知り、このデータ
転送サイクルを終る。多くのデータが存在する場合はこ
のサイクルを繰り返す。

また、第４図には示してないが、複数のプロセサが同時
にシステムバスを使用しようとするときはコマンド／ス
テータスバス（３−２）　ｌ’ｒ　シテハス使用権の優
先判定を行い、使用を許可されたプロセサだけがシステ
ムバスを使用することができるように制御する。

〔発明が解決しようとする問題点〕

従来のマルチプロセサ装置は以上の様に構成されている
ので、コマンド／ステータスバス（３−２）にステータ
ス信号ＸＡＣＫＬが出力されない場合、たとえば不正ア
ドレスを送出した場合や、宛先アドレスで指定されたプ
ロセサ◆ｉ　（１−ｉ　）が故障していた場合などは信
号ＸＡＣＫＬが出力されていないので、そのような場合
にはシステムバス（３）がプロセサ÷１　（１−１）に
よって長い間占有されているという状態や、プロセサの
ハングが発生する場合があるなどの問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、システムバス（３）があるプロセサによって
無駄に捕捉されている状態の発生を防止し、かつ故障し
たプロセサの番号を検出できるマルチプロセサ装置を得
ることを目的としている。

〔問題点を解決するための手段〕

この発明では、マルチプロセサ装置のデータ送信ユニッ
トからデータを送信する際に宛先アドレス、発信元アド
レス、及び制御フィールドをそのデータに対するヘッダ
（ｈｅａｄｅｒ　）　　として付加し、誤り訂正符号を
そのデータのトレイラ（ｔｒａｉｌｅｒ）として付加し
て送信し、宛先アドレスで指定されたデータ受信ユニッ
トでは、その受信状態を応答として返送することにより
データの受信通知をし、システムバスに接続されている
バス管理ユニットでは上記送信ユニット及び受信ユニッ
トからシステムバス上に送出される信号を監視し、異常
が検出されたときは迅速に処理するようにした。

〔作用〕

この発明ではバス管理ユニットによってシステムバス上
の異常が直ちに検出され処理されるので、システムバス
の無駄な捕捉を防止することができる。

〔実施例〕

以下この発明の実施例を図面について説明する。

第１図はこの発明の一実施例を示すブロック図で、第３
図と同一符号は同−又は相当部分を示し、（４）はバス
管理ユニット、（４−１）はバス管理ユニット（４）内
に設けられたバスアービタ（Ｂｕｓ　Ａｒｂｉｔｅｒ　
。

図面記号ｔＢＡとする）、（４−２）はバス管理ニット
（４）内に設けられたバス監視部（Ｂｕｓ　Ｍｏｎｌｔ
ｏｒ図面記号ｔ−ＢＭとする）、（５−１）は各プロセ
サ内に設ｆｆられるバスインタフェースユニット（図面
記号をＢＩＵとする）、（５−２）は各プロセサ内に設
けられるバス送信ユニット（図面記号’ｔ　ＢＳＵとす
る）、（５−３）は各プロセサ内に設けられるバス受信
ユニット（図面記号をＢＲＵとする）である。

第２図は第１図に示すシステムバス（３）上の信号の経
過を示す動作タイムチャートであっぞ、図において（６
）〜（１４）　Ｈそれぞれの信号を示し、（６）は送信
開始り、＋７１は宛先アドレス（図面記号をＤＡとする
）、１８１は発信元アドレス（図面記号をＳＡとする）
、＋９＋は制御フィールド（図面記号をＣとする）−（
１０）　Ｉｒｉ送信データ（図面記号’ｉｆとする）、
（１１）は誤り検出符号（図面記号′ｊ＆：Ｆ′ｃＳと
する）、（１２）は応答、（１３）は送信終了Ｌ％（１
４）は応答要求りである。信号名の末尾のＬはｒＬＪレ
ベルが有意の信号を意味する。

次に第１図に示す装置の動作について、ブロセサナ１　
（１−１）からプロセサΦｉ　（１−ｉ　）へデータを
転送する場合を例にして説明する。

プロセサ÷１（１−１）ｆｌバスインタフェースユニッ
ト（ＢＩＵ　）　（５−１）　を介してバスアービタ（
ＢＡ）（４−１）に対しシステムバス（３）の使用権を
要求する。バスアービタ（ＢＡ）（４−１）Ｖｉ他のプ
ロセサがシステムバスを使用してないことを確認すれば
、ブロセサナ１　（１−１）のバスインタフェースユニ
ット（ＢＩＵ　）　（５−１）に対しシステムハス（３
）の使用を許可する。

プロセサ（１−１）は第２図１ｅｔに示すように送信［
＆Ｌのコマンド信号をコマンド／ステータスバス内の第
１の信号線圧送出し次に第２図［ｃｌに示すように宛先
アドレス（ＤＡ　）　＋７１、　　発信元アドレス（Ｓ
Ａ　）　＋８１、制御フィールド（Ｃ）　＋９）、送信
データ（Ｉ）（１０）、誤シ検出符号（Ｆｅ２　）　（
１１）’ｔデテーバス上に送出する。宛先アドレス（Ｄ
Ａ）　＋７）によって指定されたプロセサφｉ　（１−
ｉ　）はデータバス上のデータが自局宛のものであるこ
とを知り、これらのデータをバス受信ユニット（ＢＲＵ
　）　（５−３）内のレジスタに書込む。多くの場合、
送信データ（１０）にヘッダ１７１　、　（８１、＋９
）及びトレーラ（１１）を付加した全ビットが並列Ｋ（
すなわち時間的には同時に）送出され、データバス上の
データの変化点は第２図１ｅｔの平行２線の交差点で示
す。

プロセサ÷１　（１−１）は送信開始Ｌ　［６１ｆｉｒ
、送出し、同時にデータバス上にデータを送出した後、
適宜な時間後（システムバス（３）上をビットシリアル
の形でデータが伝送されるような場合は終末のビットが
送出されるまで待つ必要があるが）送信終了Ｌ（１３）
ｔ−コマンド／ステータスバス内の第２の信号線に送出
し、次に応答要求Ｌ　（１４）　ｔ−コマンド／ステー
タスバス内の第３の信号線に送出する。

応答要求Ｌ　（１４）　’ｉ検知したブロセサナｉ　（
１−ｉ）は応答（１２）’ｔデータラインに送出し、こ
れがブロセサナ１　（１−１）のバス受信ユニット（Ｂ
ＲＵ　）（５−３）で受信され、データ伝送の１サイク
ルが終了する。多量のデータを伝送する場合はこのよう
なサイクルを繰返す。

プロセサ◆ｉ　（１−ｉ　）のバス受信ユニット（ＢＲ
Ｕ）（５−３）では誤り検出符号ＣＦｅ２　）　（１１
）’を用いて符号誤りを検査し、訂正不能の符号誤りが
あるときは応答（１２）は再送要求となる。

宛先アドレス（ＤＡ　）　＋７１が不正であったり、宛
先アドレス（ＤＡ　）　＋７１で指定されたブロセサナ
１（１−ｉ）が故障であれば、応答（１２）が送出され
ない。

第２図に示す信号はすべてシステムバス（３）ヲ経てバ
ス管理ユニット（４）内のバス監視部（ＢＭ）（４−２
）にも入力されるので、バス監視部（ＢＭ）　（４−２
）はこれらの信号をモニタし、ブロセサナｉ　（ｉ−ｉ
　）φｉ　（１−ｉ　）が正しく動作しているか否かを
判断することができ、誤動作をするプロセサを必要に応
じシステムバス（３）から切り離すことができる。

また、データバス上のデータが同一のまま保たれている
時間の長さを監視することによってシステムバス（３）
の不正な捕捉を検出することができる。

なお、誤り検出符号（Ｆｅ２　）　（１１）　ｔｉｔ　
ＣＲＣ（Ｃｙｃｌｅｌ（ｅｄｕｎｄａｎｃｙ　Ｃｈｅｃ
ｋ　Ｃｏｄｅ　）又は簡単なパリティピット等どのよう
なコードを使用してもよい。また、データバス上をビッ
トシリアルの形で伝送する場合の信号送信終了Ｌ　（１
３）は制御フィールドｆｃ）　１９１にデータの長さの
情報を入れることによって省略することができ、信号応
答安来Ｌ　（１４）も誤シ検出符号（Ｆｅ２　）　（１
１）が終ることが応答要求と見て省略することができる
。

また、上８ピ実施例はマルチプロセサ装置について説明
したが、この発明は共通のシステムバスを介して相互に
データを転送することができるどのようなモジュールに
対しても適用することができる。従ってこの明細薔でい
うプロセサはこのようなすべてのモジュールを含むもの
と解釈すべきである。

〔発明の効果〕

以上のようにこの発明によれば、システムバス上の信号
をバス管理ユニットで監視するようにしたので、システ
ムバスの不正な捕捉状態の発生を防止することができ、
プロセサに発生した故障を迅速に検出することができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図に示すシステムバス上の信号の経過を示す動作
タイムチャート、第３図は従来の装置を示すブロック図
、第４図は第３図に示すシステムバス上の信号の経過を
示す動作タイムチャートである。 （１−１）〜（１−ｎ　）はそれぞれプロセサ、（３）
はシステムバス、＋４］ｔ：ｔバス管理ユニット、（４
−１）はバスアービタ、（４−２）はバス監視部、（５
−１）はバスインタフェースユニット、（５−２）ｔ：
ｊバス送信ユニッ）、（５−３）はバス受信ユニット、
（７）は宛先アドレス、（８）は発信元アドレス、（９
）は制御フィールド、（１０）　Ｖｉｉ信データ、（１
１）　ｆｉ誤クシ検出符号（１２）は応答である。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 複数のプロセサが接続される共通のシステムバス、この
   システムバスに接続されるバス管理ユニット、このバス
   管理ユニット内に設けられ上記複数のプロセサからのバ
   ス使用要求を裁定して一つの時点においては一つのプロ
   セサだけに対し上記システムバスのアドレスバスとデー
   タバス上に信号を送出することを許すよう制御するバス
   アービタ、上記バス管理ユニット内に設けられ上記シス
   テムバス上の信号をモニタし上記システムバスが不正に
   捕捉されている状態を防止するよう制御するバス監視部
   、上記各プロセサ内に設けられ上記システムバスとのイ
   ンタフェースを行うバスインタフェースユニット、上記
   各プロセサ内に設けられ上記システムバス上に宛先アド
   レス、発信元アドレス及び制御フィールドからなるヘッ
   ダと誤り検出符号からなるトレーラを付加した送信デー
   タならびに当該プロセサが他のプロセサからの送信デー
   タを受信した場合の応答信号を送出するバス送信ユニッ
   ト、上記各プロセサ内に設けられ上記システムバス上の
   データの宛先アドレスが自己に割当てられたアドレスと
   一致する場合上記データバス上の信号を取り込むバス受
   信ユニットを備えたマルチプロセサ装置。