JPS5854763A - 回線アダプタ - Google Patents
回線アダプタInfo
- Publication number
- JPS5854763A JPS5854763A JP56153233A JP15323381A JPS5854763A JP S5854763 A JPS5854763 A JP S5854763A JP 56153233 A JP56153233 A JP 56153233A JP 15323381 A JP15323381 A JP 15323381A JP S5854763 A JPS5854763 A JP S5854763A
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- JP
- Japan
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- line
- data
- bit serial
- status signal
- serial data
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は回線アダプタ、特に、通信制御装置におけるキ
ャラクタバッファ方式の回線アダプタで、ビットバッフ
ァを有する回線アダプタに関する。
ャラクタバッファ方式の回線アダプタで、ビットバッフ
ァを有する回線アダプタに関する。
一般に、回線アダプタは回線から供給されたビ、トシリ
アルデークをデータ処理装置に転送する場合に、モデム
を介して供給されたビットシリアルデータを受信キャラ
クタに変換して通信制御装置を介してデータ処理装置に
供給する。
アルデークをデータ処理装置に転送する場合に、モデム
を介して供給されたビットシリアルデータを受信キャラ
クタに変換して通信制御装置を介してデータ処理装置に
供給する。
第１図は本発明および従来の回線アダプタを含むデータ
通信システムのシステム構成図である。
通信システムのシステム構成図である。
第１図に示すように、回線りから供給されたビットシリ
アルデータをモデムＭＤを介して回線アダプタＬＡで、
並列データに組み立て、これ全通信制御装置ＬＣが受は
取り、データ処理装置ＰＵでこれを処理する。
アルデータをモデムＭＤを介して回線アダプタＬＡで、
並列データに組み立て、これ全通信制御装置ＬＣが受は
取り、データ処理装置ＰＵでこれを処理する。
従来の回線アダプタは、回ｉＬからのビットシリアルデ
ータを回線りの伝送速度に同期して、ファーストへイン
〜ファーストζ、アウト贅シフトへメモリに蓄積し、こ
れをシフトレジスタに出力し、シフトレジスタで並列デ
ータに組み立てるビットバッファを有してｂる。
ータを回線りの伝送速度に同期して、ファーストへイン
〜ファーストζ、アウト贅シフトへメモリに蓄積し、こ
れをシフトレジスタに出力し、シフトレジスタで並列デ
ータに組み立てるビットバッファを有してｂる。
このような従来の回線アダプタはモデム等のステータス
信号を直接外部装置制御回路全通して、上位通信制御装
置へ出力していた。
信号を直接外部装置制御回路全通して、上位通信制御装
置へ出力していた。
このため、従来の回線アダプタはビットシリアルデータ
がピットバッファに入力された時点でステータス信号が
入力されるため、上位通信制御装置へのデータとステー
タス信号に時間的ずれが生シ、ピットバッファに蓄積し
たデータが全てシフトレジスタに入力されたこと全確認
して、モデム等の監視をする必要があった。
がピットバッファに入力された時点でステータス信号が
入力されるため、上位通信制御装置へのデータとステー
タス信号に時間的ずれが生シ、ピットバッファに蓄積し
たデータが全てシフトレジスタに入力されたこと全確認
して、モデム等の監視をする必要があった。
特に、従来の回線アダプタは、受信の終了時において、
受信データがピットバッファに残っているのにモデムス
テータス信号が終る時のステータスを示し、異常終了と
ｈるおそれがあった。
受信データがピットバッファに残っているのにモデムス
テータス信号が終る時のステータスを示し、異常終了と
ｈるおそれがあった。
したがって、従来の＠線アダプタはピットバッファ全持
たない回線アダプタと同一の監視をすることができず、
監視が複雑になるという欠点があった。
たない回線アダプタと同一の監視をすることができず、
監視が複雑になるという欠点があった。
本発明の目的は、ピットバッファを有しかつ回線アダプ
タと同一の監視ができるピットバッファを有する回線ア
ダプタ全提供することにある。
タと同一の監視ができるピットバッファを有する回線ア
ダプタ全提供することにある。
すなわち、本発明の目的は、ビットシリアルデータをフ
ァースト／イン／ファースト／アウト／シフトメモリに
蓄積しこれ全並列な受信データに変換するピットバッフ
ァ金有する回線アダプタにおいても、モデム等のステー
タス信号をピットバッファに蓄えることによりモデム等
の監視ヲ、ピットバッファを使用しない回線アダプタと
同一にした回線アダプタ全提供することにある。
ァースト／イン／ファースト／アウト／シフトメモリに
蓄積しこれ全並列な受信データに変換するピットバッフ
ァ金有する回線アダプタにおいても、モデム等のステー
タス信号をピットバッファに蓄えることによりモデム等
の監視ヲ、ピットバッファを使用しない回線アダプタと
同一にした回線アダプタ全提供することにある。
本発明の回線アダプタは、回線からこの回線の伝送速度
に同期して供給されたビットシリアルデータ全蓄積する
第１のファースト／イン／ファースト／アウト／シフト
メモリと、前記ビットシリアルデータをビット並列の受
信データに変換するシフトレジスタと、前記受信データ
ｔｉｎｔ、データ処理装置に出力するバッファレジスタ
と、前記第１のファースト／イン／ファースト／アウト
／シフトメモリと同一の構成を有し７回線からの前記ビ
ットシリアルデータの供給後に供給されるステータス信
号を蓄積し前記受信データの出力後に出力する第２のフ
ァースト／イン／ファースト／アウト／シフトメモリと
全含んで構成される。
に同期して供給されたビットシリアルデータ全蓄積する
第１のファースト／イン／ファースト／アウト／シフト
メモリと、前記ビットシリアルデータをビット並列の受
信データに変換するシフトレジスタと、前記受信データ
ｔｉｎｔ、データ処理装置に出力するバッファレジスタ
と、前記第１のファースト／イン／ファースト／アウト
／シフトメモリと同一の構成を有し７回線からの前記ビ
ットシリアルデータの供給後に供給されるステータス信
号を蓄積し前記受信データの出力後に出力する第２のフ
ァースト／イン／ファースト／アウト／シフトメモリと
全含んで構成される。
すなわち、本発明の回線アダプタは、回線からのビット
シリアルデータケ回線の伝送速度に同期して蓄積する第
１のファースト／イン／ファースト／アウト／シフトメ
モリと、 前記ファースト／イン／ファースト／アウト／シフトメ
モリからのビットシリアルデータを、並列な受信データ
に変換するシフトレジスタと、これを上位通信制御装置
に受は渡すバッファレジスタと、これらを制御する受信
制御回路およびモデム等の監視、制御を行う外部装置制
御回路を持つ回線アダプタにおいて、回線からのビット
シリアルなデータを、回線の伝送速度に同期して蓄積し
シフトレジスタに出力する第１のファースト／イン／フ
ァースト／アウト／シフトメモリと同一の構成４有しモ
デム等のステータス信号全蓄積し外部装置制御回路に送
出する第２のファースト／イ ５− ン／ファースト／アウト／シフト／メモリと音用するこ
とによジシフトレジスタへのデータ入力と、外部装置制
御回路へのステータス信号入夫を同期させ、上位通信制
御装置からはモデム等のステータス信号が受信データに
同期して見えるように構成される。
シリアルデータケ回線の伝送速度に同期して蓄積する第
１のファースト／イン／ファースト／アウト／シフトメ
モリと、 前記ファースト／イン／ファースト／アウト／シフトメ
モリからのビットシリアルデータを、並列な受信データ
に変換するシフトレジスタと、これを上位通信制御装置
に受は渡すバッファレジスタと、これらを制御する受信
制御回路およびモデム等の監視、制御を行う外部装置制
御回路を持つ回線アダプタにおいて、回線からのビット
シリアルなデータを、回線の伝送速度に同期して蓄積し
シフトレジスタに出力する第１のファースト／イン／フ
ァースト／アウト／シフトメモリと同一の構成４有しモ
デム等のステータス信号全蓄積し外部装置制御回路に送
出する第２のファースト／イ ５− ン／ファースト／アウト／シフト／メモリと音用するこ
とによジシフトレジスタへのデータ入力と、外部装置制
御回路へのステータス信号入夫を同期させ、上位通信制
御装置からはモデム等のステータス信号が受信データに
同期して見えるように構成される。
すなわち、本発明の回線アダプタは、回線の伝送速度に
同期して、回線上のビットシリアルデータ全蓄積し出力
する第１フアースト／インｌフアスト／アウトシフトメ
モリと、前記ビットシリアルデータを並列な受信データ
に変換するシフトレジスタと、前記受信データを上位の
通信制御装置に渡すバッファレジスタと、これら全制御
する受信制御回路およびモデム等の監視制御を行なう外
部装置制御回路を有する回線アダプタにおいてモデム等
のステータス信号をビットシリアルデータ全蓄積する第
１のファースト／イン／ファーストアウト、Ｉシフトメ
モリと同一構成の第２のファースト／イン／ファースト
／アウト／シフトメモリに蓄積しこれ全外部装置制御回
路に入力すること ６ − により通信制御装置へのデータとステータス信号の時間
的ずれをなくして構成される。
同期して、回線上のビットシリアルデータ全蓄積し出力
する第１フアースト／インｌフアスト／アウトシフトメ
モリと、前記ビットシリアルデータを並列な受信データ
に変換するシフトレジスタと、前記受信データを上位の
通信制御装置に渡すバッファレジスタと、これら全制御
する受信制御回路およびモデム等の監視制御を行なう外
部装置制御回路を有する回線アダプタにおいてモデム等
のステータス信号をビットシリアルデータ全蓄積する第
１のファースト／イン／ファーストアウト、Ｉシフトメ
モリと同一構成の第２のファースト／イン／ファースト
／アウト／シフトメモリに蓄積しこれ全外部装置制御回
路に入力すること ６ − により通信制御装置へのデータとステータス信号の時間
的ずれをなくして構成される。
次に、本発明の実施例について、図面金診照して説明す
る。
る。
第２図は、本発明の一実施例金示すブロック図である。
回線力らのビットシリアルデータ９はモデム■全通し回
線の伝送速度に同期してファーストインファーストアウ
トシフトメモリＦＩＦＯ１に入力する。モデムＭＤから
くるステータス信号すのキャリア検出１ｃ’ｆ）ｌは、
回線の伝送速度に同期してファーストインファーストア
ウトシフトメモリＦ’ＩＦＯＩと同一の構成を有するフ
ァーストインファーストアウトシフトメモリＦＩＦＯ２
に入力する。
線の伝送速度に同期してファーストインファーストアウ
トシフトメモリＦＩＦＯ１に入力する。モデムＭＤから
くるステータス信号すのキャリア検出１ｃ’ｆ）ｌは、
回線の伝送速度に同期してファーストインファーストア
ウトシフトメモリＦ’ＩＦＯＩと同一の構成を有するフ
ァーストインファーストアウトシフトメモリＦＩＦＯ２
に入力する。
ファーストインファーストアウトシフトメモリＦＩＦＯ
１からＬｌつ力されるビットシリアルデータａ′は受信
制御回路ＣＮＴの制御金堂はシフトレジスタ８Ｆ’ＲＩ
Ｃ入力され、並列な受信データｃｉｃ変換される。
１からＬｌつ力されるビットシリアルデータａ′は受信
制御回路ＣＮＴの制御金堂はシフトレジスタ８Ｆ’ＲＩ
Ｃ入力され、並列な受信データｃｉｃ変換される。
受信制御回路ＣＮＴ（ｌ″ｉ：、並列な受信データＣを
バッファレジスタＢＦＲに移し上位の通信制御装置ＬＣ
にデータの引き取り要求を発生する。
バッファレジスタＢＦＲに移し上位の通信制御装置ＬＣ
にデータの引き取り要求を発生する。
一方、前記ステータス信号すのキャリア検出は、ファー
ストインファーストアウトシフトメモリＦＩＦＯ２に蓄
積された後、ファーストインファーストアウトシフトメ
モリＦＩＦＯＩと同様な制御を受信制御回路ＣＮＩＣよ
り受は外部装置制御回路ＤＣＥＣへ出力する。
ストインファーストアウトシフトメモリＦＩＦＯ２に蓄
積された後、ファーストインファーストアウトシフトメ
モリＦＩＦＯＩと同様な制御を受信制御回路ＣＮＩＣよ
り受は外部装置制御回路ＤＣＥＣへ出力する。
この外部装置制御回路ＤＣＥＣへ入力した、前記ステー
タス信号ｂ′のキャリア検出４ＣＤｉの状態は、この時
シフトレジスタＳＦ几に入力したビットシリアルデータ
ｂ′が回線から受信データをファーストインファースト
アウトシフトメモリＦＩＦＯ１に入力した時の前記ステ
ータス信号すのキャリア検出１．ＣＤｌ の状態であり
、通信制御装置にステータス信号ｂ″全出力する。
タス信号ｂ′のキャリア検出４ＣＤｉの状態は、この時
シフトレジスタＳＦ几に入力したビットシリアルデータ
ｂ′が回線から受信データをファーストインファースト
アウトシフトメモリＦＩＦＯ１に入力した時の前記ステ
ータス信号すのキャリア検出１．ＣＤｌ の状態であり
、通信制御装置にステータス信号ｂ″全出力する。
データ端末レディＥ′ｆＬやステータス信号すの呼出表
示ＣＩ等のモデム制御信号ｄは、ファーストインファー
ストアウトシフトメモリを介す必要がないため、直接外
部装置制御回路ＤＣＥＣへ接続される。
示ＣＩ等のモデム制御信号ｄは、ファーストインファー
ストアウトシフトメモリを介す必要がないため、直接外
部装置制御回路ＤＣＥＣへ接続される。
このように、モデムＭＤ等からの信号全ファーストイン
ファーストアウトシフトメモリＦＩＦＯに蓄積し、受信
データと同期して出力することによりモデム等の状態監
視全上位の通信制御装置Ｌ Ｃからは、回線からのビッ
トシリアルデータａがシフトレジスタＳＦＲに入力した
時点で監視することが可能となう、ファーストインファ
ーストアウトシフトメモリを持たない回線アダプタと同
様な制御を行うことができる。
ファーストアウトシフトメモリＦＩＦＯに蓄積し、受信
データと同期して出力することによりモデム等の状態監
視全上位の通信制御装置Ｌ Ｃからは、回線からのビッ
トシリアルデータａがシフトレジスタＳＦＲに入力した
時点で監視することが可能となう、ファーストインファ
ーストアウトシフトメモリを持たない回線アダプタと同
様な制御を行うことができる。
本発明の回線アダプタは、第１のファーストインファー
ストアウトシフトメモリと同一構成の第２のファースト
インファーストアウトシフトメモ受信データの出力後に
供給できるので、ピッドパ、ファ？有しない回線アダプ
タと同一の監視が行なえるので、監視の共用化が達成で
きるという効果がある。
ストアウトシフトメモリと同一構成の第２のファースト
インファーストアウトシフトメモ受信データの出力後に
供給できるので、ピッドパ、ファ？有しない回線アダプ
タと同一の監視が行なえるので、監視の共用化が達成で
きるという効果がある。
すなわち、本発明の回線アダプタは、モデム等 ９−
のステータス信号もふくめで、ファーストインファース
トアウトシフトメモリに入れることによりファーストイ
ンファーストアウトシフトメモリを持たない回線アダプ
タと同一の監視制御ができるという効果がある。
トアウトシフトメモリに入れることによりファーストイ
ンファーストアウトシフトメモリを持たない回線アダプ
タと同一の監視制御ができるという効果がある。
第１図は本発明および従来の回線アダプタを含むデータ
通信システムのシステム構成図、第２図は本発明の一実
施例４示すブロック図である。 ＰＵ・・・・・・データ処理装置、Ｌ Ｃ・・・・通信
制御装置、Ｌ八・・・・・回線アダプタ、Ｍ Ｄ、、、
、、、モデム、ＦＩＦＯＩ・・・・・・ファーストイン
ファーストアウトシフトメモリ、ＦＩＩ”０２・・・・
・・ファーストインファーストアウトシフトメモリ、Ｓ
Ｆ’ｌ’ｔ・・・・シフトレジスタ、ＢＦＲ・・・・・
・バッファレジスタ、ＣＮ’ｒ・・・・・受信制御回路
、１）ＣＥＣ・・・・・外部装置制御回路、ａ、ａ’・
・・・・・ビットシリアルデータ、ｂ、ｂ′。 ｂ“・・・・・・ステータス信号 Ｃ、Ｃ／・・・・・
・受信データ、ｄ・・・・モデム制御信号。 代理人 弁理士 内 原 晋（票蓼７）−１／
ｌ−
通信システムのシステム構成図、第２図は本発明の一実
施例４示すブロック図である。 ＰＵ・・・・・・データ処理装置、Ｌ Ｃ・・・・通信
制御装置、Ｌ八・・・・・回線アダプタ、Ｍ Ｄ、、、
、、、モデム、ＦＩＦＯＩ・・・・・・ファーストイン
ファーストアウトシフトメモリ、ＦＩＩ”０２・・・・
・・ファーストインファーストアウトシフトメモリ、Ｓ
Ｆ’ｌ’ｔ・・・・シフトレジスタ、ＢＦＲ・・・・・
・バッファレジスタ、ＣＮ’ｒ・・・・・受信制御回路
、１）ＣＥＣ・・・・・外部装置制御回路、ａ、ａ’・
・・・・・ビットシリアルデータ、ｂ、ｂ′。 ｂ“・・・・・・ステータス信号 Ｃ、Ｃ／・・・・・
・受信データ、ｄ・・・・モデム制御信号。 代理人 弁理士 内 原 晋（票蓼７）−１／
ｌ−
Claims (1)
- 回線からこの回線の伝送速度に同期して供給されたビッ
トシリアルデータを蓄積する第１のファーストインファ
ーストアウトシフトメモリと、前記ビットシリアルデー
タをビット並列の受信データに変換するシフトレジスタ
と、前記受信データ舎保持しデータ処理装置に出力する
バッファレジスタと、前記第１のファーストインファー
ストアウトシフトメモリと同一の構成を有し回線からの
前記ビットシリアルデータの供給後に供給されるステー
タス信号を蓄積し前記受信データの出力後に出力する第
２のファーストインファーストアウトシフトメモリとを
含むことを特徴とする回線アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153233A JPS5854763A (ja) | 1981-09-28 | 1981-09-28 | 回線アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153233A JPS5854763A (ja) | 1981-09-28 | 1981-09-28 | 回線アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854763A true JPS5854763A (ja) | 1983-03-31 |
| JPH0136742B2 JPH0136742B2 (ja) | 1989-08-02 |
Family
ID=15557959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153233A Granted JPS5854763A (ja) | 1981-09-28 | 1981-09-28 | 回線アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198348A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | シリアル・データ受信回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0499444U (ja) * | 1991-01-24 | 1992-08-27 | ||
| JPH0522905U (ja) * | 1991-05-20 | 1993-03-26 | 中部通信建設株式会社 | ロープ連結具 |
-
1981
- 1981-09-28 JP JP56153233A patent/JPS5854763A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198348A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | シリアル・データ受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0136742B2 (ja) | 1989-08-02 |
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