JPS5846746A - 回線アダプタ - Google Patents
回線アダプタInfo
- Publication number
- JPS5846746A JPS5846746A JP56144459A JP14445981A JPS5846746A JP S5846746 A JPS5846746 A JP S5846746A JP 56144459 A JP56144459 A JP 56144459A JP 14445981 A JP14445981 A JP 14445981A JP S5846746 A JPS5846746 A JP S5846746A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- line
- fifo memory
- serial data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 46
- 230000005540 biological transmission Effects 0.000 claims abstract description 35
- 238000004891 communication Methods 0.000 claims abstract description 24
- 238000001514 detection method Methods 0.000 claims abstract description 5
- 238000009825 accumulation Methods 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000005856 abnormality Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 206010068829 Overconfidence Diseases 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ過信装置の通信制御装置に関する。 ’
？ＨＣ，キャラクタバッファ方式の回線アダプタで、ピ
ットバッファを有する回線アダプタに３するものである
。
？ＨＣ，キャラクタバッファ方式の回線アダプタで、ピ
ットバッファを有する回線アダプタに３するものである
。
従来、第１図に示すようにデータ処理装置１らの送信デ
ータを通信制御部２が受は取り、回線アダプタ３でビッ
トシリアルに分解して、回線に送出するように構成され
た通信制御装置が知られている。この装置では、回線ア
ダプタ３は第２図に示１よ５なユニバーサル・レシーバ
・トランスミッタ（以下ｒＵＲ’ｌ’Ｊとい５゜）５と
、ファーストイン・ファーストアウト・シフトメモリ（
以下、ｒＦ Ｉ ＦＯメモリ」という。）６と、これら
Ｕ、ＲＴ５およびＦＩＦＯメモリ６を制御する制御回路
７とｔ用いて回線へ高速のデータ送信を行うように構成
されたＦＩＦＯメモリ付回線アダプタが用いられる。こ
れに対して、図外のＦＩＦＯメモＶｔｔ持たないＦＩＦ
Ｏメモリ無し回線アダプタを用いるものかあるが、ＦＩ
ＦＯメモリ付回線アダプタとＦＩＦＯメそり無し回線ア
ダプタとでは。
ータを通信制御部２が受は取り、回線アダプタ３でビッ
トシリアルに分解して、回線に送出するように構成され
た通信制御装置が知られている。この装置では、回線ア
ダプタ３は第２図に示１よ５なユニバーサル・レシーバ
・トランスミッタ（以下ｒＵＲ’ｌ’Ｊとい５゜）５と
、ファーストイン・ファーストアウト・シフトメモリ（
以下、ｒＦ Ｉ ＦＯメモリ」という。）６と、これら
Ｕ、ＲＴ５およびＦＩＦＯメモリ６を制御する制御回路
７とｔ用いて回線へ高速のデータ送信を行うように構成
されたＦＩＦＯメモリ付回線アダプタが用いられる。こ
れに対して、図外のＦＩＦＯメモＶｔｔ持たないＦＩＦ
Ｏメモリ無し回線アダプタを用いるものかあるが、ＦＩ
ＦＯメモリ付回線アダプタとＦＩＦＯメそり無し回線ア
ダプタとでは。
上位の通信制御部２に対する送信アンダーランの表示が
異なっていた。
異なっていた。
すなわちＦＩＦＯメモリ付回線アダプタでは、ＵＲＴ５
が転送されたキャラクタをシリアルデータに変換し、こ
のシリアルデータなＦＩＦＯメ毫９６に高速で転送した
後に、ＦＩＦＯメモリ６はこのシリアルデータな順次蓄
積し回線の伝送速度に同期して回線に送出する。しかし
通信制御部２からのデータ転送が遅れ、その転送時間が
この回線アダプタの１キャラクタ伝送時間より長くなっ
たときｋは、ＦＩＦＯメ篭り６に蓄積されたデータは常
に＠線上に送出されるので、ＦＩＦＯメモツ６はついに
は空となり送信アンダーラン状態となる。そのためＦＩ
ＦＯメモリ付回線アダプタは、このＦＩＦＯメモリ６が
空であることを制御回路７で検出すると、上位の通信制
御部２に送信アンダーランを通知するように構成されて
いる。
が転送されたキャラクタをシリアルデータに変換し、こ
のシリアルデータなＦＩＦＯメ毫９６に高速で転送した
後に、ＦＩＦＯメモリ６はこのシリアルデータな順次蓄
積し回線の伝送速度に同期して回線に送出する。しかし
通信制御部２からのデータ転送が遅れ、その転送時間が
この回線アダプタの１キャラクタ伝送時間より長くなっ
たときｋは、ＦＩＦＯメ篭り６に蓄積されたデータは常
に＠線上に送出されるので、ＦＩＦＯメモツ６はついに
は空となり送信アンダーラン状態となる。そのためＦＩ
ＦＯメモリ付回線アダプタは、このＦＩＦＯメモリ６が
空であることを制御回路７で検出すると、上位の通信制
御部２に送信アンダーランを通知するように構成されて
いる。
一方ＦＩＦＯメモリを持たないＦＩＦＯメモリ無し回線
アダプタでは、送信アンダーランをＵＲＴで直接検出通
知するように構成されている。このため通信制御部に対
して回線アダプタの送信アンダーランの表示が異なり、
通信制御部の回線アダプタに対する制御な共通にするこ
とができない欠点かあった。
アダプタでは、送信アンダーランをＵＲＴで直接検出通
知するように構成されている。このため通信制御部に対
して回線アダプタの送信アンダーランの表示が異なり、
通信制御部の回線アダプタに対する制御な共通にするこ
とができない欠点かあった。
本発明の目的は、ＦＩＦＯメそりを使用した回線アダプ
タにおいても送信アンダーラ、ンの検出なＵＲＴが行う
ように構成するととにより１、上記欠点を除去し、通信
制御部がＦＩＦＯメモリな持たない回線アダプタと同様
に制御できるＦＩＦＯメそりを持つ回線アダプタを提供
するととにある。
タにおいても送信アンダーラ、ンの検出なＵＲＴが行う
ように構成するととにより１、上記欠点を除去し、通信
制御部がＦＩＦＯメモリな持たない回線アダプタと同様
に制御できるＦＩＦＯメそりを持つ回線アダプタを提供
するととにある。
本発明は、通信制御部からの送信データｔビットシリア
ルに分解しこれを制御するＵＲＴと、ビットシリアルな
データを順次蓄積し・かつこのデータを回ＭＥ送出する
ＦＩＦＯメそりと上記ＵＲＴおよび上記ＦＩＦＯメモリ
の各動作を制御する制御回路とを備え、データを蓄積し
ていたＦＩＦＯメモリが空となり回線上に送信アンダー
ラン状態が生じると、ＵＲＴｋデータ送出を強制的に指
示し、ＵＲＴ自身に送信アンダーランを検出させること
ＫよりＦＩＦＯメモシ付回線アダプタとＰＩＦＯメモリ
無し回線アダプタとの制御を共通化することができるよ
うに構成したこと１−＊徴とする。
ルに分解しこれを制御するＵＲＴと、ビットシリアルな
データを順次蓄積し・かつこのデータを回ＭＥ送出する
ＦＩＦＯメそりと上記ＵＲＴおよび上記ＦＩＦＯメモリ
の各動作を制御する制御回路とを備え、データを蓄積し
ていたＦＩＦＯメモリが空となり回線上に送信アンダー
ラン状態が生じると、ＵＲＴｋデータ送出を強制的に指
示し、ＵＲＴ自身に送信アンダーランを検出させること
ＫよりＦＩＦＯメモシ付回線アダプタとＰＩＦＯメモリ
無し回線アダプタとの制御を共通化することができるよ
うに構成したこと１−＊徴とする。
次・に本発明について図面を参照して詳細に説明する。
第３図は本発明の実施例アダプタのブロック構成図であ
る。第３図において、各符号は第２図の各符号にそれぞ
れ対応する。本実施例の特徴ある構成は、回線上に送信
アンダーラン状態が発生したときに％ＵＲＴＳ内に設け
られたバッファメモリで構成される送信アンダーラン検
出回路かバッファメモリの内容により送信アンダーラン
を検出し上位の通信制御部２に送信アンダーラ・ン表示
ができるように構成されていることにある。
る。第３図において、各符号は第２図の各符号にそれぞ
れ対応する。本実施例の特徴ある構成は、回線上に送信
アンダーラン状態が発生したときに％ＵＲＴＳ内に設け
られたバッファメモリで構成される送信アンダーラン検
出回路かバッファメモリの内容により送信アンダーラン
を検出し上位の通信制御部２に送信アンダーラ・ン表示
ができるように構成されていることにある。
このような構成で通信制御部２からの送信キャラクタは
、ＵＲＴ５で一ビツトシリアルに分解され、ＦＩＦＯメ
篭り６に高速で転送された後に、このＦＩＦＯメそり６
に蓄積されこれは順次口ａｍにシフトされて回線のクロ
ックに同期して送出される。ＵＲＴ５は制御回路７の制
御で送信キャラクタをシリアル変換し送出すると、次の
キャラクタを通信制御部２に要求し送出を停止する。ま
た上記ＦＩＦＯメモリ６の・内容は制御回路７からの伝
送速度に同期したタイヤングで回ＩＩＶｃ送信される。
、ＵＲＴ５で一ビツトシリアルに分解され、ＦＩＦＯメ
篭り６に高速で転送された後に、このＦＩＦＯメそり６
に蓄積されこれは順次口ａｍにシフトされて回線のクロ
ックに同期して送出される。ＵＲＴ５は制御回路７の制
御で送信キャラクタをシリアル変換し送出すると、次の
キャラクタを通信制御部２に要求し送出を停止する。ま
た上記ＦＩＦＯメモリ６の・内容は制御回路７からの伝
送速度に同期したタイヤングで回ＩＩＶｃ送信される。
この・とき通常のキャラクタ処理では、キャラクタの伝
送速度は回線の１キャラクタ伝送時間より速いためＦＩ
ＦＯメモリ６にはデータが蓄積されるが、通信制御部２
から送信キャラクタの転送が遅れる場合には、ＦＩＦＯ
メモリ６に蓄積したデータが回線上へ送出されるだけで
データの蓄積は起らない。このためＦＩＦＯメそりが空
になるまでに次のキャラクタが転送されないと、回線上
は送信アンダーラン状態となる。
送速度は回線の１キャラクタ伝送時間より速いためＦＩ
ＦＯメモリ６にはデータが蓄積されるが、通信制御部２
から送信キャラクタの転送が遅れる場合には、ＦＩＦＯ
メモリ６に蓄積したデータが回線上へ送出されるだけで
データの蓄積は起らない。このためＦＩＦＯメそりが空
になるまでに次のキャラクタが転送されないと、回線上
は送信アンダーラン状態となる。
本実施例アダプタの特徴ある動作は、制御回路７がＦＩ
ＦＯメモリ６の空な検出すると、データの送出を停止し
ていたＵＲＴ５にデータの送出を強制的に指示し、ＵＲ
Ｔ５は次の送信キャラクタが転送されないと、ＵＲＴｓ
の持つ送信アンダーラン検出回路が働き、ＵＲＴ５内部
の送信アンダーラン検出かセットされることにある。
ＦＯメモリ６の空な検出すると、データの送出を停止し
ていたＵＲＴ５にデータの送出を強制的に指示し、ＵＲ
Ｔ５は次の送信キャラクタが転送されないと、ＵＲＴｓ
の持つ送信アンダーラン検出回路が働き、ＵＲＴ５内部
の送信アンダーラン検出かセットされることにある。
これによりＦＩＦＯメそりを使用しないＵＲＴを用いた
回線アダプタと同様の送信アンダー２ン表示方法をとる
ことができ、上位通信制御部２はＦＩＦＯメモリを持つ
回線アダプタもＦＩＦＯメそりを持たない回線アダプタ
と同一の制御を行うことができる。
回線アダプタと同様の送信アンダー２ン表示方法をとる
ことができ、上位通信制御部２はＦＩＦＯメモリを持つ
回線アダプタもＦＩＦＯメそりを持たない回線アダプタ
と同一の制御を行うことができる。
以上説明したように、本発明によれば送信アンダーラン
をＵＲＴｋ検出させることにより、通信制御部からの制
御をＦＩＦＯメそりを持つ回線アダプタとＦＩＦＯメモ
リな持たない回線アダプタとを共通に行５ことができる
優れた効果がある。
をＵＲＴｋ検出させることにより、通信制御部からの制
御をＦＩＦＯメそりを持つ回線アダプタとＦＩＦＯメモ
リな持たない回線アダプタとを共通に行５ことができる
優れた効果がある。
第１図はデータ通信システムのブロック構成図。
第２図は従来例回線アダプタのブロック構成図。
第３図は本発明実施例回線アダプタのブロック構成図。
１・・・データ処理装置、２・・・通信制御部、３・・
・回線アダプタ、５・・・ユニバーサル・レシーバ・ト
ランス゛ミッタ（ＵＲＴ）、６・・・ファーストイン・
ファーストアウト・シフトメモリ（ＦＩＦＯメモリ）、
７・・・制御回路。
・回線アダプタ、５・・・ユニバーサル・レシーバ・ト
ランス゛ミッタ（ＵＲＴ）、６・・・ファーストイン・
ファーストアウト・シフトメモリ（ＦＩＦＯメモリ）、
７・・・制御回路。
Claims (1)
- （１） 上位通信制御部との間にデータを授受しこの
通信制御部から送信される並列データをビットシリアル
データに変換しかつ異常検出を行いこの検出出力を上位
装置に与えるユニバーサル・レシーバ・トランスミッタ
と、上記ビットシリアルデータな順次蓄積しかつこのデ
ータを回ｉ１１に送出するファーストインｅファースト
アクト・シフトメモリト、上記ｓ−ニパーサル・レシー
バ・トランスミッタおよび上記ファーストイン・ファー
ストアウト・シフトメ−千すの各動作を制御する制御回
路とを備え、上記通信箇御部から上記ユニバーサル・レ
シーバ・トランスミッタに送信データが転送されるとき
にこの送信データをビットシリアルデータに変換しこの
シリアルデータな高速で上記ファーストイン・ファース
トアウト・シフトメモリへ送出かつ蓄積しこの蓄積され
たシリアルデータな上記回線の通信速度に同期してこの
回線に送出するよ５に構成された回線アダプタにおいて
、上記制御回路は、上記通信制御部からのデータ送出が
遅れて上記ファーストイン・ファーストアクト・シフト
メモリのデータ蓄積がな（なりこのファーストイン・フ
ァーストアウト・ジットメモリが空になることを検出し
たときに上記ユニバーサル・レシーバ・トランスきツタ
にシリアルデータの送出を強制的に実行させて上記ユニ
バーサル・レジ−Ａ・） ９ ｙｘ ＜ツタに送信アン
ダーランを検出させるように制御するように構成された
ことを特徴とする回線アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144459A JPS5846746A (ja) | 1981-09-12 | 1981-09-12 | 回線アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144459A JPS5846746A (ja) | 1981-09-12 | 1981-09-12 | 回線アダプタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5846746A true JPS5846746A (ja) | 1983-03-18 |
Family
ID=15362743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56144459A Pending JPS5846746A (ja) | 1981-09-12 | 1981-09-12 | 回線アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01127781U (ja) * | 1988-02-22 | 1989-08-31 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132457A (en) * | 1981-02-09 | 1982-08-16 | Fujitsu Ltd | Communication controlling system |
-
1981
- 1981-09-12 JP JP56144459A patent/JPS5846746A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132457A (en) * | 1981-02-09 | 1982-08-16 | Fujitsu Ltd | Communication controlling system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01127781U (ja) * | 1988-02-22 | 1989-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5003558A (en) | Data synchronizing buffers for data processing channels | |
| US5404452A (en) | Personal computer bus and video adapter for high performance parallel interface | |
| JPH05204804A (ja) | 高速伝送ライン・インターフェース | |
| CZ2894A3 (en) | Method of transmitting video data and apparatus for making the same | |
| US6388989B1 (en) | Method and apparatus for preventing memory overrun in a data transmission system | |
| US5228129A (en) | Synchronous communication interface for reducing the effect of data processor latency | |
| JPS5846746A (ja) | 回線アダプタ | |
| US4612541A (en) | Data transmission system having high-speed transmission procedures | |
| EP3671720B1 (en) | Real-time on-chip data transfer system | |
| JPS6324342A (ja) | 制御装置用ｃｐｕチヤネル・エクステンダおよび高速通信方法 | |
| JPH08149179A (ja) | データ通信制御装置 | |
| JPS5854763A (ja) | 回線アダプタ | |
| JPS5846747A (ja) | 回線アダプタ | |
| SU1569837A1 (ru) | Устройство дл сопр жени магистрали с ЦВМ | |
| JPH0624395B2 (ja) | データ通信装置 | |
| JPH0311143B2 (ja) | ||
| EP1104612B1 (en) | Data-communications unit suitable for asynchronous serial data transmission | |
| KR100293362B1 (ko) | 다수의tdm채널의수신동시정합장치및방법 | |
| JPS61280140A (ja) | 共用チヤネルアクセス制御回路 | |
| JPH0136741B2 (ja) | ||
| JPS62150951A (ja) | 情報転送回路 | |
| JPH03150943A (ja) | 通信装置 | |
| JPS58117753A (ja) | 過大電文の受信方式 | |
| JP2001094438A (ja) | シリアルインタフェイス回路 | |
| JPS6070845A (ja) | 通信制御装置 |