JPH0136741B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、回線アダプタ、特に、通信制御装置
におけるキヤラクタバツフア方式の回線アダプタ
でビツトバツフアを有する回線アダプタに関す
る。

一般に回線アダプタはデータ処理装置からの送
信キヤラクタを回線に送出する場合に通信制御装
置を介してデータ処理装置に接続される。

第１図は本発明および従来の回線アダプタを含
むデータ通信システムのシステム構成図である。

第１図に示すように、データ処理装置PUから
送信キヤラクタを通信制御装置LCが受け取り回
線アダプタLAでビツトシリアルデータに分解し
モデムMDを介して回線Ｌに送出している。

従来の回線アダプタはシフトレジスタで送信キ
ヤラクタをビツトシリアルデータに変換した後、
これをフアーストインフアーストアウトシフトメ
モリに蓄積し、順次回線の伝送速度に同期して回
線に出力する。

このような従来の回線アダプタでは、モデム等
の制御を行うための制御信号は上位の通信制御装
置の指示を直接出力していた。

このため、このような従来の回線アダプタで、
送信キヤラクタの供給に引き続いて制御信号を供
給すれば送信の終了時においては、ビツトバツフ
アにデータが蓄積しているのにモデム等へ送信終
了の制御を行なうおそれがある。

それゆえ、制御信号はビツトシリアルデータの
出力後に回線アダプタに供給しなければならない
ので全て出力されたことを確認してモデム等の制
御を行なう必要があつた。

このため、従来の回線アダプタはビツトバツフ
アを持つ回線アダプタとビツトバツフアを持たな
い回線アダプタとで制御が異り、複雑で機種がふ
えるとともに、回線アダプタの状況に応じて通信
制御装置から制御信号を供給する必要があり、制
御が複雑になるという欠点があつた。

本発明の目的はビツトバツフアの有無にかかわ
らず制御を同一とでき制御が簡素化される回線ア
ダプタを提供することにある。

すなわち、本発明の目的は、ビツトシリアルな
データをフアーストインフアーストアウトシフト
メモリに蓄積し送出するビツトバツフア方式の回
線アダプタにおいて、モデム等の制御信号をビツ
トバツフアに蓄えることにより、モデム等の制御
をビツトバツフアを使用しない回線アダプタと同
一にした回線アダプタを提供することにある。

本発明の回線アダプタは、通信制御装置から供
給された送信キヤラクタを保持するバツフアレジ
スタと、前記送信キヤラクタをビツトシリアルに
変換してビツトシリアルデータを発生するシフト
レジスタと、前記ビツトシリアルデータを蓄積し
回線の伝送速度に同期して前記回線に出力する第
１のフアーストインフアーストアウトシフトメモ
リと、前記第１のフアーストインフアーストアウ
トシフトメモリと同一構成をなし前記通信制御装
置からの前記送信キヤラクタの供給後に供給され
るモデムを制御するための制御信号を蓄積し前記
ビツトシリアルデータの出力後に出力する第２の
フアーストインフアーストアウトシフトメモリと
とを含んで構成される。

すなわち、本発明の回線アダプタは、上位の通
信制御装置からの送信キヤラクタを保持するバツ
フアレジスタと、ビツトシリアルに変換するシフ
トレジスタと、シフトレジスタの出力を蓄積し回
線の伝送速度に同期して出力するフアーストイン
フアーストアウトシフトメモリと、これらを制御
する送信制御回路およびモデム等の制御および監
視を行う外部装置制御回路を持つ回線アダプタに
おいてシフトレジスタの出力を蓄積し回線の伝送
速度に同期して出力するフアーストインフアース
トアウトシフトメモリと、モデム等の制御信号を
蓄積し送出する別のフアーストインフアーストア
ウトシフトメモリを設けることにより、回線上の
データとモデム等の制御信号を通信制御装置から
指示するタイミングと同一にするようにして構成
される。

すなわち、本発明の回線アダプタは、上位の通
信制御装置から送られた送信キヤラクタを保持す
るバツフアレジスタと、これをビツトシリアルに
変換するシフトレジスタと、これらの各種レジス
タを制御する送信制御回路およびモデム等の監視
および制御を行なう外部装置制御回路を有する回
線アダプタにおいて、ビツトシリアルに変換する
シフトレジスタの出力と、モデム等の制御信号を
ビツトシリアルなデータの送出と同期して、各々
のフアーストインフアーストアウトシフトメモリ
に蓄積し、これらを回線の伝送速度に同期してモ
デム等に出力する事により送信データとモデム等
の制御信号との同期を取るように構成される。

次に、本発明の実施例について、図面を参照し
て詳細に説明する。

第２図は、本発明の一実施例を示すブロツク図
である。

第２図に示す回線アダプタLAは、通信制御装
置LCからの送信キヤラクタａが供給される。こ
の回線アダプタLAは、送信キヤラクタａをバツ
フアレジスタBFRに保持し、送信制御回路CNT
からの制御を受け、これをシフトレジスタSFR
に転送する。シフトレジスタSFRは、送信制御
回路CNTの制御の下に送信キヤラクタを１ビツ
トずつシフトしてビツトシリアルなビツトシリア
ルデータｂに変換する。このビツトシリアルデー
タｂは、フアーストインフアーストアウトシフト
メモリFIFO１に蓄積されこれを回線の伝送速度
に同期して回線に送出する。

外部装置制御回路DCECは、モデムMDの制御
を通信制御装置LCから制御信号Ｃで指示されこ
れを制御信号ｄとしてモデムMDに出力する。モ
デム制御信号の送信要求RSの状態をビツトシリ
アルなデータのフアーストインフアーストアウト
シフトメモリFIFO１への蓄積と同期してフアー
ストインフアーストアウトシフトメモリFIFO１
と同様なフアーストインフアーストアウトシフト
メモリFIFO２に蓄積する。この制御信号ｄを回
線Ｌへのビツトシリアルデータｂの送出に同期し
てモデムMDへ出力する。モデムMDに出力した
送信要求RSは、同時に回線Ｌへ出力したビツト
シリアルデータｂがシフトレジスタSFRからフ
アーストインフアーストアウトシフトメモリ
FIFO１へ蓄積された時点の送信要求RSである。

モデムMDからのステータス信号送信可CSは、
フアーストインフアーストアウトシフトメモリを
介さずに外部装置制御回路DCECへ入力される。

このようにモデムMDへ供給すべき制御信号ｃ
をフアーストインフアーストアウトシフトメモリ
FIFO２を通すことによりモデムMDへの制御信
号ｄとして送出することにより、上位の通信制御
装置LCからの送信キヤラクタａに対応して出力
されるビツトシリアルデータｂが回線アダプタ
LAのシフトレジスタSFRから送出された時点で
送出するように制御することが可能となる。

なお、送信の終了時においても同様のタイミン
グで可能となる。

本発明の回線アダプタは、ビツトシリアルデー
タを蓄積し出力する第１のフアーストインフアー
ストアウトシフトメモリと同一構成をなす第２の
フアーストインフアーストアウトシフトメモリを
追加することにより、制御信号の供給をビツトシ
リアルデータの出力後に供給する代りに、送信キ
ヤラクタの供給後に供給できるので、制御信号を
供給するための制御が簡素化できるという効果が
ある。

すなわち、本発明の回線アダプタは、モデム等
の制御信号もふくめてフアーストインフアースト
アウトシフトメモリに入れることにより、フアー
ストインフアーストアウトシフトメモリを持たな
い回線アダプタと同一の制御を行うことができる
という効果がある。

【図面の簡単な説明】

第１図は本発明および従来の回線アダプタを含
むデータ通信システムのシステム構成図、第２図
は本発明の一実施例を示すブロツク図である。 PU……データ処理装置、LC……通信制御装
置、LA……回線アダプタ、MD……モデム、
BFR……バツフアレジスタ、SFR……シフトレ
ジスタ、CNT……送信制御回路、DCEC……外
部装置制御回路、FIFO１，FIFO２……フアース
トインフアーストアウトシフトメモリ、ａ……送
信キヤラクタ、ｂ……ビツトシリアルデータ、
ｃ，ｄ……制御信号。

Claims (1)

【特許請求の範囲】
1. １ 通信制御装置から供給された送信キヤラクタ
   を保持するバツフアレジスタと、前記送信キヤラ
   クタをビツトシリアルに変換してビツトシリアル
   データを発生するシフトレジスタと、前記ビツト
   シリアルデータを蓄積し回線の伝送速度に同期し
   て前記回線に出力する第１のフアーストインフア
   ーストアウトシフトメモリと、前記第１のフアー
   ストインフアーストアウトシフトメモリと同一構
   成をなし前記通信制御装置からの前記送信キヤラ
   クタの供給後に供給されるモデムを制御するため
   の制御信号を蓄積し前記ビツトシリアルデータの
   出力後に出力する第２のフアーストインフアース
   トアウトシフトメモリとを含むことを特徴とする
   回線アダプタ。